JP2000030491A - 不良解析メモリ - Google Patents
不良解析メモリInfo
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31935—Storing data, e.g. failure memory
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【課題】 インターリーブ動作により高速フェイルデー
タを取り込む構造の不良解析メモリにおいて、不良解析
メモリのメモリ容量を低減させる。 【解決手段】 アドレス信号の下位ビットによってバン
ク切替信号を発生させ、このバンク切替信号によってイ
ンターリーブ動作する複数のバンクの何れか一つを選択
すると共に、残る上位のビットのアドレス信号によって
各バンクを構成するメモリのアドレスをアクセスする構
成とした。
タを取り込む構造の不良解析メモリにおいて、不良解析
メモリのメモリ容量を低減させる。 【解決手段】 アドレス信号の下位ビットによってバン
ク切替信号を発生させ、このバンク切替信号によってイ
ンターリーブ動作する複数のバンクの何れか一つを選択
すると共に、残る上位のビットのアドレス信号によって
各バンクを構成するメモリのアドレスをアクセスする構
成とした。
Description
【０００１】
【発明の属する技術分野】この発明は半導体集積回路に
よって構成されるメモリを試験するメモリ試験装置に用
いられる不良解析メモリに関する。
よって構成されるメモリを試験するメモリ試験装置に用
いられる不良解析メモリに関する。
【０００２】
【従来の技術】図６に一般的なメモリ試験装置の概要を
示す。メモリ試験装置はタイミング発生器１１と、この
タイミング発生器１１が出力するタイミング信号に同期
してアドレスデータ、パターンデータ、コントロールデ
ータ、期待値データを出力するパターン発生器１２と、
このパターン発生器１２が出力するアドレスデータ、パ
ターンデータ、コントロールデータとタイミング信号に
より実波形を持つアドレス信号、試験パターン信号、コ
ントロール信号を生成する波形フォーマッタ１３と、被
試験メモリＤＵＴから読み出される出力データとパター
ン発生器１２が出力する期待値データとを比較し、不一
致を検出して被試験メモリＤＵＴ内部の不個所を検出す
る論理比較器１４と、論理比較器１４で不良を検出する
ごとに、被試験メモリＤＵＴの不良を発生したアドレス
と同一アドレスに不良を表すフェイル情報を書き込む不
良解析メモリ１５とによって構成される。
示す。メモリ試験装置はタイミング発生器１１と、この
タイミング発生器１１が出力するタイミング信号に同期
してアドレスデータ、パターンデータ、コントロールデ
ータ、期待値データを出力するパターン発生器１２と、
このパターン発生器１２が出力するアドレスデータ、パ
ターンデータ、コントロールデータとタイミング信号に
より実波形を持つアドレス信号、試験パターン信号、コ
ントロール信号を生成する波形フォーマッタ１３と、被
試験メモリＤＵＴから読み出される出力データとパター
ン発生器１２が出力する期待値データとを比較し、不一
致を検出して被試験メモリＤＵＴ内部の不個所を検出す
る論理比較器１４と、論理比較器１４で不良を検出する
ごとに、被試験メモリＤＵＴの不良を発生したアドレス
と同一アドレスに不良を表すフェイル情報を書き込む不
良解析メモリ１５とによって構成される。
【０００３】図７に不良解析メモリ１５の概略の構成を
示す。不良解析メモリ１５はメモリ部１５Ａと、制御部
１５Ｂとによって構成される。制御部１５Ｂはアドレス
フォーマット部１５Ｂ−１と、メモリコントロール部１
５Ｂ−２とによって構成される。制御部１５Ｂはメモリ
部１５Ａを被試験メモリＤＵＴと同じデータビット幅、
ワード深さになるように制御する。メモリ部１５Ａはア
ドレスフォーマット部１５Ｂ−１からのアドレス信号に
よってアクセスされる。アドレスフォーマット部１５Ｂ
−１はパターン発生器１２が発生したアドレスを被試験
メモリＤＵＴの構成にあわせて上位アドレスと、下位ア
ドレスに分けフォーマットする。
示す。不良解析メモリ１５はメモリ部１５Ａと、制御部
１５Ｂとによって構成される。制御部１５Ｂはアドレス
フォーマット部１５Ｂ−１と、メモリコントロール部１
５Ｂ−２とによって構成される。制御部１５Ｂはメモリ
部１５Ａを被試験メモリＤＵＴと同じデータビット幅、
ワード深さになるように制御する。メモリ部１５Ａはア
ドレスフォーマット部１５Ｂ−１からのアドレス信号に
よってアクセスされる。アドレスフォーマット部１５Ｂ
−１はパターン発生器１２が発生したアドレスを被試験
メモリＤＵＴの構成にあわせて上位アドレスと、下位ア
ドレスに分けフォーマットする。
【０００４】上位アドレスはメモリ部１５Ａを構成する
ＲＡＭ（Random Access Memory）のイネーブル信号を制
御してワード深さ方向にメモリ部１５Ａの連結を制御す
る信号としてメモリコントロール部１５Ｂ−２へ、下位
アドレスはメモリ部１５Ａのアドレスとして供給する。
メモリコントロール部１５Ｂ−２は論理比較器１４から
のフェイル信号と、アドレスフォーマット部１５Ｂ−１
からの上位アドレスから書込み制御信号を発生する。
ＲＡＭ（Random Access Memory）のイネーブル信号を制
御してワード深さ方向にメモリ部１５Ａの連結を制御す
る信号としてメモリコントロール部１５Ｂ−２へ、下位
アドレスはメモリ部１５Ａのアドレスとして供給する。
メモリコントロール部１５Ｂ−２は論理比較器１４から
のフェイル信号と、アドレスフォーマット部１５Ｂ−１
からの上位アドレスから書込み制御信号を発生する。
【０００５】不良解析メモリ１５はアドレスフォーマッ
ト部１５Ｂ−１からの下位アドレス信号と論理比較器１
４からのフェイル信号が“１”のとき書込み制御信号を
有効にし、被試験メモリＤＵＴと同じアドレスに“１”
を書き込む。試験終了後、メモリ部１５Ａを読み出して
被試験メモリＤＵＴの不良アドレスの解析を行う。
“１”が読み出されたアドレスが不良発生アドレスであ
る。
ト部１５Ｂ−１からの下位アドレス信号と論理比較器１
４からのフェイル信号が“１”のとき書込み制御信号を
有効にし、被試験メモリＤＵＴと同じアドレスに“１”
を書き込む。試験終了後、メモリ部１５Ａを読み出して
被試験メモリＤＵＴの不良アドレスの解析を行う。
“１”が読み出されたアドレスが不良発生アドレスであ
る。
【０００６】ところで、メモリには益々高速化が要求さ
れ、高速動作するメモリも既に実用されている。高速動
作するメモリの一つにバーストモードで動作するメモリ
がある。バーストモードとはメモリに与えられたアドレ
スを基に下位アドレスをメモリの内部で発生させ、この
内部で発生する下位アドレスの発生を高速化することに
より高速書込み、高速読み出しを実行するモードを指
す。
れ、高速動作するメモリも既に実用されている。高速動
作するメモリの一つにバーストモードで動作するメモリ
がある。バーストモードとはメモリに与えられたアドレ
スを基に下位アドレスをメモリの内部で発生させ、この
内部で発生する下位アドレスの発生を高速化することに
より高速書込み、高速読み出しを実行するモードを指
す。
【０００７】このような高速メモリを試験するために、
メモリ試験装置の特に不良解析メモリ１５は高速フェイ
ル信号も記憶できるようにメモリ部１５Ａはインターリ
ーブ動作によりフェイルデータを取り込む構造とされ
る。インターリーブ動作とは複数のメモリブロックを用
意し、この複数のメモリブロックを交互に或いは順番に
動作させて書込みを実行する動作方式を指す。
メモリ試験装置の特に不良解析メモリ１５は高速フェイ
ル信号も記憶できるようにメモリ部１５Ａはインターリ
ーブ動作によりフェイルデータを取り込む構造とされ
る。インターリーブ動作とは複数のメモリブロックを用
意し、この複数のメモリブロックを交互に或いは順番に
動作させて書込みを実行する動作方式を指す。
【０００８】図８にインターリーブ動作する不良解析メ
モリ１５の構成の一例を示す。メモリ部１５Ａはバンク
と呼ばれる複数のメモリブロックによって構成される。
図８に示す例では２個のバンクＢＡＮＫ1 とＢＡＮＫ2
とを用いた２ウェイ方式のインターリーブの場合を示
す。フリップフロップＦＦ0 は図９Ａに示すクロックＣ
Ｌによって交互にＨ論理となるバンク切替信号ＬＤ
1 （図９Ｄ）と、ＬＤ2 （図９Ｇ）を発生する。バンク
切替信号ＬＤ1 とＬＤ2 がＨ論理の状態でフリップフロ
ップＦＦ1 〜ＦＦ4 の各クロック入力端子にクロックＣ
Ｌが与えられると、その立ち上がりのエッジでそのとき
データ入力端子Ｄに与えられているアドレス信号とフェ
イルデータがラッチされる。
モリ１５の構成の一例を示す。メモリ部１５Ａはバンク
と呼ばれる複数のメモリブロックによって構成される。
図８に示す例では２個のバンクＢＡＮＫ1 とＢＡＮＫ2
とを用いた２ウェイ方式のインターリーブの場合を示
す。フリップフロップＦＦ0 は図９Ａに示すクロックＣ
Ｌによって交互にＨ論理となるバンク切替信号ＬＤ
1 （図９Ｄ）と、ＬＤ2 （図９Ｇ）を発生する。バンク
切替信号ＬＤ1 とＬＤ2 がＨ論理の状態でフリップフロ
ップＦＦ1 〜ＦＦ4 の各クロック入力端子にクロックＣ
Ｌが与えられると、その立ち上がりのエッジでそのとき
データ入力端子Ｄに与えられているアドレス信号とフェ
イルデータがラッチされる。
【０００９】つまり、フリップフロップＦＦ1 とＦＦ2
はアドレス信号の中の下位アドレス信号（図９Ｂ）がア
ドレスフォーマット部１５Ｂ−１から与えられる。従っ
て、フリップフロップＦＦ1 とＦＦ2 には、図９Ｅと図
９Ｈに示すように、図９Ｂに示した下位アドレス信号を
被試験メモリＤＵＴの動作周期Ｔの２倍の周期で交互に
ラッチする。
はアドレス信号の中の下位アドレス信号（図９Ｂ）がア
ドレスフォーマット部１５Ｂ−１から与えられる。従っ
て、フリップフロップＦＦ1 とＦＦ2 には、図９Ｅと図
９Ｈに示すように、図９Ｂに示した下位アドレス信号を
被試験メモリＤＵＴの動作周期Ｔの２倍の周期で交互に
ラッチする。
【００１０】フリップフロップＦＦ3 とＦＦ4 のデータ
入力端子Ｄには図９Ｃに示すフェイルデータを与える。
フェイルデータが“１”論理（不良を検出）のとき、ク
ロックＣＬが与えられると、その“１”論理を読み込み
バンクＢＡＮＫ1 またはＢＡＮＫ2 に“１”論理の書込
指令信号ＣＳ1 またはＣＳ2 を与え、不良発生アドレス
にフェイルを表す“１”論理を書き込む。従ってバンク
ＢＡＮＫ1 とＢＡＮＫ 2 は被試験メモリＤＵＴの２倍の
周期、つまり低速度で動作し、高速フェイル信号でも書
込みを実行できることになる。
入力端子Ｄには図９Ｃに示すフェイルデータを与える。
フェイルデータが“１”論理（不良を検出）のとき、ク
ロックＣＬが与えられると、その“１”論理を読み込み
バンクＢＡＮＫ1 またはＢＡＮＫ2 に“１”論理の書込
指令信号ＣＳ1 またはＣＳ2 を与え、不良発生アドレス
にフェイルを表す“１”論理を書き込む。従ってバンク
ＢＡＮＫ1 とＢＡＮＫ 2 は被試験メモリＤＵＴの２倍の
周期、つまり低速度で動作し、高速フェイル信号でも書
込みを実行できることになる。
【００１１】
【発明が解決しようとする課題】上述したインターリー
ブ方式でフェイルデータを記憶させるためには、バンク
ＢＡＮＫ1 とＢＡＮＫ2 にはそれぞれに被試験メモリＤ
ＵＴと同じ記憶容量のメモリを用意しなければならな
い。その理由は以下の如くである。被試験メモリＤＵＴ
の内部で発生するアドレス・シーケンスには、インター
リーブ・シーケンスとリニア・シーケンスとがある。図
１０にバースト長４の場合の両シーケンスでの発生する
バーストアドレスの関係を示す。両シーケンスとも同じ
アドレスを連続してアクセスしない。パターン発生器１
２は、このバーストアドレスを被試験メモリＤＵＴの内
部と同じように発生する機能があり、被試験メモリＤＵ
Ｔに印加するアドレスとは別に不良解析メモリ１５には
バーストアドレスを含んだアドレスを出力し、バースト
モードで動作した場合のフェイルデータも書込みを可能
としている。
ブ方式でフェイルデータを記憶させるためには、バンク
ＢＡＮＫ1 とＢＡＮＫ2 にはそれぞれに被試験メモリＤ
ＵＴと同じ記憶容量のメモリを用意しなければならな
い。その理由は以下の如くである。被試験メモリＤＵＴ
の内部で発生するアドレス・シーケンスには、インター
リーブ・シーケンスとリニア・シーケンスとがある。図
１０にバースト長４の場合の両シーケンスでの発生する
バーストアドレスの関係を示す。両シーケンスとも同じ
アドレスを連続してアクセスしない。パターン発生器１
２は、このバーストアドレスを被試験メモリＤＵＴの内
部と同じように発生する機能があり、被試験メモリＤＵ
Ｔに印加するアドレスとは別に不良解析メモリ１５には
バーストアドレスを含んだアドレスを出力し、バースト
モードで動作した場合のフェイルデータも書込みを可能
としている。
【００１２】図１０から明らかなように、バーストモー
ドの開始時点で必ず、例えばバンクＢＡＮＫ1 から書込
みを開始させ、ＢＡＮＫ1 −ＢＡＮＫ2 −ＢＡＮＫ1 −
ＢＡＮＫ2 の順にアクセスしたとすると、バンクＢＡＮ
Ｋ1 にはバーストモードの開始アドレスが＃０，＃１，
＃２，＃３の順に変化すると、これらの全てのアドレス
＃０〜＃３を用意する必要がある。またバンクＢＡＮＫ
2 にも＃０〜＃３の全てのアドレスを用意する必要があ
る。つまり、図１０に示すアドレス群Ａ1 はバンクＢＡ
ＮＫ1 をアクセスし、アドレス群Ａ2 はバンクＢＡＮＫ
2 をアクセスし、アドレス群Ａ3 はバンクＢＡＮＫ1 を
アクセスすることになる。従って、図１０に示す群
Ａ1 ，Ａ2 ，Ａ3 ，Ａ4 の全てにアドレス＃０〜＃３が
存在していることから、各バンクには被試験メモリＤＵ
Ｔのアドレスと同一のアドレスを用意しておかなければ
ならないことが理解できよう。
ドの開始時点で必ず、例えばバンクＢＡＮＫ1 から書込
みを開始させ、ＢＡＮＫ1 −ＢＡＮＫ2 −ＢＡＮＫ1 −
ＢＡＮＫ2 の順にアクセスしたとすると、バンクＢＡＮ
Ｋ1 にはバーストモードの開始アドレスが＃０，＃１，
＃２，＃３の順に変化すると、これらの全てのアドレス
＃０〜＃３を用意する必要がある。またバンクＢＡＮＫ
2 にも＃０〜＃３の全てのアドレスを用意する必要があ
る。つまり、図１０に示すアドレス群Ａ1 はバンクＢＡ
ＮＫ1 をアクセスし、アドレス群Ａ2 はバンクＢＡＮＫ
2 をアクセスし、アドレス群Ａ3 はバンクＢＡＮＫ1 を
アクセスすることになる。従って、図１０に示す群
Ａ1 ，Ａ2 ，Ａ3 ，Ａ4 の全てにアドレス＃０〜＃３が
存在していることから、各バンクには被試験メモリＤＵ
Ｔのアドレスと同一のアドレスを用意しておかなければ
ならないことが理解できよう。
【００１３】図１１にインターリーブ動作時のバンクＢ
ＡＮＫ1 とＢＡＮＫ2 へのアクセス状態の概念を示す。
図１１Ａはバーストモードの開始アドレスが＃０の場合
のバンクＢＡＮＫ1 とＢＡＮＫ2 のアクセス順序を示
す。回目にバンクＢＡＮＫ1のアドレス＃０をアクセ
スし、回目にバンクＢＡＮＫ2 のアドレス＃１をアク
セスし、回目にバンクＢＡＮＫ1 のアドレス＃２をア
クセスし、回目にバンクＢＡＮＫ2 のアドレス＃３を
アクセスする。この間、バンクＢＡＮＫ1 ではアドレス
＃１と＃４がアクセスされず、またバンクＢＡＮＫ2 で
はアドレス＃０と＃２がアクセスされない。
ＡＮＫ1 とＢＡＮＫ2 へのアクセス状態の概念を示す。
図１１Ａはバーストモードの開始アドレスが＃０の場合
のバンクＢＡＮＫ1 とＢＡＮＫ2 のアクセス順序を示
す。回目にバンクＢＡＮＫ1のアドレス＃０をアクセ
スし、回目にバンクＢＡＮＫ2 のアドレス＃１をアク
セスし、回目にバンクＢＡＮＫ1 のアドレス＃２をア
クセスし、回目にバンクＢＡＮＫ2 のアドレス＃３を
アクセスする。この間、バンクＢＡＮＫ1 ではアドレス
＃１と＃４がアクセスされず、またバンクＢＡＮＫ2 で
はアドレス＃０と＃２がアクセスされない。
【００１４】図１１Ｂは初期アドレスが＃１の場合を示
す。回目にバンクＢＡＮＫ1 のアドレス＃１をアクセ
スし、回目はバンクＢＡＮＫ2 のアドレス＃２をアク
セスし、回目はバンクＢＡＮＫ1 のアドレス＃３をア
クセスし、回目はバンクＢＡＮＫ2 のアドレス＃０を
アクセスする。この間、バンクＢＡＮＫ1 ではアドレス
＃０と＃２及びバンクＢＡＮＫ2 ではアドレス＃１と＃
３がアクセスされないことになる。
す。回目にバンクＢＡＮＫ1 のアドレス＃１をアクセ
スし、回目はバンクＢＡＮＫ2 のアドレス＃２をアク
セスし、回目はバンクＢＡＮＫ1 のアドレス＃３をア
クセスし、回目はバンクＢＡＮＫ2 のアドレス＃０を
アクセスする。この間、バンクＢＡＮＫ1 ではアドレス
＃０と＃２及びバンクＢＡＮＫ2 ではアドレス＃１と＃
３がアクセスされないことになる。
【００１５】図１１から解ることは、バンクＢＡＮＫ1
とＢＡＮＫ2 に書き込まれるデータ量は、記憶容量の半
分にしか過ぎないことである。しかしながら、その反
面、上述したようにバーストモードに入る際に初期アド
レスが各バンクごとに特定されていないことから、各バ
ンクＢＡＮＫ1 及びＢＡＮＫ2 には全てのアドレスを用
意しておかなければならない。この点でメモリ部１５Ａ
を構成するバンクＢＡＮＫ1 ，ＢＡＮＫ2 の記憶容量を
小さくできない理由がここにある。
とＢＡＮＫ2 に書き込まれるデータ量は、記憶容量の半
分にしか過ぎないことである。しかしながら、その反
面、上述したようにバーストモードに入る際に初期アド
レスが各バンクごとに特定されていないことから、各バ
ンクＢＡＮＫ1 及びＢＡＮＫ2 には全てのアドレスを用
意しておかなければならない。この点でメモリ部１５Ａ
を構成するバンクＢＡＮＫ1 ，ＢＡＮＫ2 の記憶容量を
小さくできない理由がここにある。
【００１６】上述では、インターリーブを２ウェイ方式
で説明したが、図１２に示すように多ウェイ方式を採る
場合は不良解析メモリ１５に使われるバンクの数も大き
くなり、これによりメモリの使用量が膨大になるため、
メモリ試験装置のコストが上昇してしまう欠点がある。
この発明の目的は、インターリーブのウェイ数が増加し
てもメモリの使用量が増加しない不良解析メモリを具備
したメモリ試験装置を提供しようとするものである。
で説明したが、図１２に示すように多ウェイ方式を採る
場合は不良解析メモリ１５に使われるバンクの数も大き
くなり、これによりメモリの使用量が膨大になるため、
メモリ試験装置のコストが上昇してしまう欠点がある。
この発明の目的は、インターリーブのウェイ数が増加し
てもメモリの使用量が増加しない不良解析メモリを具備
したメモリ試験装置を提供しようとするものである。
【００１７】
【課題を解決するための手段】この発明では不良解析メ
モリに与えられるアドレス信号の中の下位ビットのアド
レス信号を取り込み、この下位ビットのアドレス信号に
従ってバンク選択信号を生成させ、このバンク選択信号
に従ってバンクの何れか一つを選択させる。更に、バン
クＢＡＮＫ1 とＢＡＮＫ2 にはそれぞれに偶数アドレス
と奇数アドレスを用意し、偶数アドレスと奇数アドレス
をバンクＢＡＮＫ1 とＢＡＮＫ2 に振り分けて記憶させ
る構成とするものである。
モリに与えられるアドレス信号の中の下位ビットのアド
レス信号を取り込み、この下位ビットのアドレス信号に
従ってバンク選択信号を生成させ、このバンク選択信号
に従ってバンクの何れか一つを選択させる。更に、バン
クＢＡＮＫ1 とＢＡＮＫ2 にはそれぞれに偶数アドレス
と奇数アドレスを用意し、偶数アドレスと奇数アドレス
をバンクＢＡＮＫ1 とＢＡＮＫ2 に振り分けて記憶させ
る構成とするものである。
【００１８】この発明の構成によれば、不良解析メモリ
のメモリ部にはインターリーブのウェイ数に関係なく、
全記憶容量は被試験メモリの記憶容量に等しい容量を持
てばよく、不良解析メモリに使用されるメモリの量を低
減することができる利点が得られる。
のメモリ部にはインターリーブのウェイ数に関係なく、
全記憶容量は被試験メモリの記憶容量に等しい容量を持
てばよく、不良解析メモリに使用されるメモリの量を低
減することができる利点が得られる。
【００１９】
【発明の実施の形態】図１にこの発明によるメモリ試験
装置に用いられる不良解析メモリの構成を示す。図８と
対応する部分には同一符号を付して示す。この発明の特
徴とする構成は、不良解析メモリ１５の制御部１５Ｂに
下位アドレス選択部１５Ｂ−３と、この下位アドレス選
択部１５Ｂ−３で選択した下位アドレスに従ってバンク
切替信号ＬＤ1 とＬＤ2 を発生するバンク制御部１５Ｂ
−４を設けた構成とした点である。
装置に用いられる不良解析メモリの構成を示す。図８と
対応する部分には同一符号を付して示す。この発明の特
徴とする構成は、不良解析メモリ１５の制御部１５Ｂに
下位アドレス選択部１５Ｂ−３と、この下位アドレス選
択部１５Ｂ−３で選択した下位アドレスに従ってバンク
切替信号ＬＤ1 とＬＤ2 を発生するバンク制御部１５Ｂ
−４を設けた構成とした点である。
【００２０】バンク制御部１５Ｂ−４の真理値を図３に
示す。この例では２ウェイ方式のインターリーブを構成
する場合を説明するから、下位アドレス選択部１５Ｂ−
３ではパターン発生器１２（図５参照）から与えられる
アドレス信号の中から最下位の１ビットを選択して取り
出せばよい。下位アドレスが“０”のときバンク制御部
１５Ｂ−４はバンク切替信号ＬＤ1として“１”を、Ｌ
Ｄ2 は“０”を出力する。下位アドレスが“１”のとき
バンク制御部１５Ｂ−４はバンク切替信号ＬＤ1 として
“０”を、ＬＤ2 は“１”を出力する。
示す。この例では２ウェイ方式のインターリーブを構成
する場合を説明するから、下位アドレス選択部１５Ｂ−
３ではパターン発生器１２（図５参照）から与えられる
アドレス信号の中から最下位の１ビットを選択して取り
出せばよい。下位アドレスが“０”のときバンク制御部
１５Ｂ−４はバンク切替信号ＬＤ1として“１”を、Ｌ
Ｄ2 は“０”を出力する。下位アドレスが“１”のとき
バンク制御部１５Ｂ−４はバンク切替信号ＬＤ1 として
“０”を、ＬＤ2 は“１”を出力する。
【００２１】このように、下位アドレスの値に対応して
バンク切替信号ＬＤ1 とＬＤ2 を規定することにより、
バンクＢＡＮＫ1 とＢＡＮＫ2 には自ずとアドレスの配
列が決定される。この例では、下位アドレスが“０”の
ときバンクＢＡＮＫ1 を選択し、下位アドレスが“１”
のときバンクＢＡＮＫ2 を選択するから、バンクＢＡＮ
Ｋ1 には偶数アドレスが割り当てられ、バンクＢＡＮＫ
2 には奇数アドレスが割り当てられる。
バンク切替信号ＬＤ1 とＬＤ2 を規定することにより、
バンクＢＡＮＫ1 とＢＡＮＫ2 には自ずとアドレスの配
列が決定される。この例では、下位アドレスが“０”の
ときバンクＢＡＮＫ1 を選択し、下位アドレスが“１”
のときバンクＢＡＮＫ2 を選択するから、バンクＢＡＮ
Ｋ1 には偶数アドレスが割り当てられ、バンクＢＡＮＫ
2 には奇数アドレスが割り当てられる。
【００２２】被試験メモリＤＵＴがノーマルモードで動
作している場合には、被試験メモリＤＵＴは低速で動作
するから、続けて同一アドレスがアクセスされ、不良解
析メモリ１５でも同一バンク、例えばＢＡＮＫ1 が続け
て複テスト周期にわたってアクセスされても書込みを実
行することができる。つまり、ノーマルモードではラン
ダムにアドレスがアクセスされるが、不良解析メモリで
はそのアドレス信号の最下位ビットの値でメモリ部１５
Ａのバンクが指定され、フェイルデータの書込みが実行
される。
作している場合には、被試験メモリＤＵＴは低速で動作
するから、続けて同一アドレスがアクセスされ、不良解
析メモリ１５でも同一バンク、例えばＢＡＮＫ1 が続け
て複テスト周期にわたってアクセスされても書込みを実
行することができる。つまり、ノーマルモードではラン
ダムにアドレスがアクセスされるが、不良解析メモリで
はそのアドレス信号の最下位ビットの値でメモリ部１５
Ａのバンクが指定され、フェイルデータの書込みが実行
される。
【００２３】バーストモードでは読出速度が高速化され
るが、アドレスは図１０で説明したように、続けて同一
アドレスをアクセスしない決まりがあるから、高速動作
に切り替わっても不良解析メモリ１５のメモリ部１５Ａ
は図２のＥとＨに示すようにバーストアドレス＃０〜＃
３がインターリーブ動作により、バンクＢＡＮＫ1 とＢ
ＡＮＫ2 に交互に振り分けられ、確実にフェイルデータ
の取り込みを実行することができる。しかも、この発明
ではインターリーブ動作するバンクＢＡＮＫ1とＢＡＮ
Ｋ2 はバンクＢＡＮＫ1 に偶数アドレスを配列し、バン
クＢＡＮＫ2 に奇数アドレスを配列するから、各バンク
ＢＡＮＫ1 とＢＡＮＫ2 の記憶容量の合計が被試験メモ
リＤＵＴの記憶容量に足りればよいことになる。
るが、アドレスは図１０で説明したように、続けて同一
アドレスをアクセスしない決まりがあるから、高速動作
に切り替わっても不良解析メモリ１５のメモリ部１５Ａ
は図２のＥとＨに示すようにバーストアドレス＃０〜＃
３がインターリーブ動作により、バンクＢＡＮＫ1 とＢ
ＡＮＫ2 に交互に振り分けられ、確実にフェイルデータ
の取り込みを実行することができる。しかも、この発明
ではインターリーブ動作するバンクＢＡＮＫ1とＢＡＮ
Ｋ2 はバンクＢＡＮＫ1 に偶数アドレスを配列し、バン
クＢＡＮＫ2 に奇数アドレスを配列するから、各バンク
ＢＡＮＫ1 とＢＡＮＫ2 の記憶容量の合計が被試験メモ
リＤＵＴの記憶容量に足りればよいことになる。
【００２４】図４を用いてその様子を説明する。図３Ａ
ではバーストアドレスが＃０，＃１，＃２，＃３の順に
変化する場合を示す。バースト開始アドレスが＃０であ
るから、図３に示した真理値から明らかなように回目
はバンクＢＡＮＫ1 が選択され、バンクＢＡＮＫ1 に用
意したアドレス＃０がアクセスされる。回目はバース
トアドレスは＃１となるが、この場合はバンクＢＡＮＫ
2 側に用意したアドレス＃１がアクセスされる。回目
はバンクＢＡＮＫ1 側に用意したアドレス＃２がアクセ
スされる。回目はバンクＢＡＮＫ2 側に用意したアド
レス＃３がアクセスされる。
ではバーストアドレスが＃０，＃１，＃２，＃３の順に
変化する場合を示す。バースト開始アドレスが＃０であ
るから、図３に示した真理値から明らかなように回目
はバンクＢＡＮＫ1 が選択され、バンクＢＡＮＫ1 に用
意したアドレス＃０がアクセスされる。回目はバース
トアドレスは＃１となるが、この場合はバンクＢＡＮＫ
2 側に用意したアドレス＃１がアクセスされる。回目
はバンクＢＡＮＫ1 側に用意したアドレス＃２がアクセ
スされる。回目はバンクＢＡＮＫ2 側に用意したアド
レス＃３がアクセスされる。
【００２５】図３Ｂではバーストアドレスが＃１，＃
２，＃３，＃０の順に変化した場合のアクセス状況を示
す。回目はアドレスが＃１であるからバンクＢＡＮＫ
2 が選択され、バンクＢＡＮＫ2 に用意したアドレス＃
１がアクセスされる。回目はバンクＢＡＮＫ1 に用意
したアドレス＃２がアクセスされる。回目はバンクＢ
ＡＮＫ2 に用意したアドレス＃３がアクセスされる。
回目はバンクＢＡＮＫ1に用意したアドレス＃０がアク
セスされる。
２，＃３，＃０の順に変化した場合のアクセス状況を示
す。回目はアドレスが＃１であるからバンクＢＡＮＫ
2 が選択され、バンクＢＡＮＫ2 に用意したアドレス＃
１がアクセスされる。回目はバンクＢＡＮＫ1 に用意
したアドレス＃２がアクセスされる。回目はバンクＢ
ＡＮＫ2 に用意したアドレス＃３がアクセスされる。
回目はバンクＢＡＮＫ1に用意したアドレス＃０がアク
セスされる。
【００２６】上述した説明では、バンクＢＡＮＫ1 にそ
れぞれ偶数アドレス＃０，＃２，＃４…を用意し、バン
クＢＡＮＫ2 に奇数アドレス＃１，＃３，＃５…を用意
したと説明したが、その実現方法としては図５に示すよ
うに、例えば６ビットのアドレス信号Ｂ1 〜Ｂ6 の中の
最下位ビットＢ1 を除去した上位のビットＢ2 〜Ｂ6の
アドレス信号をアドレス信号の最下位のビットＢ1 の値
によってフリップフロップＦＦ1 かＦＦ2 の何れかにラ
ッチさせ、そのラッチしたアドレス信号によりバンクＢ
ＡＮＫ1 かまたはＢＡＮＫ2 を構成するメモリをアクセ
スすればバンクとアドレスが決定する。更にフェイルデ
ータが“１”になると、バンク切替信号ＬＤ1 とＬＤ2
によって選択されたバンクに“１”論理の書込指令信号
ＣＳ1 かＣＳ2 が与えられて書込みが実行される。図５
からも解るように、バンクＢＡＮＫ1 とＢＡＮＫ2 を構
成するメモリのアドレス空間は被試験メモリＤＵＴに与
えるアドレス信号のビット幅より１ビット少ない容量で
よいことになる。
れぞれ偶数アドレス＃０，＃２，＃４…を用意し、バン
クＢＡＮＫ2 に奇数アドレス＃１，＃３，＃５…を用意
したと説明したが、その実現方法としては図５に示すよ
うに、例えば６ビットのアドレス信号Ｂ1 〜Ｂ6 の中の
最下位ビットＢ1 を除去した上位のビットＢ2 〜Ｂ6の
アドレス信号をアドレス信号の最下位のビットＢ1 の値
によってフリップフロップＦＦ1 かＦＦ2 の何れかにラ
ッチさせ、そのラッチしたアドレス信号によりバンクＢ
ＡＮＫ1 かまたはＢＡＮＫ2 を構成するメモリをアクセ
スすればバンクとアドレスが決定する。更にフェイルデ
ータが“１”になると、バンク切替信号ＬＤ1 とＬＤ2
によって選択されたバンクに“１”論理の書込指令信号
ＣＳ1 かＣＳ2 が与えられて書込みが実行される。図５
からも解るように、バンクＢＡＮＫ1 とＢＡＮＫ2 を構
成するメモリのアドレス空間は被試験メモリＤＵＴに与
えるアドレス信号のビット幅より１ビット少ない容量で
よいことになる。
【００２７】なお、上述では２ウェイ方式のインターリ
ーブを説明したが、この発明は２ウェイ方式のインター
リーブに限られるものでなく、３ウェイ、４ウェイ等、
多ウェイ方式のインターリーブにも応用することができ
る。３ウェイ或いは４ウェイのインターリーブにこの発
明を適用する場合には、アドレス信号の下位２ビットを
使ってバンクの切替信号を発生させればよい。４ウェイ
のインターリーブにこの発明を適用した場合は、メモリ
部１５Ａは４つのバンクによって構成し、各バンクを構
成するメモリは被試験メモリＤＵＴの１／４の記憶容量
を持てばよい。
ーブを説明したが、この発明は２ウェイ方式のインター
リーブに限られるものでなく、３ウェイ、４ウェイ等、
多ウェイ方式のインターリーブにも応用することができ
る。３ウェイ或いは４ウェイのインターリーブにこの発
明を適用する場合には、アドレス信号の下位２ビットを
使ってバンクの切替信号を発生させればよい。４ウェイ
のインターリーブにこの発明を適用した場合は、メモリ
部１５Ａは４つのバンクによって構成し、各バンクを構
成するメモリは被試験メモリＤＵＴの１／４の記憶容量
を持てばよい。
【００２８】
【発明の効果】以上説明したように、この発明によれば
インターリーブ方式によって高速のフェイルデータを取
り込む構造とした不良解析メモリにおいて、不良解析メ
モリを構成するメモリ部の記憶容量を小さくすることが
できる。特に、被試験メモリの動作速度が速く、これに
対応すべくインターリーブのウェイ数を大きく、例えば
４ウェイ或いは８ウェイ等に採らなければならない場合
に、この発明を適用すれば不良解析メモリの容量を１／
４〜１／８に小さくできる利点が得られ、メモリ試験装
置のコストダウンが期待できる効果が得られる。
インターリーブ方式によって高速のフェイルデータを取
り込む構造とした不良解析メモリにおいて、不良解析メ
モリを構成するメモリ部の記憶容量を小さくすることが
できる。特に、被試験メモリの動作速度が速く、これに
対応すべくインターリーブのウェイ数を大きく、例えば
４ウェイ或いは８ウェイ等に採らなければならない場合
に、この発明を適用すれば不良解析メモリの容量を１／
４〜１／８に小さくできる利点が得られ、メモリ試験装
置のコストダウンが期待できる効果が得られる。
【図１】この発明の要部の構成を説明するためのブロッ
ク図。
ク図。
【図２】図１の動作を説明するためのタイミングチャー
ト。
ト。
【図３】図１に示した実施例に用いたバンク制御部が出
力するバンク切替信号の真理値を説明するための図。
力するバンク切替信号の真理値を説明するための図。
【図４】この発明の要部の動作を説明するためにアクセ
ス順序を説明するための図。
ス順序を説明するための図。
【図５】この発明による不良解析メモリのメモリ部に与
えるアドレス信号を説明するための図。
えるアドレス信号を説明するための図。
【図６】メモリ試験装置の概要を説明するためのブロッ
ク図。
ク図。
【図７】メモリ試験装置に用いられる不良解析メモリの
概要を説明するためのブロック図。
概要を説明するためのブロック図。
【図８】従来の不良解析メモリの構成及び動作を説明す
るためのブロック図。
るためのブロック図。
【図９】図８の動作を説明するためのタイムチャート。
【図１０】高速動作するメモリの内部で発生するバース
トアドレスの発生状況を説明するための図。
トアドレスの発生状況を説明するための図。
【図１１】従来のインターリーブ動作時に発生する不都
合を説明するための図。
合を説明するための図。
【図１２】従来のインターリーブのウェイ数とインター
リーブに用いられるバンクの数との関係を説明するため
の図。
リーブに用いられるバンクの数との関係を説明するため
の図。
１５ 不良解析メモリ １５Ａ メモリ部 １５Ｂ 制御部 １５Ｂ−１ アドレスフォーマット部 １５Ｂ−２ メモリコントロール部 １５Ｂ−３ 下位アドレス選択部 １５Ｂ−４ バンク制御部 ＢＡＮＫ1 ，ＢＡＮＫ2 バンク
Claims (2)
- 【請求項１】 インターリーブ動作により高速フェイル
データを取り込む構造の不良解析メモリにおいて、 アドレス信号の下位のビットによってバンク切替信号を
発生させ、このバンク切替信号によってインターリーブ
動作する複数のバンクの何れか一つを選択すると共に、
残る上位のビットのアドレス信号によって選択されたバ
ンクを構成するメモリのアドレスをアクセスする構成と
したことを特徴とする不良解析メモリ。 - 【請求項２】 請求項１記載の不良解析メモリにおい
て、フェイルが発生した場合は、上記バンク切替信号に
よって選択されたバンクに書込指令信号を与える構造と
したことを特徴とする不良解析メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10200619A JP2000030491A (ja) | 1998-07-15 | 1998-07-15 | 不良解析メモリ |
| US09/354,551 US6502211B1 (en) | 1998-07-15 | 1999-07-15 | Semiconductor memory testing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10200619A JP2000030491A (ja) | 1998-07-15 | 1998-07-15 | 不良解析メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000030491A true JP2000030491A (ja) | 2000-01-28 |
Family
ID=16427396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10200619A Pending JP2000030491A (ja) | 1998-07-15 | 1998-07-15 | 不良解析メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6502211B1 (ja) |
| JP (1) | JP2000030491A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002163897A (ja) * | 2000-09-28 | 2002-06-07 | Agilent Technol Inc | エラー捕捉ＲＡＭ、ＴａｇＲＡＭ、バッファメモリ及び刺激ＬｏｇＲＡＭとして使用するために構成可能なメモリセットを備えるメモリテスター |
| US7136315B2 (en) | 2004-03-22 | 2006-11-14 | Hynix Semiconductor Inc. | Bank selectable parallel test circuit and parallel test method thereof |
| JP2013157043A (ja) * | 2012-01-26 | 2013-08-15 | Advantest Corp | 不良情報記憶装置および試験システム |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6671645B2 (en) * | 2001-09-28 | 2003-12-30 | Ciena Corporation | Method for in-service RAM testing |
| JP2005011451A (ja) * | 2003-06-19 | 2005-01-13 | Advantest Corp | 試験装置、及びプログラム |
| CN116312728B (zh) * | 2023-05-15 | 2023-07-25 | 深圳市芯片测试技术有限公司 | 一种tf卡老化测试方法、装置以及系统 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR987000574A (ko) * | 1995-09-22 | 1998-03-30 | 오오우라 히로시 | 메모리 시험장치 |
| TW338106B (en) * | 1996-03-29 | 1998-08-11 | Adoban Test Kk | Semiconductor memory testing apparatus |
| JPH10269799A (ja) * | 1997-03-19 | 1998-10-09 | Advantest Corp | 半導体メモリ試験装置 |
-
1998
- 1998-07-15 JP JP10200619A patent/JP2000030491A/ja active Pending
-
1999
- 1999-07-15 US US09/354,551 patent/US6502211B1/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002163897A (ja) * | 2000-09-28 | 2002-06-07 | Agilent Technol Inc | エラー捕捉ＲＡＭ、ＴａｇＲＡＭ、バッファメモリ及び刺激ＬｏｇＲＡＭとして使用するために構成可能なメモリセットを備えるメモリテスター |
| US7136315B2 (en) | 2004-03-22 | 2006-11-14 | Hynix Semiconductor Inc. | Bank selectable parallel test circuit and parallel test method thereof |
| JP2013157043A (ja) * | 2012-01-26 | 2013-08-15 | Advantest Corp | 不良情報記憶装置および試験システム |
Also Published As
| Publication number | Publication date |
|---|---|
| US6502211B1 (en) | 2002-12-31 |
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080129 |
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