JP5077265B2 - 記憶装置及び半導体試験装置 - Google Patents

Description

本発明は、所定のデータを記憶する記憶装置、及び当該記憶装置を備える半導体試験装置に関する。

半導体試験装置は、周知の通り、被試験対象としての半導体デバイス（以下、ＤＵＴ（Device Under Test）という）に試験信号を印加してＤＵＴから出力される信号と予め定められた期待値とを比較し、パス／フェイルを判断してＤＵＴの試験結果を示すデータ（フェイルデータ）を得る。この半導体試験装置の多くは、フェイルデータを一時的に記憶するフェイルメモリを備えており、ＤＵＴの試験中に得られるフェイルデータを収集して順次フェイルメモリに記憶するとともに、ＤＵＴの試験が終了した時点でフェイルメモリに書き込まれたフェイルデータを読み出して不良解析のために用いる。

ここで、半導体試験装置の一種であるメモリテスタは、メイン及びスペアの２種類のフェイルメモリを備える。メインのフェイルメモリはＤＵＴとしての半導体メモリに形成されたメモリセル（本来のメモリセル）を試験して得られるフェイルデータを記憶するために用いられ、スペアのフェイルメモリは本来のメモリセルの周囲に形成された予備のメモリセルを試験して得られるフェイルデータを記憶するために用いられる。尚、予備のメモリセルは、本来のメモリセルに含まれる欠陥のセル（不良セル）を代替して不良を救済するために設けられる。

上記のメインのフェイルメモリ及びスペアのフェイルメモリは、例えばＤＤＲ２ ＳＤＲＡＭ（Double-Data-Rate2 Synchronous Dynamic Random Access Memory）等の大容量のメモリを用いて実現される。また、半導体メモリに形成される予備セルは本来のメモリセルに比べて数が少ないため、メインのフェイルメモリとスペアのフェイルメモリとの容量比は、例えば４対１に設定される。

図３は、メモリテスタに設けられる記憶装置の第１従来例を示すブロック図である。図３に示す通り、第１従来例に係る記憶装置１００は、メモリコントローラ１１０、メインフェイルメモリ１２０、及びスペアフェイルメモリ１３０を備える。メインフェイルメモリ１２０及びスペアフェイルメモリ１３０は、ラインＬ１００を介してメモリコントローラ１１０に接続される。メインフェイルメモリ１２０の容量は例えば５１２ＭＢ（メガバイト）であり、スペアフェイルメモリ１３０の容量は例えば１２８ＭＢである。

記憶装置の動作は、一般的に初期化動作、書き込み動作、及び読み出し動作に大別される。ここで、図３に示す記憶装置１００では、メインフェイルメモリ１２０とスペアフェイルメモリ１３０とが同じラインＬ１００に接続されているため、メモリコントローラ１１０は、メインフェイルメモリ１２０とスペアフェイルメモリ１３０とを同時にアクセスすることはできない。このため、初期化動作時には、初期データ（例えば、値が「０」であるデータ）がまずメインフェイルメモリ１２０に書き込まれ、次いでスペアフェイルメモリ１３０に書き込まれる。また、書き込み動作時又は読み出し動作時には、メモリコントローラ１１０の制御の下で、メインフェイルメモリ１２０及びスペアフェイルメモリ１３０の何れか一方に対する書き込みアドレス又は読み出しアドレスが設定されてデータの書き込み又は読み出しが順次行われる。

図４は、メモリテスタに設けられる記憶装置の第２従来例を示すブロック図である。図４に示す通り、第２従来例に係る記憶装置２００は、メモリコントローラ２１０、メインフェイルメモリ２２０ａ，２２０ｂ、及びスペアフェイルメモリ２３０を備えており、インターリーブ動作を行うことにより動作速度を向上させるものである。メインフェイルメモリ２２０ａ及びスペアフェイルメモリ２３０はラインＬ２０１を介して、メインフェイルメモリ２２０ｂはラインＬ２０２を介してメモリコントローラ２１０にそれぞれ接続される。尚、図４に示す記憶装置２００のインターリーブ数は「２」である。

メインフェイルメモリ２２０ａ，２２０ｂの容量は例えば５１２ＭＢであり、スペアフェイルメモリ２３０の容量は例えば２５６ＭＢである。メインフェイルメモリ２２０ａは、メモリコントローラ２１０によって管理される２つのメモリバンクＢ１０１，Ｂ１０２を有する。メインフェイルメモリ２２０ｂも同様のメモリバンクＢ２０１，Ｂ２０２を有する。これらメモリバンクＢ１０１，Ｂ１０２，Ｂ２０１，Ｂ２０２の容量は例えば２５６ＭＢである。また、スペアフェイルメモリ２３０は、メモリコントローラ２１０によって管理される４つのメモリバンクＢ３０１〜Ｂ３０４を有する。これらメモリバンクＢ３０１〜Ｂ３０４の容量は、例えば６４ＭＢである。

ここで、図４に示す記憶装置２００では、メインフェイルメモリ２２０ａ及びスペアフェイルメモリ２３０が同じラインＬ２０１に接続されているため、メモリコントローラ２１０は、メインフェイルメモリ２２０ａとスペアフェイルメモリ２３０とを同時にアクセスすることはできない。これに対し、メインフェイルメモリ２２０ａ，２２０ｂはそれぞれ異なるラインＬ２０１，Ｌ２０２に接続されているため、メモリコントローラ２１０は、メインフェイルメモリ２２０ｂとメインフェイルメモリ２２０ａ又はスペアフェイルメモリ２３０とを同時にアクセスすることができる。

このため、初期化動作時には、初期データがメインフェイルメモリ２２０ａのメモリバンクＢ１０１，Ｂ１０２に対して交互に書き込まれるのと並行して、初期データがメインフェイルメモリ２２０ｂのメモリバンクＢ２０１，Ｂ２０２に対して交互に書き込まれる。そして、メインフェイルメモリ２２０ａの初期化が終了すると、スペアフェイルメモリ２３０のメモリバンクＢ３０１，Ｂ３０２に対して初期データが交互に書き込まれた後に、メモリバンクＢ３０３，Ｂ３０４に対して初期データが交互に書き込まれる。

また、書き込み動作時には、メインフェイルメモリ２２０ａのメモリバンクＢ１０１，Ｂ１０２に対して交互にデータが書き込まれ、メインフェイルメモリ２２０ａの空き容量が無くなった場合にメインフェイルメモリ２２０ｂのメモリバンクＢ２０１，Ｂ２０２に対して交互にデータが書き込まれる。スペアフェイルメモリ２３０に対しては、メモリバンクＢ３０１，Ｂ３０２に交互にデータが書き込まれ、これらの空き容量が無くなった場合にメモリバンクＢ３０３，Ｂ３０４にデータが交互に書き込まれる。

読み出し時にも同様に、メインフェイルメモリ２２０ａのメモリバンクＢ１０１，Ｂ１０２から交互にデータが読み出され、メインフェイルメモリ２２０ａから読み出すべきデータが無くなった場合にメインフェイルメモリ２２０ｂのメモリバンクＢ２０１，Ｂ２０２から交互にデータが読み出される。また、スペアフェイルメモリ２３０に対しては、メモリバンクＢ３０１，Ｂ３０２から交互にデータが読み出され、これらから読み出すべきデータが無くなった場合にメモリバンクＢ３０３，Ｂ３０４からデータが交互に読み出される。

図５は、メモリテスタに設けられる記憶装置の第３従来例を示すブロック図である。図５に示す通り、第３従来例に係る記憶装置３００は、メモリコントローラ３１０、メインフェイルメモリ３２０ａ〜３２０ｄ、及びスペアフェイルメモリ３３０ａ，３３０ｂを備える。メインフェイルメモリ３２０ａ及びスペアフェイルメモリ３３０ａはラインＬ３０１を介して、スペアフェイルメモリ３２０ｂはラインＬ３０２を介してそれぞれメモリコントローラ３１０に接続される。また、メインフェイルメモリ３２０ｃ及びスペアフェイルメモリ３３０ｂはラインＬ３０３を介して、メインフェイルメモリ３２０ｄはラインＬ３０４を介してメモリコントローラ３１０にそれぞれ接続される。

図５に示す記憶装置３００も、図４に示す記憶装置２００と同様に、インターリーブ動作によって動作速度を向上させるものである。尚、図５に示す記憶装置３００は、図４に示す記憶装置２００が備えるメインフェイルメモリ２２０ａ，２２０ｂ及びスペアフェイルメモリ２３０をもう１組追加した構成であり、インターリーブ数は「４」である。この記憶装置３００は、データの書き込み速度及び読み出し速度を記憶装置２００の２倍にすることができるが、初期化に要する時間は記憶装置２００と同じである。尚、インターリーブ動作を行ってデータを記憶する従来の記憶装置の詳細については、例えば以下の特許文献１，２を参照されたい。

特開２００１−１０１８９７号公報 実用新案登録第３０７０４３９号公報

ところで、上述した第１〜第３従来例に係る記憶装置１００〜３００は、容量の異なる２種類のメモリの一方をメインフェイルメモリとして用い、他方をスペアフェイルメモリとして用いている。例えば、図５に示す第３従来例に係る記憶装置３００では、容量が５１２ＭＢである４つのメモリがメインフェイルメモリ３２０ａ〜３２０ｄとして用いられ、容量が２５６ＭＢである２つのメモリがスペアフェイルメモリ３３０ａ，３３０ｂとして用いられている。

一般的に、部品の種類や数が増加すると管理の手間が増加してコストが増加するため、コスト低減のためには部品の数や種類を極力低減する必要がある。ここで、メインフェイルメモリとして用いられるメモリと同じ容量のメモリをスペアフェイルメモリとして用いることもできる。しかしながら、このようなメモリを上述した第１〜第３従来例に係る記憶装置１００〜３００に用いると、スペアフェイルメモリに殆ど使用されることがない領域が生じてしまい効率的ではない。

また、上述した第１〜第３従来例に係る記憶装置１００〜３００は、１つのラインに接続されて、メモリコントローラが同時にアクセスすることのできないメインフェイルメモリ及びスペアフェイルメモリを備えている。例えば、図５に示す記憶装置３００については、メインフェイルメモリ３２０ａ，３２０ｃとスペアフェイルメモリ３３０ａ，３３０ｂである。このため、このメインフェイルメモリ及びスペアフェイルメモリに対するデータの書き込み及び読み出し、並びに初期化に時間を要してしまうという問題がある。

近年においては、半導体メモリの低価格化によって、半導体メモリの試験に要するコストの低減が要求されている。このため、メモリテスタでは、半導体メモリの試験に要する時間を極力短縮する必要がある。メモリテスタに設けられる記憶装置において、フェイルデータの書き込み及び読み出しに要する時間を短縮できれば、その分だけ半導体メモリの試験に要する時間も短縮できると考えられる。

本発明は上記事情に鑑みてなされたものであり、コストの低減を図ることができ、且つデータの書き込み及び読み出しに要する時間を短縮することができる記憶装置、及び当該記憶装置を備えることによって半導体デバイスの試験時間を短縮することができる半導体試験装置を提供することを目的とする。

上記課題を解決するために、本発明の記憶装置は、所定のデータを記憶する記憶装置（１）において、各々の記憶容量が同じであるとともに各々の記憶領域を１つの領域として又は複数の領域に分割して管理可能な少なくとも３つのメモリ（１２ａ〜１２ｄ、１３）と、前記メモリのうちの第１メモリ（１３）の記憶領域を複数の領域（Ｂ１〜Ｂ４）に分割し、当該第１メモリの複数の領域についてインターリーブを行うとともに、前記メモリのうちの残りの第２メモリ（１２ａ〜１２ｄ）の記憶領域をそれぞれ１つの領域とし、当該第２メモリについてインターリーブを行うメモリコントローラ（１１）とを備えることを特徴としている。
この発明によると、記憶容量が同じである複数のメモリのうちの第１メモリの記憶領域が複数の領域に分割されて、これら複数の領域についてメモリコントローラの制御の下でインターリーブが行われるとともに、残りの第２メモリの記憶領域がそれぞれ１つの領域とされて、これら第２メモリについてメモリコントローラの制御の下でインターリーブが行われる。
また、本発明の記憶装置は、前記メモリが、前記メモリコントローラに対して個別に接続されており、前記メモリコントローラは、前記メモリの全てに対して同時にアクセス可能であることを特徴としている。
また、本発明の記憶装置は、前記第２メモリが、２^ｎ個（ｎは１以上の整数）設けられることを特徴としている。
また、本発明の記憶装置は、前記第１メモリの記憶領域が、前記第２メモリの数の分だけ分割されることを特徴としている。
また、本発明の記憶装置は、前記メモリコントローラが、前記第２メモリについてインターリーブを行わずに前記第２メモリをまとめて１つのメモリとして用い、前記第１メモリの記憶領域を１つの領域として用いることが可能であることを特徴としている。
本発明の半導体試験装置は、半導体デバイス（３０）に試験信号（Ｄ１）を印加して得られる信号（Ｄ２）と所定の期待値（Ｄ３）とを比較してパス／フェイルを判定し、当該判定の結果であるフェイルデータ（ＦＤ）を得ることにより前記半導体デバイスの試験を行う半導体試験装置（２）において、前記フェイルデータを前記所定のデータとして記憶する上記の何れかに記載の記憶装置を備えることを特徴としている。

本発明によれば、記憶容量が同じである複数のメモリのうちの第１メモリの記憶領域を複数の領域に分割し、これら複数の領域についてメモリコントローラがインターリーブを行うとともに、残りの第２メモリの記憶領域をそれぞれ１つの領域として、これら第２メモリについてメモリコントローラがインターリーブを行っているため、コストの低減を図ることができるとともに、データの書き込み及び読み出しに要する時間を短縮することができるという効果がある。また、データの書き込み及び読み出しに要する時間が短縮された分だけ半導体デバイスの試験時間を短縮することができるという効果がある。

本発明の一実施形態による記憶装置の要部構成を示すブロック図である。 本発明の一実施形態による半導体試験装置の要部構成を示すブロック図である。 メモリテスタに設けられる記憶装置の第１従来例を示すブロック図である。 メモリテスタに設けられる記憶装置の第２従来例を示すブロック図である。 メモリテスタに設けられる記憶装置の第３従来例を示すブロック図である。

以下、図面を参照して本発明の一実施形態による記憶装置及び半導体試験装置について詳細に説明する。図１は、本発明の一実施形態による記憶装置の要部構成を示すブロック図である。図１に示す通り、本実施形態の記憶装置１は、メモリコントローラ１１、メインフェイルメモリ１２ａ〜１２ｄ（メモリ、第２メモリ）、及びスペアフェイルメモリ１３（メモリ、第１メモリ）を備えており、メモリコントローラ１１に入力されるデータをメインフェイルメモリ１２ａ〜１２ｄ又はスペアフェイルメモリ１３に書き込んで記憶するとともに、これらに記憶されたデータの読み出しを行う。

メインフェイルメモリ１２ａ〜１２ｄ及びスペアフェイルメモリ１３は、各々の記憶容量が同じであるとともに、各々の記憶領域を１つの領域として、又は複数の領域に分割して管理可能なメモリを用いて実現される。例えば、複数のメモリバンクを単位として記憶領域を管理可能なＤＤＲ２ ＳＤＲＡＭ等の大容量のメモリを用いて実現される。本実施形態では、メインフェイルメモリ１２ａ〜１２ｄ及びスペアフェイルメモリ１３の記憶容量は全て５１２ＭＢであるとする。

メインフェイルメモリ１２ａ〜１２ｄは、その記憶領域が１つの領域としてメモリコントローラ１１により管理される。これに対し、スペアフェイルメモリ１３は、その記憶領域がメインフェイルメモリ１２ａ〜１２ｄの数と同じ４つのメモリバンクＢ１〜Ｂ４に分割されてメモリコントローラ１１により管理される。つまり、メモリコントローラ１１は、スペアフェイルメモリ１３を、いわば記憶容量が１２８ＭＢである４つのメモリ（メモリバンクＢ１〜Ｂ４）として管理することになる。

また、メインフェイルメモリ１２ａ〜１２ｄ及びスペアフェイルメモリ１３は、メモリコントローラ１１に対して個別に接続される。具体的に、メインフェイルメモリ１２ａ〜１２ｄはラインＬ１〜Ｌ４を介してメモリコントローラ１１にそれぞれ接続され、スペアフェイルメモリ１３はラインＬ５を介してメモリコントローラ１１に接続される。このため、メモリコントローラ１１は、メインフェイルメモリ１２ａ〜１２ｄ及びスペアフェイルメモリ１３の全てに対して同時にアクセスすることが可能である。

メモリコントローラ１１は、メインフェイルメモリ１２ａ〜１２ｄ又はスペアフェイルメモリ１３の管理を行うとともに、これらに対するデータの書き込み及び読み出しを制御する。具体的には、メインフェイルメモリ１２ａ〜１２ｄに対するデータの書き込み（初期化を含む）又は読み出しを行う場合には、メインフェイルメモリ１２ａ〜１２ｄについてインターリーブを行う。これに対し、スペアメモリ１３に対するデータの書き込み（初期化を含む）又は読み出しを行う場合には、スペアメモリ１３のメモリバンクＢ１〜Ｂ４についてインターリーブを行う。ここで、メモリコントローラ１１は、設定によりインターリーブ数を「２」又は「４」に変更することができ、更にはインターリーブを行わないようにすることもできる。

次に、上記構成における記憶装置１の動作について説明する。上述の通り、本実施形態の記憶尾須知１は、メモリコントローラ１１に対する設定によって、メインフェイルメモリ１２ａ〜１２ｄについてのインターリーブ数及びメモリバンクＢ１〜Ｂ４についてインターリーブ数を変更することができる。このため、以下ではインターリーブ数が「４」に設定された場合の動作、インターリーブ数が「２」に設定された場合の動作、及びインターリーブを行わない設定にされた場合の動作について順に説明する。

〈インターリーブ数が「４」に設定された場合の動作〉
かかる場合には、メモリコントローラ１１は、４つのメインフェイルメモリ１２ａ〜１２ｄを利用してインターリーブを行い、また、スペアフェイルメモリ１３の分割された４つのメモリバンクＢ１〜Ｂ４を利用してインターリーブを行う。

メインフェイルメモリ１２ａ〜１２ｄに書き込むべきデータがメモリコントローラ１１に入力されたとすると、入力されたデータのうちの第１番目〜第４番目のデータが、メモリコントローラ１１の制御によってそれぞれメインフェイルメモリ１２ａ〜メインフェイルメモリ１２ｄに同時に書き込まれる。次いで、第５番目〜第８番目のデータが、メモリコントローラ１１の制御によってそれぞれメインフェイルメモリ１２ａ〜メインフェイルメモリ１２ｄに同時に書き込まれる。以下同様に、メモリコントローラ１１の制御によって、入力されたデータが４つずつインターリーブによってメインフェイルメモリ１２ａ〜メインフェイルメモリ１２ｄに順次書き込まれる。

スペアフェイルメモリ１３に書き込むべきデータがメモリコントローラ１１に入力されたとすると、入力されたデータのうちの第１番目〜第４番目のデータが、メモリコントローラ１１の制御によってそれぞれスペアフェイルメモリ１３のメモリバンクＢ１〜Ｂ４に順次書き込まれる。次いで、第５番目〜第８番目のデータが、メモリコントローラ１１の制御によってそれぞれスペアフェイルメモリ１３のメモリバンクＢ１〜Ｂ４に順次書き込まれる。以下同様に、メモリコントローラ１１の制御によって、入力されたデータが４つずつインターリーブによってスペアフェイルメモリ１３のメモリバンクＢ１〜Ｂ４に順次書き込まれる。

記憶装置１が初期化される場合には、メモリコントローラ１１によって、上述したメインフェイルメモリ１２ａ〜１２ｄに対するデータの書き込み動作と、スペアフェイルメモリ１３のメモリバンクＢ１〜Ｂ４に対するデータの書き込み動作とが並行して行われる。これにより、初期データ（例えば、値が「０」であるデータ）がメインフェイルメモリ１２ａ〜１２ｄとスペアフェイルメモリ１３のメモリバンクＢ１〜Ｂ４とに並行して書き込まれる。このため、初期化に要する時間は、メインフェイルメモリ１２ａ〜１２ｄの何れかに初期データを書き込むのに要する時間になる。

メインフェイルメモリ１２ａ〜１２ｄに記憶されたデータが読み出される場合には、まず例えばメインフェイルメモリ１２ａ〜１２ｄの先頭のアドレスに記憶されたデータがそれぞれ同時に読み出され、メインフェイルメモリ１２ａから読み出されたデータ、メインフェイルメモリ１２ｂから読み出されたデータ、メインフェイルメモリ１２ｃから読み出されたデータ、及びメインフェイルメモリ１２ｄから読み出されたデータの順に並び替えられる。次いで、メインフェイルメモリ１２ａ〜１２ｄの第２番目のアドレスに記憶されたデータがそれぞれ同時に読み出されて同様に並び替えられる。以下同様に、メモリコントローラ１１の制御によって、メインフェイルメモリ１２ａ〜１２ｄの各々からデータが読み出され、読み出されたデータの並び替えが行われる。

スペアフェイルメモリ１３に記憶されたデータが読み出される場合には、まず例えばメモリバンクＢ１〜Ｂ４の先頭のアドレスに記憶されたデータがそれぞれ同時に読み出され、メモリバンクＢ１から読み出されたデータ、メモリバンクＢ２から読み出されたデータ、メモリバンクＢ３から読み出されたデータ、及びメモリバンクＢ４から読み出されたデータの順に並び替えられる。次いで、メモリバンクＢ１〜Ｂ４の第２番目のアドレスに記憶されたデータがそれぞれ同時に読み出されて同様に並び替えられる。以下同様に、メモリコントローラ１１の制御によって、メモリバンクＢ１〜Ｂ４の各々からデータが読み出され、読み出されたデータの並び替えが行われる。

〈インターリーブ数が「２」に設定された場合の動作〉
かかる場合には、メモリコントローラ１１は、４つのメインフェイルメモリ１２ａ〜１２ｄのうちの何れか２つ又は残りの２つを利用してインターリーブを行い、また、スペアフェイルメモリ１３の分割された４つのメモリバンクＢ１〜Ｂ４のうちの何れか２つ又は残りの２つを利用してインターリーブを行う。例えば、メインフェイルメモリ１２ａ，１２ｂ又はメインフェイルメモリ１２ｃ，１２ｄを利用してインターリーブを行い、また、スペアフェイルメモリ１３のメモリバンクＢ１，Ｂ２又はメモリバンクＢ３，Ｂ４を利用してインターリーブを行う。

メインフェイルメモリ１２ａ〜１２ｄに書き込むべきデータがメモリコントローラ１１に入力されたとすると、入力されたデータのうちの第１，第２番目のデータが、メモリコントローラ１１の制御によってそれぞれメインフェイルメモリ１２ａ，１２ｂに同時に書き込まれる。次いで、第３，第４番目のデータが、メモリコントローラ１１の制御によってそれぞれメインフェイルメモリ１２ａ，１２ｂに同時に書き込まれる。以下同様に、メモリコントローラ１１の制御によって、入力されたデータが２つずつインターリーブによってメインフェイルメモリ１２ａ，１２ｂに順次書き込まれる。そして、メインメモリ１２ａ，１２ｂの空き容量が無くなると、以降のデータが２つずつインターリーブによってメインフェイルメモリ１２ｃ，１２ｄに順次書き込まれる。

スペアフェイルメモリ１３に書き込むべきデータがメモリコントローラ１１に入力されたとすると、入力されたデータのうちの第１，第２番目のデータが、メモリコントローラ１１の制御によってそれぞれメモリバンクＢ１，Ｂ２に順次書き込まれる。次いで、第３，第４番目のデータが、メモリコントローラ１１の制御によってそれぞれメモリバンクＢ１，Ｂ２に順次書き込まれる。以下同様に、メモリコントローラ１１の制御によって、入力されたデータが２つずつインターリーブによって順次メモリバンクＢ１，Ｂ２に書き込まれる。そして、メモリバンクＢ１，Ｂ２の空き容量が無くなると、以降のデータが２つずつインターリーブによってメモリバンクＢ３，Ｂ４に順次書き込まれる。

記憶装置１が初期化される場合には、メモリコントローラ１１によって、上述したメインフェイルメモリ１２ａ，１２ｂに対するデータの書き込み動作、メインフェイルメモリ１２ｃ，１２ｄに対するデータの書き込み動作、及びスペアフェイルメモリ１３のメモリバンクＢ１，Ｂ２又はメモリバンクＢ３，Ｂ４に対するデータの書き込み動作が並行して行われる。これにより、初期データがメインフェイルメモリ１２ａ，１２ｂ、メインフェイルメモリ１２ｃ，１２ｄ、及びスペアフェイルメモリ１３のメモリバンクＢ１，Ｂ２又はメモリバンクＢ３，Ｂ４とに並行して書き込まれる。このため、初期化に要する時間は、メインフェイルメモリ１２ａ〜１２ｄの何れかに初期データを書き込むのに要する時間になる。

メインフェイルメモリ１２ａ〜１２ｄに記憶されたデータが読み出される場合には、まず例えばメインフェイルメモリ１２ａ，１２ｂの先頭のアドレスに記憶されたデータがそれぞれ同時に読み出され、メインフェイルメモリ１２ａから読み出されたデータ及びメインフェイルメモリ１２ｂから読み出されたデータの順に並び替えられる。次いで、メインフェイルメモリ１２ａ，１２ｂの第２番目のアドレスに記憶されたデータがそれぞれ同時に読み出されて同様に並び替えられる。以下同様に、メモリコントローラ１１の制御によって、メインフェイルメモリ１２ａ，１２ｂの各々からデータが読み出され、読み出されたデータの並び替えが行われる。そして、メインフェイルメモリ１２ａ，１２ｂから読み出すべきデータが無くなると、メモリコントローラ１１の制御によって、メインフェイルメモリ１２ｃ，１２ｄからのデータの読み出しが同様に行われる。

スペアフェイルメモリ１３に記憶されたデータが読み出される場合には、まず例えばメモリバンクＢ１，Ｂ２の先頭のアドレスに記憶されたデータがそれぞれ同時に読み出され、メモリバンクＢ１から読み出されたデータ及びメモリバンクＢ２から読み出されたデータの順に並び替えられる。次いで、メモリバンクＢ１，Ｂ２の第２番目のアドレスに記憶されたデータがそれぞれ同時に読み出されて同様に並び替えられる。以下同様に、メモリコントローラ１１の制御によって、メモリバンクＢ１，Ｂ２の各々からデータが読み出され、読み出されたデータの並び替えが行われる。そして、メモリバンクＢ１，Ｂ２から読み出すべきデータが無くなると、メモリコントローラ１１の制御によって、メモリバンクＢ３，Ｂ４からのデータの読み出しが同様に行われる。

〈インターリーブを行わない設定にされた場合の動作〉
かかる場合には、メモリコントローラ１１は、メインフェイルメモリ１２ａ〜１２ｄについてインラーリーブを行わずにメインフェイルメモリ１２ａ〜１２ｄをまとめて１つのメモリとして用い、また、スペアフェイルメモリ１３の記憶領域をメモリバンクＢ１〜Ｂ４に分割せずに１つの領域として用いる。

メインフェイルメモリ１２ａ〜１２ｄに書き込むべきデータがメモリコントローラ１１に入力されたとすると、メモリコントローラ１１の制御によってまずメインフェイルメモリ１２ａに対する順次書き込みが開始される。メインフェイルメモリ１２ａの空き容量が無くなると、メインフェイルメモリ１２ｂに対する順次書き込みが開始される。以降同様に、空き容量が無くなる毎に、メインフェイルメモリ１２ｃに対する順次書き込み、及びメインフェイルメモリ１２ｄに対する順次書き込みが順に開始される。スペアフェイルメモリ１３に書き込むべきデータがメモリコントローラ１１に入力されたとすると、メモリコントローラ１１の制御によってスペアフェイルメモリ１３に対する順次書き込みが開始される。

記憶装置１が初期化される場合には、メモリコントローラ１１によって、メインフェイルメモリ１２ａ〜１２ｄの各々に対するデータの順次書き込み動作と、スペアフェイルメモリ１３に対するデータの順次書き込み動作とが並行して行われる。これにより、初期データが順次メインフェイルメモリ１２ａ〜１２ｄ及びスペアフェイルメモリ１３の全てに並行して書き込まれる。このため、初期化に要する時間は、メインフェイルメモリ１２ａ〜１２ｄの何れかに初期データを書き込むのに要する時間になる。

メインフェイルメモリ１２ａ〜１２ｄに記憶されたデータが読み出される場合には、まず例えばメインフェイルメモリ１２ａの先頭のアドレスからデータの順次読み出しが行われる。次いで、メインフェイルメモリ１２ａから読み出すべきデータが無くなると、メインフェイルメモリ１２ｂの先頭のアドレスからデータの順次読み出しが行われる。以降同様に、読み出すべきデータが無くなる毎に、メインフェイルメモリ１２ｃの先頭のアドレスからデータの順次読み出し、及びメインフェイルメモリ１２ｄの先頭のアドレスからデータの順次読み出しが順に行われる。スペアフェイルメモリ１３に記憶されたデータが読み出される場合には、スペアフェイルメモリ１３の先頭のアドレスからデータの順次読み出しが行われる。

以上説明した通り、本実施形態では、記憶容量が同じメインフェイルメモリ１２ａ〜１２ｄとスペアフェイルメモリ１３とをメモリコントローラ１１に個別に接続し、メモリコントローラ１１によって、スペアフェイルメモリ１３の記憶領域を複数のメモリバンクＢ１〜Ｂ４に分割してこれらメモリバンクＢ１〜Ｂ４についてインターリーブを行うとともに、メインフェイルメモリ１２ａ〜１２ｄについてインターリーブを行っている。このため、種類の異なるメモリを用いる必要が無くメモリの数を減らすこともできるためコストの低減を図ることができる。また、初期化を含めたデータの書き込みに要する時間及びデータの読み出しに要する時間を短縮することができる。

次に、以上の記憶装置１を備える半導体試験装置について説明する。図２は、本発明の一実施形態による半導体試験装置の要部構成を示すブロック図である。図１に示す通り、本実施形態の半導体試験装置２は、試験パターン発生部２１、コンパレータ２２、記憶装置１、バッファメモリ２３、及び演算部２４を備えており、被試験対象であるＤＵＴ３０の試験を行う。尚、ＤＵＴ３０は半導体メモリであるとし、半導体試験装置２は半導体メモリの試験を行うメモリテスタであるとする。

試験パターン発生部２１は、ＤＵＴ３０に与える試験パターンＤ１（試験信号）及び二次元のアドレスＡ１並びにパス／フェイル判定時に用いる期待値Ｄ３を発生する。コンパレータ２２は、ＤＵＴ３０から出力されるデータＤ２と試験パターン発生部２１から出力される期待値Ｄ３とを比較してパス／フェイルを示すフェイルデータＦＤを出力する。記憶装置１は、メモリコントローラ１１、メインフェイルメモリ１２ａ〜１２ｄ、及びスペアフェイルメモリ１３を備えており、コンパレータ２２から出力されるフェイルデータＦＤを一時的に記臆する。

バッファメモリ２３は、フェイルメモリ（メインフェイルメモリ１２ａ〜１２ｄ及びスペアフェイルメモリ１３）に記憶されたフェイルデータＦＤを一時的に記憶することで試験時間を短縮するために設けられる。つまり、フェイルメモリに記憶されているフェイルデータＦＤをバッファメモリ２３に退避することで、ＤＵＴ３０に対する次の試験を直ちに開始するために設けられる。演算部２４は、バッファメモリ２３に記憶されたフェイルデータＦＤからフェイルを示すフェイルデータを抽出してＤＵＴ３０の不良を救済するための不良救済データを作成する。

次に、上記構成における半導体試験装置２の動作を簡単に説明する。ＤＵＴ３０の試験が開始されると、まず試験パターン発生部２１から試験パターンＤ１とアドレスＡ１とが出力されて、試験パターンＤ１がＤＵＴ３０に書き込まれる。ＤＵＴ３０に対する試験パターンＤ１の書き込みが終了すると、試験パターン発生部２１からアドレスＡ１と期待値Ｄ３とが出力される。

試験パターン発生部２１から出力されたアドレスＡ１がＤＵＴ３０に与えられると、ＤＵＴ３０に予め書き込まれた試験パターンがデータＤ２として読み出されてコンパレータ２２に入力される。コンパレータ２２に入力されたデータＤ２は、試験パターン発生部２１から出力された期待値Ｄ３と比較されてパス／フェイルが判定され、パス／フェイルを示すフェイルデータＦＤがコンパレータ２２から出力される。

このフェイルデータＦＤは記憶装置１に入力されて、前述したメモリコントローラ１１の制御によって、メインフェイルメモリ１２ａ〜１２ｄ又はスペアフェイルメモリ１３に書き込まれる。試験パターン発生部２１からアドレスＡ１及び期待値Ｄ３が出力される度に上記の動作が繰り返し行われ、これによりフェイルデータＦＤが記憶部１に順次記憶される。

ＤＵＴ３０の試験が終了すると、前述したメモリコントローラ１１の制御によって、フェイルメモリに記憶されたフェイルデータＦＤが読み出されてバッファメモリ２３に退避（コピー）される。フェイルデータＦＤの退避が終了すると、試験パターン発生部２１から試験パターンＤ１とアドレスＡ１とが出力されて次のＤＵＴ３０の試験が開始されるとともに、バッファメモリ２３に記憶されたフェイルデータＦＤを用いた演算部２４による演算が開始され、ＤＵＴ３０の不良を救済するための不良救済データが作成される。

本実施形態の半導体試験装置２は、前述した記憶装置１を備えており、フェイルデータＦＤの書き込みに要する時間及びフェイルデータＦＤの読み出しに要する時間を短縮することができる。よって、フェイルデータＦＤの書き込み及び読み出しに要する時間が短縮された分だけ、ＤＵＴ３０の試験時間を短縮することができる。

以上、本発明の一実施形態による記憶装置及び半導体試験装置について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、記憶装置１が４つのメインフェイルメモリ１２ａ〜１２ｄを備える例について説明したが、メインフェイルメモリの数は２個以上であれば良い。ここで、インターリーブ数を切り替え可能にする場合には、２^ｎ個（ｎは１以上の整数）のメインフェイルメモリを備えるのが望ましい。

また、上記実施形態では、スペアフェイルメモリ１３の記憶領域を、メインフェイルメモリ１２ａ〜１２ｄの数と同じ４つのメモリバンクＢ１〜Ｂ４に分割する例について説明した。しかしながら、スペアフェイルメモリ１３の記憶領域の分割数は必ずしもメインフェイルメモリの数と同じにする必要はなく、任意の分割数にすることができる。また、スペアフェイルメモリ１３を複数個備える構成であっても良い。

また、メインフェイルメモリ１２ａ〜１２ｄ及びスペアフェイルメモリ１３は、１つ又は複数のチップから構成されていても良く、或いは複数のメモリモジュールから構成されていても良い。つまり、メインフェイルメモリ１２ａ〜１２ｄ及びスペアフェイルメモリ１３は、各々が１つのラインを介してメモリコントローラ１１に接続され、各々が１つのメモリ空間が実現されている限りにおいては、複数のチップやメモリモジュールから構成されていても良い。

また、前述した実施形態では、半導体試験装置２がメモリの試験を行うメモリテスタである場合を例に挙げて説明した。しかしながら、本発明は、メモリテスタ以外に、半導体論理回路を試験するロジックテスタ、ＬＣＤ（Liquid Crystal Display：液晶表示ディスプレイ）の駆動ドライバを試験するトライバテスタ等の各種の半導体試験装置に適用することも可能である。

１ 記憶装置
２ 半導体試験装置
１１ メモリコントローラ
１２ａ〜１２ｄ メインフェイルメモリ
１３ スペアフェイルメモリ
３０ ＤＵＴ
Ｂ１〜Ｂ４ メモリバンク
Ｄ１ 試験パターン
Ｄ２ データ
Ｄ３ 期待値
ＦＤ フェイルデータ

Claims (6)

1. 所定のデータを記憶する記憶装置において、
   各々の記憶容量が同じであるとともに各々の記憶領域を１つの領域として又は複数の領域に分割して管理可能な少なくとも３つのメモリと、
   前記メモリのうちの第１メモリの記憶領域を複数の領域に分割し、当該第１メモリの複数の領域についてインターリーブを行うとともに、前記メモリのうちの残りの第２メモリの記憶領域をそれぞれ１つの領域とし、当該第２メモリについてインターリーブを行うメモリコントローラと
   を備えることを特徴とする記憶装置。
2. 前記メモリは、前記メモリコントローラに対して個別に接続されており、
   前記メモリコントローラは、前記メモリの全てに対して同時にアクセス可能である
   ことを特徴とする請求項１記載の記憶装置。
3. 前記第２メモリは、２^ｎ個（ｎは１以上の整数）設けられることを特徴とする請求項１又は請求項２記載の記憶装置。
4. 前記第１メモリの記憶領域は、前記第２メモリの数の分だけ分割されることを特徴とする請求項１から請求項３の何れか一項に記載の記憶装置。
5. 前記メモリコントローラは、前記第２メモリについてインターリーブを行わずに前記第２メモリをまとめて１つのメモリとして用い、前記第１メモリの記憶領域を１つの領域として用いることが可能であることを特徴とする請求項１から請求項４の何れか一項に記載の記憶装置。
6. 半導体デバイスに試験信号を印加して得られる信号と所定の期待値とを比較してパス／フェイルを判定し、当該判定の結果であるフェイルデータを得ることにより前記半導体デバイスの試験を行う半導体試験装置において、
   前記フェイルデータを前記所定のデータとして記憶する請求項１から請求項５の何れか一項に記載の記憶装置を備えることを特徴とする半導体試験装置。

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