JP4130811B2 - 試験装置及び試験方法 - Google Patents

Description

本発明は、試験装置及び試験方法に関する。特に本発明は、被試験メモリを試験する試験装置及び試験方法に関する。

図７は、ＮＡＮＤ型フラッシュメモリの構成を示す。ＮＡＮＤ型フラッシュメモリのメモリセルアレイは、大きく３つの領域に分割された構造になっている。１つ目は、データを格納するデータ格納領域として使用されるメインエリアであり、２つ目は、メインエリアが正常であるか否かを判別するための不良情報を格納する拡張エリアであり、３つ目は、製造情報、ＩＤ管理情報、不良ブロックのマップ情報等の不良情報を格納する特殊エリアである。そして、ＮＡＮＤ型フラッシュメモリは、メインエリア及び拡張エリアをそれぞれ含む複数のページ領域をそれぞれ有する複数のブロック領域を備える。

このように分割された構造を採用することによって、特定のブロック領域に部分的な不良セルが存在する場合に、ブロック領域の拡張エリアに当該ブロック領域が不良であることを示す不良情報の一例である不良コードを記録してユーザが当該ブロック領域の使用を回避するように制御することができる。また、ブロック領域の拡張エリアにＥＣＣ補正のためのエラー訂正コードを記録して使用することで、良品として取り扱うことができる。その結果、製造歩留まりの向上に寄与し、メモリ単価の低減に繋げることができる。しかしながら、不良セルが存在するＮＡＮＤ型フラッシュメモリを試験し、救済するためには、複雑な試験項目が必要であり、試験時間の増大を招いてしまう。そのため、ＮＡＮＤ型フラッシュメモリを効率よく試験し、救済するため、試験装置の開発が進められている。

図８は、従来技術に係る試験装置８００の構成を示す。試験装置８００は、パターン発生器８０２、メイン波形整形器８０４、複数の個別テストユニット８０６、インタフェース８０８、ＣＰＵ８１０、及びテスタバス８１２を備える。複数の個別テストユニット８０６のそれぞれは、ユニバーサルバッファメモリ８２２、インターナルバス８２３、ブロックフェイルメモリ８２４、バッドブロックカウンタ８２６、サブ波形整形器８３２、論理比較器８３４、マルチプレクサ８３６、ドライバ８３８、及びレベルコンパレータ８４０を有し、複数の被試験メモリ（以下、「ＤＵＴ」という。）８５０のそれぞれに対応して設けられる。

パターン発生器８０２は、複数のＤＵＴ８５０に供給するアドレス信号及びデータ信号を発生し、メイン波形整形器８０４に供給する。また、パターン発生器８０２は、発生したアドレス信号を複数のブロックフェイルメモリ８２４に供給する。また、パターン発生器８０２は、ＤＵＴ８５０がアドレス信号及びデータ信号に応じて出力すべき期待値信号を発生し、論理比較器８３４に供給する。メイン波形整形器８０４は、パターン発生器８０２が発生したアドレス信号及びデータ信号をＤＵＴ８５０の試験に必要なフォーマットの波形に整形し、マルチプレクサ８３６及びドライバ８３８を介してＤＵＴ８５０に供給する。

論理比較器８３４は、レベルコンパレータ８４０が２値に変換したＤＵＴ８５０の出力信号と、パターン発生器８０２から供給された期待値信号とを比較して、出力信号と期待値信号とが一致しない場合にフェイルデータを発生し、ブロックフェイルメモリ８２４に供給する。ブロックフェイルメモリ８２４は、論理比較器８３４が発生したフェイルデータを、パターン発生器８０２から供給されたアドレス信号が示すアドレスに対応づけて格納する。バッドブロックカウンタ８２６は、論理比較器８３４が発生したフェイルデータを計数することにより、ＤＵＴ８５０が有する不良のブロック領域の数を計数する。

ＣＰＵ８１０は、インタフェース８０８を介してブロックフェイルメモリ８２４を参照し、ブロックフェイルメモリ８２４が格納しているフェイルデータを読み出し、読み出したフェイルデータに基づいて、ＤＵＴ８５０が有する不良のブロック領域のブロックアドレスを示す不良アドレス情報を生成する。そして、ＣＰＵ８１０は、インタフェース８０８を介してユニバーサルバッファメモリ８２２に不良アドレス情報を供給する。

ユニバーサルバッファメモリ８２２は、ＣＰＵ８１０が生成した不良アドレス情報を格納する。そして、ユニバーサルバッファメモリ８２２は、ブロックアドレスを示す不良アドレス情報を順次サブ波形整形器８３２に供給する。サブ波形整形器８３２は、ユニバーサルバッファメモリ８２２から供給された不良アドレス情報が示すブロックアドレスに基づいて、ＤＵＴ８５０に供給するアドレス信号を生成し、マルチプレクサ８３６及びドライバ８３８を介してＤＵＴ８５０に供給することによって、ユニバーサルバッファメモリ８２２が格納する不良アドレス情報が示すブロック領域が有する拡張エリアに不良情報を書き込む。

本出願に対応する外国の特許出願においては下記の文献が発見または提出されている。
国際公開第０３／０５２７６７号パンフレット 国際公開第０２／０３３７０８号パンフレット 国際公開第９７／００４３２８号パンフレット 国際公開第００／０５２４８８号パンフレット

図９は、従来技術に係る試験装置８００におけるデータ転送処理の概要を示す。ＣＰＵ８１０は、インタフェース８０８を介して、ユニバーサルバッファメモリ８２２及びブロックフェイルメモリ８２４とのデータ転送を行う。なお、このデータ転送は、テスタバス８１２を介して行われるので、ＤＵＴ８５０の試験中に行うことができず、ＤＵＴ８５０の試験終了後に一度に行わなければならない。また、ＣＰＵ８１０は、複数のユニバーサルバッファメモリ８２２が格納するフェイルデータにそれぞれ対応する不良アドレス情報をシリアル処理により順次生成する。したがって、多数のＤＵＴ８５０を同時に試験する場合には、データ転送のオーバーヘッドも発生して転送時間が増大してしまい、また、ＣＰＵ８１０による不良アドレス情報の生成のための待ち時間が発生してしまうので、試験のスループットを向上させることができない。

そこで本発明は、上記の課題を解決することができる試験装置及び試験方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

本発明の第１の形態によると、複数の被試験メモリを並行して試験する試験装置であって、複数の被試験メモリに供給するアドレス信号及びデータ信号、並びに被試験メモリがアドレス信号及びデータ信号に応じて出力すべき期待値信号を発生するパターン発生器と、複数の被試験メモリのそれぞれに対応して設けられ、複数の被試験メモリがアドレス信号及びデータ信号に応じて出力した出力信号と期待値信号とを比較して、出力信号と期待値信号とが一致しない場合にフェイルデータを発生する複数の論理比較器と、複数の被試験メモリのそれぞれに対応して設けられ、複数の論理比較器が発生したフェイルデータをアドレス信号が示すアドレスに対応づけて格納する複数のフェイルメモリと、複数の被試験メモリのそれぞれに対応して設けられ、複数のフェイルメモリが格納しているフェイルデータに基づいて、被試験メモリの不良アドレスを示す不良アドレス情報を生成する複数のメモリコントローラと、複数の被試験メモリのそれぞれに対応して設けられ、複数のメモリコントローラが生成した不良アドレス情報を格納する複数のユニバーサルバッファメモリと、複数の被試験メモリのそれぞれに対応して設けられ、複数の被試験メモリの、複数のユニバーサルバッファメモリに格納された不良アドレス情報が示す不良アドレスに、第１不良情報を並行して書き込む複数の不良情報書込部とを備える。

複数のフェイルメモリと複数のメモリコントローラとをそれぞれ接続する複数の第１のバスと、複数のメモリコントローラと複数のユニバーサルバッファメモリとをそれぞれ接続する複数の第２のバスとをさらに備えてもよい。

メモリコントローラは、被試験メモリに固有のフォーマットの不良アドレス情報を生成し、ユニバーサルバッファメモリに供給してもよい。

メモリコントローラは、被試験メモリに固有のフォーマットの不良アドレス情報を生成すべく、被試験メモリの種類に応じてロードされるプログラムに基づいて動作してもよい。

被試験メモリは、データを格納するメインエリア及び第１不良情報を格納する拡張エリアをそれぞれ含む複数のページ領域をそれぞれ有する複数のブロック領域を備え、フェイルメモリは、被試験メモリのブロック領域毎にフェイルデータを格納し、メモリコントローラは、フェイルメモリを参照して、被試験メモリが有する不良のブロック領域のブロックアドレスを示す不良アドレス情報を生成し、ユニバーサルバッファメモリは、メモリコントローラが生成した不良アドレス情報を格納し、不良情報書込部は、ユニバーサルバッファメモリが格納する不良アドレス情報が示すブロック領域が有する拡張エリアに第１不良情報を書き込んでもよい。

パターン発生器は、ページ領域を示すページアドレス信号を発生して、複数の不良情報書込部に供給し、複数の不良情報書込部は、複数の被試験メモリのそれぞれに対応して設けられた複数のユニバーサルバッファメモリが格納する不良アドレス情報が示すブロック領域が有する、パターン発生器が発生するページアドレス信号が示すページ領域の拡張エリアに第１不良情報を書き込んでもよい。

メモリコントローラは、フェイルメモリの所定のアドレスに格納されているデータを読み出すデータ読出部と、データ読出部が読み出したデータにフェイルデータが含まれているか否かを判断するフェイル判断部と、データ読出部が読み出したデータにフェイルデータが含まれているとフェイル判断部が判断した場合に、不良アドレス情報を生成する不良アドレス情報生成部とを有してもよい。

複数のメモリコントローラは、複数のフェイルメモリが格納しているフェイルデータに基づいて、被試験メモリに固有のフォーマットの第２不良情報を生成し、複数のユニバーサルバッファメモリは、複数のメモリコントローラが生成した第２不良情報を格納し、複数の不良情報書込部は、複数のユニバーサルバッファメモリに格納された第２不良情報を複数の被試験メモリに書き込んでもよい。

メモリコントローラは、被試験メモリに固有のフォーマットの第２不良情報を生成すべく、被試験メモリの種類に応じてロードされるプログラムに基づいて動作してもよい。

複数の被試験メモリのそれぞれに対応して設けられ、複数のメモリコントローラが生成した第２不良情報を格納する複数の第１フェイルインフォメーションメモリと、複数の被試験メモリのそれぞれに対応して設けられ、複数の被試験メモリから読み出された第２不良情報を格納する複数の第２フェイルインフォメーションメモリと、第１フェイルインフォメーションメモリが格納している第２不良情報と第２フェイルインフォメーションメモリが格納している第２不良情報とを比較することにより、複数の被試験メモリの良否を判定する良否判定部とをさらに備えてもよい。

複数のフェイルメモリと複数の第１フェイルインフォメーションメモリと複数のメモリコントローラとをそれぞれ接続する複数の第１のバスと、複数のメモリコントローラと複数のユニバーサルバッファメモリとをそれぞれ接続する複数の第２のバスとをさらに備えてもよい。

被試験メモリは、データを格納する複数のメインエリア、及び第２不良情報を格納する特殊エリアを備え、不良情報書込部は、被試験メモリが備える特殊エリアに第２不良情報を書き込んでもよい。

本発明の第２の形態によると、複数の被試験メモリを並行して試験する試験装置であって、複数の被試験メモリに供給するアドレス信号及びデータ信号、並びに被試験メモリがアドレス信号及びデータ信号に応じて出力すべき期待値信号を発生するパターン発生器と、複数の被試験メモリのそれぞれに対応して設けられ、複数の被試験メモリがアドレス信号及びデータ信号に応じて出力した出力信号と期待値信号とを比較して、出力信号と期待値信号とが一致しない場合にフェイルデータを発生する複数の論理比較器と、複数の被試験メモリのそれぞれに対応して設けられ、複数の論理比較器が発生したフェイルデータをアドレス信号が示すアドレスに対応づけて格納する複数のフェイルメモリと、複数の被試験メモリのそれぞれに対応して設けられ、複数のフェイルメモリが格納しているフェイルデータに基づいて、被試験メモリに固有のフォーマットの不良情報を生成する複数のメモリコントローラと、複数の被試験メモリのそれぞれに対応して設けられ、複数のメモリコントローラが生成した不良情報を格納する複数のユニバーサルバッファメモリと、複数の被試験メモリのそれぞれに対応して設けられ、複数のユニバーサルバッファメモリに格納された不良情報を複数の被試験メモリに書き込む複数の不良情報書込部とを備える。

本発明の第３の形態によると、複数の被試験メモリを並行して試験する試験方法であって、複数の被試験メモリに供給するアドレス信号及びデータ信号、並びに被試験メモリがアドレス信号及びデータ信号に応じて出力すべき期待値信号を発生する段階と、複数の被試験メモリのそれぞれに対応して設けられた複数の論理比較器により、複数の被試験メモリがアドレス信号及びデータ信号に応じて出力した出力信号と期待値信号とを比較して、出力信号と期待値信号とが一致しない場合にフェイルデータを発生する段階と、複数の被試験メモリのそれぞれに対応して設けられた複数のフェイルメモリに、フェイルデータをアドレス信号が示すアドレスに対応づけて格納する段階と、複数の被試験メモリのそれぞれに対応して設けられた複数のメモリコントローラにより、複数のフェイルメモリが格納しているフェイルデータに基づいて、被試験メモリの不良アドレスを示す不良アドレス情報を生成する段階と、複数の被試験メモリのそれぞれに対応して設けられた複数のユニバーサルバッファメモリに、複数のメモリコントローラが生成した不良アドレス情報を格納する段階と、複数の被試験メモリのそれぞれに対応して設けられた複数の不良情報書込部により、複数の被試験メモリの、複数のユニバーサルバッファメモリに格納された不良アドレス情報が示す不良アドレスに、第１不良情報を並行して書き込む段階とを備える。

本発明の第４の形態によると、複数の被試験メモリを並行して試験する試験方法であって、複数の被試験メモリに供給するアドレス信号及びデータ信号、並びに被試験メモリがアドレス信号及びデータ信号に応じて出力すべき期待値信号を発生する段階と、複数の被試験メモリのそれぞれに対応して設けられた複数の論理比較器により、複数の被試験メモリがアドレス信号及びデータ信号に応じて出力した出力信号と期待値信号とを比較して、出力信号と期待値信号とが一致しない場合にフェイルデータを発生する段階と、複数の被試験メモリのそれぞれに対応して設けられた複数のフェイルメモリにより、複数の論理比較器が発生したフェイルデータをアドレス信号が示すアドレスに対応づけて格納する段階と、複数の被試験メモリのそれぞれに対応して設けられた複数のメモリコントローラにより、複数のフェイルメモリが格納しているフェイルデータに基づいて、被試験メモリに固有のフォーマットの不良情報を生成する段階と、複数の被試験メモリのそれぞれに対応して設けられた複数のユニバーサルバッファメモリにより、複数のメモリコントローラが生成した不良情報を格納する段階と、複数の被試験メモリのそれぞれに対応して設けられた複数の不良情報書込部により、複数のユニバーサルバッファメモリに格納された不良情報を複数の被試験メモリに書き込む段階とを備える。

なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた発明となりうる。

本発明に係る試験装置及び試験方法によれば、多数の被試験メモリを同時に試験する場合であっても試験のスループットを向上させることができる。

以下、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の一実施形態に係る試験装置１００の構成の一例を示す。試験装置１００は、パターン発生器１０２、メイン波形整形器１０４、複数の個別テストユニット１０６、インタフェース１０８、ＣＰＵ１１０、及びテスタバス１１２を備える。複数の個別テストユニット１０６のそれぞれは、メモリコントローラ１２０、エクスターナルバス１２１、ユニバーサルバッファメモリ１２２、インターナルバス１２３、ブロックフェイルメモリ１２４、バッドブロックカウンタ１２６、フェイルインフォメーションメモリ１２８、フェイルインフォメーションメモリ１３０、サブ波形整形器１３２、論理比較器１３４、マルチプレクサ１３６、ドライバ１３８、及びレベルコンパレータ１４０を有し、複数のＤＵＴ１５０のそれぞれに対応して設けられる。ＤＵＴ１５０は、例えばＮＡＮＤ型フラッシュメモリである。

試験装置１００は、複数の個別テストユニット１０６のそれぞれによって、複数のＤＵＴ１５０のそれぞれを並行して試験し、複数のＤＵＴ１５０のそれぞれの試験結果に基づく不良情報を複数のＤＵＴ１５０のそれぞれに並行して書き込む。具体的には、ＤＵＴ１５０であるＮＡＮＤ型フラッシュメモリが有するブロック領域毎に不良セルが存在するか否かを試験し、不良セルが存在するブロック領域を示す不良アドレス情報を作成し、当該不良アドレス情報が示すブロック領域が有する拡張エリアに不良情報を書き込み、また不良アドレス情報をＤＵＴ１５０が有する特殊エリアに書き込む。試験装置１００においては、複数のＤＵＴ１５０に対応して設けられたメモリコントローラ１２０が、複数のＤＵＴ１５０毎の不良アドレス情報を並行して作成することによって、不良情報又は不良アドレス情報の生成に要する時間を低減できるので、試験のスループットを向上させることができる。以下、試験装置１００が備える各構成要素の動作について説明する。

テスタバス１１２は、パターン発生器１０２、インタフェース１０８、及びＣＰＵ１１０を接続して通信を中継する。ＣＰＵ１１０は、テスタバス１１２を介してパターン発生器１０２及びインタフェース１０８を制御し、またパターン発生器１０２及びインタフェース１０８から要求に基づいて各種処理を行う。インタフェース１０８は、メモリコントローラ１２０とテスタバス１１２とを接続し、メモリコントローラ１２０とＣＰＵ１１０との間の通信を制御する。

パターン発生器１０２は、複数のＤＵＴ１５０に供給するアドレス信号及びデータ信号を発生し、メイン波形整形器１０４に供給する。また、パターン発生器１０２は、発生したアドレス信号を複数のブロックフェイルメモリ１２４に供給する。また、パターン発生器１０２は、ＤＵＴ１５０がアドレス信号及びデータ信号に応じて出力すべき期待値信号を発生し、論理比較器１３４に供給する。また、パターン発生器１０２は、制御信号（以下、「ＦＣＭ信号」という。）を供給することにより、複数のユニバーサルバッファメモリ１２２、複数のサブ波形整形器１３２、及び複数のマルチプレクサ１３６の動作を制御する。また、パターン発生器１０２は、ＤＵＴ１５０に対して不良情報を書き込む場合に、ＤＵＴ１５０のページ領域を示すページアドレス信号を発生して、不良情報とともに複数のサブ波形整形器１３２に供給する。メイン波形整形器１０４は、パターン発生器１０２が発生したアドレス信号及びデータ信号をＤＵＴ１５０の試験に必要なフォーマットの波形に整形し、複数の個別テストユニット１０６がそれぞれ有するマルチプレクサ１３６に供給する。

マルチプレクサ１３６は、パターン発生器１０２から供給されたＦＣＭ信号に基づいて、メイン波形整形器１０４から供給されたアドレス信号及びデータ信号を選択する。そして、ドライバ１３８は、マルチプレクサ１３６が選択したアドレス信号及びデータ信号をＤＵＴ１５０に印加する。

レベルコンパレータ１４０は、ＤＵＴ１５０がアドレス信号及びデータ信号に応じて出力した出力信号を予め定められた閾値電圧と比較することにより、２値の出力信号に変換し、論理比較器１３４に供給する。論理比較器１３４は、レベルコンパレータ１４０から供給された出力信号と、パターン発生器１０２から供給された期待値信号とを比較して、出力信号と期待値信号とが一致しない場合にフェイルデータを発生し、ブロックフェイルメモリ１２４に供給する。ブロックフェイルメモリ１２４は、論理比較器１３４が発生したフェイルデータを、パターン発生器１０２から供給されたアドレス信号が示すアドレスに対応づけて格納する。本実施形態において、パターン発生器１０２は、ＤＵＴ１５０のブロック領域のアドレスであるブロックアドレスを示すアドレス信号を発生し、ブロックフェイルメモリ１２４は、ＤＵＴ１５０が有するブロック領域毎にフェイルデータを格納する。また、バッドブロックカウンタ１２６は、論理比較器１３４が発生したフェイルデータを計数することにより、ＤＵＴ１５０が有する不良のブロック領域の数を計数する。バッドブロックカウンタ１２６によって計数されたフェイルデータ数は、例えばソフトウェアによるＤＵＴ１５０の不良解析や良否判定等に用いられる。

エクスターナルバス１２１は、ユニバーサルバッファメモリ１２２とメモリコントローラ１２０とを接続して通信を中継する。また、インターナルバス１２３は、ブロックフェイルメモリ１２４、バッドブロックカウンタ１２６、フェイルインフォメーションメモリ１２８、及びフェイルインフォメーションメモリ１３０と、メモリコントローラ１２０とを接続して通信を中継する。

メモリコントローラ１２０は、インターナルバス１２３を介してブロックフェイルメモリ１２４を参照し、ブロックフェイルメモリ１２４が格納しているフェイルデータを読み出し、読み出したフェイルデータに基づいて、ＤＵＴ１５０が有する不良のブロック領域のブロックアドレスを示す不良アドレス情報を生成する。そして、メモリコントローラ１２０は、エクスターナルバス１２１を介してユニバーサルバッファメモリ１２２に不良アドレス情報を供給する。メモリコントローラ１２０は、ＤＵＴ１５０に固有のフォーマットの不良アドレス情報を生成し、ユニバーサルバッファメモリ１２２に供給する。なお、メモリコントローラ１２０は、ＤＵＴ１５０に固有のフォーマットの不良アドレス情報を生成すべく、ＤＵＴ１５０の種類に応じてロードされるプログラムに基づいて動作する。

ユニバーサルバッファメモリ１２２は、メモリコントローラ１２０が生成した不良アドレス情報を格納する。そして、ユニバーサルバッファメモリ１２２は、ブロックアドレスを示す不良アドレス情報を順次サブ波形整形器１３２に供給する。サブ波形整形器１３２は、パターン発生器１０２から供給されたＦＣＭ信号に基づいて、ユニバーサルバッファメモリ１２２から供給された不良アドレス情報が示すブロックアドレスと、パターン発生器１０２から供給されたページアドレス信号が示すページアドレス及び不良情報とに基づいて、ＤＵＴ１５０に固有のフォーマットのアドレス信号及びデータ信号を生成する。マルチプレクサ１３６は、パターン発生器１０２から供給されたＦＣＭ信号に基づいて、サブ波形整形器１３２から供給されたアドレス信号及びデータ信号を選択する。そして、ドライバ１３８は、マルチプレクサ１３６が選択したアドレス信号及びデータ信号をＤＵＴ１５０に印加することによって、ユニバーサルバッファメモリ１２２が格納する不良アドレス情報が示すブロック領域が有する、パターン発生器１０２から供給されたページアドレス信号が示すページ領域の拡張エリアに不良情報を書き込む。サブ波形整形器１３２及びドライバ１３８は、本発明の不良情報書込部の一例であり、ＤＵＴ１５０の種類に応じたフォーマットの書き込み方で、ＤＵＴ１５０の拡張エリアに不良情報を書き込む。

また、メモリコントローラ１２０は、インターナルバス１２３を介してブロックフェイルメモリ１２４が格納しているフェイルデータを読み出し、読み出したフェイルデータに基づいて、ＤＵＴ１５０に固有のフォーマットの不良情報を生成する。不良情報は、ＤＵＴ１５０が有する不良のブロック領域のブロックアドレスを示す不良アドレス情報を複数含む情報である。そして、メモリコントローラ１２０は、エクスターナルバス１２１を介してユニバーサルバッファメモリ１２２に不良情報を供給する。また、メモリコントローラ１２０は、インターナルバス１２３を介してフェイルインフォメーションメモリ１３０に不良情報を供給する。なお、メモリコントローラ１２０は、ＤＵＴ１５０に固有のフォーマットの不良情報を生成すべく、ＤＵＴ１５０の種類に応じてロードされるプログラムに基づいて動作する。

ユニバーサルバッファメモリ１２２は、メモリコントローラ１２０が生成した不良情報を格納する。そして、ユニバーサルバッファメモリ１２２は、不良情報を順次サブ波形整形器１３２に供給する。サブ波形整形器１３２は、パターン発生器１０２から供給されたＦＣＭ信号に基づいて、ユニバーサルバッファメモリ１２２から供給された不良情報と、パターン発生器１０２から供給された特殊エリアのアドレスを示すアドレス信号とに基づいて、ＤＵＴ１５０に固有のフォーマットのアドレス信号及びデータ信号を生成する。マルチプレクサ１３６は、パターン発生器１０２から供給されたＦＣＭ信号に基づいて、サブ波形整形器１３２から供給されたアドレス信号及びデータ信号を選択する。そして、ドライバ１３８は、マルチプレクサ１３６が選択したアドレス信号及びデータ信号をＤＵＴ１５０に印加することによって、ユニバーサルバッファメモリ１２２が格納する不良情報を、パターン発生器１０２から供給されたアドレス信号が示すＤＵＴ１５０の特殊エリアに書き込む。サブ波形整形器１３２及びドライバ１３８は、本発明の不良情報書込部の一例であり、ＤＵＴ１５０の種類に応じたフォーマットの書き込み方で、ＤＵＴ１５０の特殊エリアに不良情報を書き込む。

フェイルインフォメーションメモリ１２８は、レベルコンパレータ１４０によってＤＵＴ１５０の特殊エリアから読み出された不良情報を格納する。また、フェイルインフォメーションメモリ１３０は、インターナルバス１２３を介して、メモリコントローラ１２０が生成した不良情報を格納する。そして、ＣＰＵ１１０において動作するソフトウェアによって、フェイルインフォメーションメモリ１２８が格納している不良情報とフェイルインフォメーションメモリ１３０が格納している不良情報とを比較することにより、ＤＵＴ１５０の良否を判定する。ＣＰＵ１１０において動作するソフトウェアは、本発明の良否判定部の一例である。

本実施形態に係る試験装置１００によれば、複数のＤＵＴ１５０のそれぞれに対応してメモリコントローラ１２０がそれぞれ設けられ、複数のＤＵＴ１５０毎の不良アドレス情報又は不良情報を並行して生成することによって、不良アドレス情報又は不良情報の生成のための待ち時間が発生しない。そのため、試験終了からＤＵＴ１５０に対する不良アドレス情報又は不良情報の書込開始までの時間を低減することができる。これにより、複数のＤＵＴ１５０の並列試験における試験時間を低減され、試験のスループットを向上させることができる。また、メモリコントローラ１２０がＤＵＴ１５０の種類に応じて構成可能であることによって、試験装置１００のベンダーによりＤＵＴ１５０の種類に応じた不良アドレス情報及び不良情報を生成させるように構成できる。

図２は、本実施形態に係る試験装置１００におけるデータ転送処理の概要を示す。複数の個別テストユニット１０６がそれぞれ有する複数のメモリコントローラ１２０のそれぞれは、テスタバス１１２及びインタフェース１０８を介してのＣＰＵ１１０からの命令に従って、並列してユニバーサルバッファメモリ１２２、ブロックフェイルメモリ１２４、又はフェイルインフォメーションメモリ１３０とのデータ転送を行う。また、複数のメモリコントローラ１２０は、予めロードされているプログラムに従い、ユニバーサルバッファメモリ１２２が格納するフェイルデータに基づいて、不良アドレス情報又は不良情報を並列して生成する。

複数のメモリコントローラ１２０は、マイクロプログラム方式が採用され、一連のデータ処理に柔軟に対応できる構造になっている。また、複数のメモリコントローラ１２０のそれぞれは、エクスターナルバス１２１により、対応して設けられたユニバーサルバッファメモリ１２２にそれぞれ接続され、インターナルバス１２３により、対応して設けられたブロックフェイルメモリ１２４及びフェイルインフォメーションメモリ１３０にそれぞれ接続されるバス構造をとっている。

このように、複数のメモリコントローラ１２０のそれぞれが、ユニバーサルバッファメモリ１２２、又はブロックフェイルメモリ１２４及びフェイルインフォメーションメモリ１３０とそれぞれ異なるバスにより接続され、並列してデータ転送を行うことができるので、ユニバーサルバッファメモリ１２２とメモリコントローラ１２０との間のデータ転送、及びメモリコントローラ１２０とブロックフェイルメモリ１２４又はフェイルインフォメーションメモリ１３０との間のデータ転送を高速に処理することができる。

図３は、本実施形態に係るメモリコントローラ１２０の機能構成の一例を示す。メモリコントローラ１２０は、データ読出部３００、フェイル判断部３０２、ブロックアドレス取得部３０４、不良アドレス情報生成部３０６、及びアドレスポインタ制御部３０８を有する。

データ読出部３００は、メモリコントローラ１２０からブロックフェイルメモリ１２４に対して所定のアドレスが供給されることによって、ブロックフェイルメモリ１２４の所定のアドレスに格納されているデータを読み出す。ブロックフェイルメモリ１２４は、ＤＵＴ１５０のブロック領域毎に１ビットのデータを格納している。具体的には、ブロック領域が不良である場合には、当該ブロック領域に対応づけて論理値１のフェイルデータを格納し、ブロック領域が不良でない場合には、当該ブロック領域に対応づけて論理値０のデータを格納している。そして、データ読出部３００は、ブロックフェイルメモリ１２４は所定のアドレスに格納されている複数ビットのデータ、即ち複数のブロック領域についてのデータを一度に読み出す。そして、フェイル判断部３０２は、データ読出部３００が読み出した複数ビットのデータに、論理値１のフェイルデータが含まれているか否かを判断する。

ブロックアドレス取得部３０４は、ブロックフェイルメモリ１２４から読み出された複数ビットのデータに対応するブロック領域のブロックアドレスを取得する。そして、不良アドレス情報生成部３０６は、データ読出部３００が読み出したデータにフェイルデータが含まれているとフェイル判断部３０２が判断した場合に、ブロックアドレス取得部３０４が取得したブロックアドレスのうちのフェイルデータに対応するブロック領域のブロックアドレスに基づいて、不良アドレス情報を生成する。そして、不良アドレス情報生成部３０６は、生成した不良アドレス情報をユニバーサルバッファメモリ１２２に供給して格納させる。

また、不良アドレス情報生成部３０６は、複数のブロックアドレスに基づいて生成した複数の不良アドレス情報を含む不良情報を生成する。そして、不良アドレス情報生成部３０６は、生成した不良情報をユニバーサルバッファメモリ１２２及びフェイルインフォメーションメモリ１３０に供給する。また、アドレスポインタ制御部３０８は、アドレスポインタをインクリメントしながら、ユニバーサルバッファメモリ１２２、ブロックフェイルメモリ１２４、又はフェイルインフォメーションメモリ１３０にアドレスを供給する。

本実施形態に係る試験装置１００によれば、以上のような機能を有するメモリコントローラ１２０を複数のＤＵＴ１５０に対応して備えているので、ＤＵＴ１５０についての不良アドレス情報及び不良情報を並列して生成することができる。そのため、不良アドレス情報及び不良情報を作成するための待ち時間が発生しないので、試験のスループットを向上させることができる。

図４（ａ）は、本実施形態に係る試験装置１００がＤＵＴ１５０に供給するアドレス信号の構成の一例を示す。図４（ｂ）は、本実施形態に係るサブ波形整形器１３２の入出力信号のデータ構成を示す。

例えば、ＤＵＴ１５０にデータを書き込む場合には、図４（ａ）に示すように、第１サイクル及び第２サイクルのデータにカラムアドレス、第３サイクル、第４サイクル、及び第５サイクルのデータにロウアドレスが保持されたアドレス信号によるアクセスが必要とされる。そして、ページアドレスを示す６ビットのデータ（Ａ１２、Ａ１３、Ａ１４、Ａ１５、Ａ１６、Ａ１７）が第３サイクルのデータに含まれ、ブロックアドレスを示す１１ビットのデータ（Ａ１８、Ａ１９、Ａ２０、Ａ２１、Ａ２２、Ａ２３、Ａ２４、Ａ２５、Ａ２６、Ａ２７、Ａ２８）が第３サイクル、第４サイクル、第５サイクルのデータに含まれる。そのため、サブ波形整形器１３２は、パターン発生器１０２から供給されるページアドレスと、ユニバーサルバッファメモリ１２２から供給される不良アドレス情報が示すブロックアドレスとを組み合わせることによって、図４（ａ）に示すようなＤＵＴ１５０に固有のアドレス信号を生成する。

図４（ｂ）に示すように、パターン発生器１０２は、パターン発生器１０２から供給されたページアドレスを示すアドレス信号と、ユニバーサルバッファメモリ１２２から供給されたブロックアドレスを示す不良アドレス信号とのいずれを選択するかを示すＦＣＭ信号を出力し、サブ波形整形器１３２に供給する。また、パターン発生器１０２は、命令データ（ＣＭＤ）、Ａ０〜Ａ７を含むデータ（１）、Ａ８〜Ａ１１を含むデータ（２）、及びＡ１２〜Ａ１７を含むデータ（３）を出力し、サブ波形整形器１３２に供給する。また、ユニバーサルバッファメモリ１２２は、アドレスポインタ（ＡＰ１、ＡＰ２、ＡＰ３）のそれぞれによって指定された、Ａ１８からＡ１９を含むデータ（４）、Ａ２０〜Ａ２７を含むデータ（５）、Ａ２８を含むデータ（６）を出力し、サブ波形整形器１３２に供給する。

サブ波形整形器１３２は、パターン発生器１０２から供給されたＦＣＭ信号に基づいて、パターン発生器１０２から供給されたデータ（１）、（２）、及び（３）、並びにユニバーサルバッファメモリ１２２から供給されたデータ（４）、（５）、及び（６）に基づいて、図４（ａ）に示した構成のアドレス信号を生成する。即ち、サブ波形整形器１３２は、パターン発生器１０２から供給された命令データ、データ（１）、データ（２）のそれぞれを第１サイクル、第２サイクル、第３サイクルのデータとし、パターン発生器１０２から供給されたデータ（３）に含まれるＡ１２からＡ１７及びユニバーサルバッファメモリ１２２から供給されたデータ（４）に含まれるＡ１８からＡ１９を含むデータを第４サイクルのデータとし、ユニバーサルバッファメモリ１２２から供給されたデータ（５）、データ（６）のそれぞれを第５サイクル、第６サイクルのデータとして、ライトイネーブル信号ともにＤＵＴ１５０に供給する。

以上のように、ブロックアドレスに相当するアドレスデータをユニバーサルバッファメモリ１２２から取得し、ページアドレスに相当するアドレスデータをパターン発生器１０２から取得して、これらを合成してＤＵＴ１５０に供給するアドレス信号を生成する。これにより、複数のＤＵＴ１５０のそれぞれに対応して設けられた複数のサブ波形整形器１３２は、パターン発生器１０２から供給される共通のページアドレスと、ＤＵＴ１５０毎に異なるブロックアドレスとをリアルタイムで切り替えることにより、複数のＤＵＴ１５０に対して異なるブロック領域の共通のページ領域に不良情報を並行して書き込むことができる。また、ユニバーサルバッファメモリ１２２は、ページアドレスを格納する必要がなく、ＤＵＴ１５０毎のブロックアドレスのみを格納すればよいので、記憶容量を大幅に節約することができる。

図５は、本実施形態に係る試験装置１００による試験方法のフローの一例を示す。図５においては、特に、リードベリファイ試験の試験結果をＤＵＴ１５０の拡張エリアに書き込む際のフローを説明する。

本試験を開始し（Ｓ５００）、まず、パターン発生器１０２は、ＤＵＴ１５０にパターンを印加してＤＵＴ１５０の環境設定を行う（Ｓ５０２）。また、ユニバーサルバッファメモリ１２２及びブロックフェイルメモリ１２４が格納するデータをクリアする（Ｓ５０４）。そして、論理比較器１３４が、パターン発生器１０２が発生したアドレス信号及びデータ信号に対応してＤＵＴ１５０が出力した出力データをパターン発生器１０２が発生した期待値信号と比較することにより、リードベリファイ試験を行う（Ｓ５０６）。そして、論理比較器１３４は、リードベリファイ試験において、出力信号と期待値信号とが一致する場合にはＳ５１２に進み（Ｓ５０８−Ｎ）、一方、出力信号と期待値信号とが一致しない場合にはフェイルデータを出力してブロックフェイルメモリ１２４に供給する（Ｓ５０８−Ｙ）。ブロックフェイルメモリ１２４は、論理比較器１３４からフェイルデータが出力されると、試験対象であるブロック領域毎にフェイルデータをリアルタイムで書き込む（Ｓ５１０）。そして、ＤＵＴ１５０の全てのブロック領域についての試験が終了した場合（Ｓ５１２−Ｙ）にはＳ５１４に進む。一方、ＤＵＴ１５０の全てのブロック領域についての試験が終了していない場合（Ｓ５１２−Ｎ）にはＳ５０６に戻り、ＤＵＴ１５０の全てのブロック領域についての試験が終了するまでＳ５０６からＳ５１２までの処理を繰り返し行う。

次に、複数のメモリコントローラ１２０のそれぞれが並列処理によって、複数のＤＵＴ１５０毎にブロックフェイルメモリ１２４からユニバーサルバッファメモリ１２２へのデータ転送を行う（Ｓ５１４）。具体的には、メモリコントローラ１２０は、ブロックフェイルメモリ１２４に格納されたフェイルデータに対応するブロック領域のブロックアドレスを示す不良アドレス情報を生成し、ユニバーサルバッファメモリ１２２に供給する。

次に、ユニバーサルバッファメモリ１２２用のアドレスポインタを初期化した後（Ｓ５１６）、ユニバーサルバッファメモリ１２２が格納する不良アドレス情報を読み出しながら、読み出した不良アドレス情報が示すブロック領域の拡張エリア又は特殊エリアに不良情報を書き込み（Ｓ５１８）、アドレスポインタ制御部３０８は、ユニバーサルバッファメモリ１２２用のアドレスポインタをインクリメントする（Ｓ５２０）。そして、アドレスポインタが予め定められた最大値より大きい場合（Ｓ５２２−Ｙ）には本試験を終了し、次の試験へ移る（Ｓ５２４）。一方、アドレスポインタが予め定められた最大値以下の場合（Ｓ５２２−Ｎ）にはＳ５１８に戻り、アドレスポインタが予め定められた最大値より大きくなるまでＳ５１８からＳ５２２までの処理を繰り返し行う。

図６は、本実施形態に係る試験装置１００による試験方法のフローの一例を示す。図６においては、特に特殊エリアに不良情報が適切に書き込まれているか否かを試験する試験項目のフローを説明する。

本試験項目を開始し（Ｓ６００）、まず、パターン発生器１０２は、ＤＵＴ１５０にパターンを印加してＤＵＴ１５０の環境設定を行う（Ｓ６０２）。そして、前回の試験においてメモリコントローラ１２０によってＤＵＴ１５０の特殊エリアに書き込まれた不良情報を読み出し、フェイルインフォメーションメモリ１２８に格納する（Ｓ６０６）。そして、前回の試験においてメモリコントローラ１２０によってＤＵＴ１５０の特殊エリアに書き込まれた不良情報と同一の不良情報が書き込まれたフェイルインフォメーションメモリ１３０が格納する不良情報と、ＤＵＴ１５０から読み出された不良情報を格納するフェイルインフォメーションメモリ１２８が格納する不良情報とを比較し、比較結果をステータスレジスタに設定する（Ｓ６０８）。Ｓ６０８において、複数のＤＵＴ１５０のそれぞれに対応して設けられた複数のメモリコントローラ１２０は、ＤＵＴ１５０毎に並列処理を行う。

次に、ステータスレジスタに設定された比較結果を読み出し（Ｓ６１０）、２つの不良情報が一致するか否か、即ち比較結果がフェイルであるか否かを判定する（Ｓ６１２）。そして、比較結果がフェイルである場合（Ｓ６１２−Ｙ）には、試験対象のＤＵＴ１５０は不良であると判断してリジェクトする（Ｓ６１４）。一方、比較結果がフェイルでない場合（Ｓ６１２−Ｎ）には、次の試験項目へ移る（Ｓ６１６）。

本実施形態による試験装置１００によれば、ブロックフェイルメモリ１２４とユニバーサルバッファメモリ１２２との間、及びユニバーサルバッファメモリ１２２とフェイルインフォメーションメモリ１３０との間でデータ転送及びデータ変換を行うメモリコントローラ１２０が、複数のＤＵＴ１５０毎に対応して設けられるため、データ転送及びデータ変換における処理時間を大幅に低減することができる。その結果、多数のＤＵＴ１５０を同時に試験する場合に、試験のスループットを向上させることができ、ひいては製造歩留まりを向上させ、メモリ単価を低減することができる。

以上、実施形態を用いて本発明を説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更又は改良を加えることができる。そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

試験装置１００の構成の一例を示す図である。 試験装置１００のデータ転送処理の概要を示す図である。 メモリコントローラ１２０の機能構成の一例を示す図である。 （ａ）ＤＵＴ１５０に供給するアドレス信号のデータ構成の一例を示す図、及び（ｂ）サブ波形整形器１３２の入出力信号のデータ構成を示す図である。 試験装置１００による試験方法のフローの一例を示す図である。 試験装置１００による試験方法のフローの一例を示す図である。 ＮＡＮＤ型フラッシュメモリの構成を示す図である。 従来技術に係る試験装置８００の構成を示す図である。 従来技術に係る試験装置８００のデータ転送処理の概要を示す図である。

符号の説明

１００ 試験装置
１０２ パターン発生器
１０４ メイン波形整形器
１０６ 個別テストユニット
１０８ インタフェース
１１０ ＣＰＵ
１１２ テスタバス
１２０ メモリコントローラ
１２１ エクスターナルバス
１２２ ユニバーサルバッファメモリ
１２３ インターナルバス
１２４ ブロックフェイルメモリ
１２６ バッドブロックカウンタ
１２８ フェイルインフォメーションメモリ
１３０ フェイルインフォメーションメモリ
１３２ サブ波形整形器
１３４ 論理比較器
１３６ マルチプレクサ
１３８ ドライバ
１４０ レベルコンパレータ
１５０ ＤＵＴ
３００ データ読出部
３０２ フェイル判断部
３０４ ブロックアドレス取得部
３０６ 不良アドレス情報生成部
３０８ アドレスポインタ制御部
８００ 試験装置
８０２ パターン発生器
８０４ メイン波形整形器
８０６ 個別テストユニット
８０８ インタフェース
８１０ ＣＰＵ
８１２ テスタバス
８２２ ユニバーサルバッファメモリ
８２３ インターナルバス
８２４ ブロックフェイルメモリ
８２６ バッドブロックカウンタ
８３２ サブ波形整形器
８３４ 論理比較器
８３６ マルチプレクサ
８３８ ドライバ
８４０ レベルコンパレータ
８５０ ＤＵＴ

Claims (15)

1. 複数の被試験メモリを並行して試験する試験装置であって、
   前記複数の被試験メモリに供給するアドレス信号及びデータ信号、並びに前記被試験メモリが前記アドレス信号及び前記データ信号に応じて出力すべき期待値信号を発生するパターン発生器と、
   前記複数の被試験メモリのそれぞれに対応して設けられ、前記複数の被試験メモリが前記アドレス信号及び前記データ信号に応じて出力した出力信号と前記期待値信号とを比較して、前記出力信号と前記期待値信号とが一致しない場合にフェイルデータを発生する複数の論理比較器と、
   前記複数の被試験メモリのそれぞれに対応して設けられ、前記複数の論理比較器が発生した前記フェイルデータを前記アドレス信号が示すアドレスに対応づけて格納する複数のフェイルメモリと、
   前記複数の被試験メモリのそれぞれに対応して設けられ、前記複数のフェイルメモリが格納している前記フェイルデータに基づいて、前記被試験メモリの不良アドレスを示す不良アドレス情報を生成する複数のメモリコントローラと、
   前記複数の被試験メモリのそれぞれに対応して設けられ、前記複数のメモリコントローラが生成した前記不良アドレス情報を格納する複数のユニバーサルバッファメモリと、
   前記複数の被試験メモリのそれぞれに対応して設けられ、前記複数の被試験メモリの、前記複数のユニバーサルバッファメモリに格納された前記不良アドレス情報が示す前記不良アドレスに、第１不良情報を並行して書き込む複数の不良情報書込部と
   を備える試験装置。
2. 前記複数のフェイルメモリと前記複数のメモリコントローラとをそれぞれ接続する複数の第１のバスと、
   前記複数のメモリコントローラと前記複数のユニバーサルバッファメモリとをそれぞれ接続する複数の第２のバスと
   をさらに備える請求項１に記載の試験装置。
3. 前記メモリコントローラは、前記被試験メモリに固有のフォーマットの前記不良アドレス情報を生成し、前記ユニバーサルバッファメモリに供給する
   請求項１に記載の試験装置。
4. 前記メモリコントローラは、前記被試験メモリに固有のフォーマットの前記不良アドレス情報を生成すべく、前記被試験メモリの種類に応じてロードされるプログラムに基づいて動作する
   請求項３に記載の試験装置。
5. 前記被試験メモリは、データを格納するメインエリア及び前記第１不良情報を格納する拡張エリアをそれぞれ含む複数のページ領域をそれぞれ有する複数のブロック領域を備え、
   前記フェイルメモリは、前記被試験メモリの前記ブロック領域毎に前記フェイルデータを格納し、
   前記メモリコントローラは、前記フェイルメモリを参照して、前記被試験メモリが有する不良の前記ブロック領域のブロックアドレスを示す前記不良アドレス情報を生成し、
   前記ユニバーサルバッファメモリは、前記メモリコントローラが生成した前記不良アドレス情報を格納し、
   前記不良情報書込部は、前記ユニバーサルバッファメモリが格納する前記不良アドレス情報が示す前記ブロック領域が有する前記拡張エリアに前記第１不良情報を書き込む
   請求項１に記載の試験装置。
6. 前記パターン発生器は、前記ページ領域を示すページアドレス信号を発生して、前記複数の不良情報書込部に供給し、
   前記複数の不良情報書込部は、前記複数の被試験メモリのそれぞれに対応して設けられた前記複数のユニバーサルバッファメモリが格納する前記不良アドレス情報が示す前記ブロック領域が有する、前記パターン発生器が発生する前記ページアドレス信号が示す前記ページ領域の前記拡張エリアに前記第１不良情報を書き込む
   請求項５に記載の試験装置。
7. 前記メモリコントローラは、
   前記フェイルメモリの所定のアドレスに格納されているデータを読み出すデータ読出部と、
   前記データ読出部が読み出したデータに前記フェイルデータが含まれているか否かを判断するフェイル判断部と、
   前記データ読出部が読み出した前記データに前記フェイルデータが含まれていると前記フェイル判断部が判断した場合に、前記不良アドレス情報を生成する不良アドレス情報生成部と
   を有する請求項１に記載の試験装置。
8. 前記複数のメモリコントローラは、前記複数のフェイルメモリが格納している前記フェイルデータに基づいて、前記被試験メモリに固有のフォーマットの第２不良情報を生成し、
   前記複数のユニバーサルバッファメモリは、前記複数のメモリコントローラが生成した前記第２不良情報を格納し、
   前記複数の不良情報書込部は、前記複数のユニバーサルバッファメモリに格納された前記第２不良情報を前記複数の被試験メモリに書き込む
   請求項１に記載の試験装置。
9. 前記メモリコントローラは、前記被試験メモリに固有のフォーマットの前記第２不良情報を生成すべく、前記被試験メモリの種類に応じてロードされるプログラムに基づいて動作する
   請求項８に記載の試験装置。
10. 前記複数の被試験メモリのそれぞれに対応して設けられ、前記複数のメモリコントローラが生成した前記第２不良情報を格納する複数の第１フェイルインフォメーションメモリと、
    前記複数の被試験メモリのそれぞれに対応して設けられ、前記複数の被試験メモリから読み出された前記第２不良情報を格納する前記複数の第２フェイルインフォメーションメモリと、
    前記第１フェイルインフォメーションメモリが格納している前記第２不良情報と前記第２フェイルインフォメーションメモリが格納している前記第２不良情報とを比較することにより、前記複数の被試験メモリの良否を判定する良否判定部と
    をさらに備える請求項８に記載の試験装置。
11. 前記複数のフェイルメモリと前記複数の第１フェイルインフォメーションメモリと前記複数のメモリコントローラとをそれぞれ接続する複数の第１のバスと、
    前記複数のメモリコントローラと前記複数のユニバーサルバッファメモリとをそれぞれ接続する複数の第２のバスと
    をさらに備える請求項１０に記載の試験装置。
12. 前記被試験メモリは、データを格納する複数のメインエリア、及び前記第２不良情報を格納する特殊エリアを備え、
    前記不良情報書込部は、前記被試験メモリが備える前記特殊エリアに前記第２不良情報を書き込む
    請求項１１に記載の試験装置。
13. 複数の被試験メモリを並行して試験する試験装置であって、
    前記複数の被試験メモリに供給するアドレス信号及びデータ信号、並びに前記被試験メモリが前記アドレス信号及び前記データ信号に応じて出力すべき期待値信号を発生するパターン発生器と、
    前記複数の被試験メモリのそれぞれに対応して設けられ、前記複数の被試験メモリが前記アドレス信号及び前記データ信号に応じて出力した出力信号と前記期待値信号とを比較して、前記出力信号と前記期待値信号とが一致しない場合にフェイルデータを発生する複数の論理比較器と、
    前記複数の被試験メモリのそれぞれに対応して設けられ、前記複数の論理比較器が発生した前記フェイルデータを前記アドレス信号が示すアドレスに対応づけて格納する複数のフェイルメモリと、
    前記複数の被試験メモリのそれぞれに対応して設けられ、前記複数のフェイルメモリが格納している前記フェイルデータに基づいて、前記被試験メモリに固有のフォーマットの不良情報を生成する複数のメモリコントローラと、
    前記複数の被試験メモリのそれぞれに対応して設けられ、前記複数のメモリコントローラが生成した前記不良情報を格納する複数のユニバーサルバッファメモリと、
    前記複数の被試験メモリのそれぞれに対応して設けられ、前記複数のユニバーサルバッファメモリに格納された前記不良情報を前記複数の被試験メモリに書き込む複数の不良情報書込部と
    を備える試験装置。
14. 複数の被試験メモリを並行して試験する試験方法であって、
    前記複数の被試験メモリに供給するアドレス信号及びデータ信号、並びに前記被試験メモリが前記アドレス信号及び前記データ信号に応じて出力すべき期待値信号を発生する段階と、
    前記複数の被試験メモリのそれぞれに対応して設けられた複数の論理比較器により、前記複数の被試験メモリが前記アドレス信号及び前記データ信号に応じて出力した出力信号と前記期待値信号とを比較して、前記出力信号と前記期待値信号とが一致しない場合にフェイルデータを発生する段階と、
    前記複数の被試験メモリのそれぞれに対応して設けられた複数のフェイルメモリに、前記フェイルデータを前記アドレス信号が示すアドレスに対応づけて格納する段階と、
    前記複数の被試験メモリのそれぞれに対応して設けられた複数のメモリコントローラにより、前記複数のフェイルメモリが格納している前記フェイルデータに基づいて、前記被試験メモリの不良アドレスを示す不良アドレス情報を生成する段階と、
    前記複数の被試験メモリのそれぞれに対応して設けられた複数のユニバーサルバッファメモリに、前記複数のメモリコントローラが生成した前記不良アドレス情報を格納する段階と、
    前記複数の被試験メモリのそれぞれに対応して設けられた複数の不良情報書込部により、前記複数の被試験メモリの、前記複数のユニバーサルバッファメモリに格納された前記不良アドレス情報が示す前記不良アドレスに、第１不良情報を並行して書き込む段階と
    を備える試験方法。
15. 複数の被試験メモリを並行して試験する試験方法であって、
    前記複数の被試験メモリに供給するアドレス信号及びデータ信号、並びに前記被試験メモリが前記アドレス信号及び前記データ信号に応じて出力すべき期待値信号を発生する段階と、
    前記複数の被試験メモリのそれぞれに対応して設けられた複数の論理比較器により、前記複数の被試験メモリが前記アドレス信号及び前記データ信号に応じて出力した出力信号と前記期待値信号とを比較して、前記出力信号と前記期待値信号とが一致しない場合にフェイルデータを発生する段階と、
    前記複数の被試験メモリのそれぞれに対応して設けられた複数のフェイルメモリにより、前記複数の論理比較器が発生した前記フェイルデータを前記アドレス信号が示すアドレスに対応づけて格納する段階と、
    前記複数の被試験メモリのそれぞれに対応して設けられた複数のメモリコントローラにより、前記複数のフェイルメモリが格納している前記フェイルデータに基づいて、前記被試験メモリに固有のフォーマットの不良情報を生成する段階と、
    前記複数の被試験メモリのそれぞれに対応して設けられた複数のユニバーサルバッファメモリにより、前記複数のメモリコントローラが生成した前記不良情報を格納する段階と、
    前記複数の被試験メモリのそれぞれに対応して設けられた複数の不良情報書込部により、前記複数のユニバーサルバッファメモリに格納された前記不良情報を前記複数の被試験メモリに書き込む段階と
    を備える試験方法。

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