JP2007248374A - Ｉｃソケット及び半導体集積回路試験装置 - Google Patents

Abstract

【課題】装置の大型化やテストプログラムの複雑化を来たすことなく並列試験個数を従来よりも増大させる。
【解決手段】被測定デバイスをテストボード上に着脱自在に実装するＩＣソケットにおいて、試験装置本体からの制御指令に基づいて試験用信号を発生して被測定デバイスに出力する試験用信号発生部を備える。
【選択図】図１

Description

本発明は、半導体集積回路が装着されるＩＣソケット及び半導体集積回路に性能試験に供される半導体集積回路試験装置に関する。

周知のように、半導体集積回路の製造過程では、各種プロセス工程を経て製造された半導体集積回路を所定の試験装置（半導体集積回路試験装置）を用いて性能評価し、当該性能評価によって正常品と判定された半導体集積回路のみを市場に出荷する。
上記試験装置は、ＩＣソケットを介してテストボード上に実装された検査対象半導体集積回路（一般に被測定デバイスあるいはＤＵＴ（Device Under Test）と呼ばれる。）に対して、試験装置本体からテストボードに電源や試験用信号を供給することによって被測定デバイスに入力させ、被測定デバイスから得られた出力信号を期待値と比較することにより被測定デバイスの性能評価を行う。上記試験用信号は、試験装置本体がテストプログラムに基づいてパターン発生器を制御することによって生成される。
このような試験装置については多く特許出願されているが、例えば以下の特許公開公報に記載されているものがある。
特開平８−０６３３７０号公報 特開平１１−１７４０８４号公報 特開平１１−１７６５４８号公報

ところで、接続端子数が数百本を超える大規模集積回路の場合は１つの被測定デバイス毎に試験を行うが、汎用メモリや汎用ロジックＩＣ等の接続端子数が比較的少ない被測定デバイスの場合には、上述したように複数個の被測定デバイスをテストボードに実装することにより複数個の被測定デバイスを並行して同時に試験することが行われる。このような試験方法はマルチテストと称し、試験処理のスループットの向上を図ることにより試験コストを低コスト化する目的で導入されたものであるが、マルチテストによる試験コストの低コスト化は現状では不十分であり、並列試験する被測定デバイスの個数（並列試験個数）をさらに増大させることにより試験コストをさらに低減することが要望されている。

しかしながら、上記マルチテストに対応した従来の試験装置は、試験装置本体で発生した試験用信号を各々の被測定デバイスに並行して供給する構成を採用しているために、試験装置本体とテストボードとの間の配線数が膨大となり、並列試験個数の増大に限界がある。例えば１６ビットデータを記憶すると共に２４ビットアドレス空間を有するメモリデバイスの場合、入力データ線として１６本、出力データ線として１６本、アドレス線として２４本、その他の制御線として数本が必要であり、よって１つの被測定デバイスについて５６本以上の配線が必要となるため、このようなメモリデバイスを例えば１００個並列試験しようとした場合には、５６００本（＝５６×１００）以上の配線が必要となる。
このように試験装置本体とテストボードとの間の配線数が膨大となると、試験装置が大型化して広い設置スペースを必要としたり、試験装置の装置コストが高くなるという問題が発生する。

また、並列試験個数を増大させると、テストプログラムの構成が複雑化するので、テストプログラムの開発に時間を要すると共に開発コストが増大するという問題点もある。

本発明は、上述した事情に鑑みてなされたものであり、装置の大型化やテストプログラムの複雑化を来たすことなく並列試験個数を従来よりも増大させることが可能な半導体集積回路試験装置を提供することを目的とするものである。

上記目的を達成するために、本発明では、ＩＣソケットに係る第１の解決手段として、被測定デバイスをテストボード上に着脱自在に実装するＩＣソケットにおいて、試験装置本体からの制御指令に基づいて試験用信号を発生して被測定デバイスに出力する試験用信号発生部を備える、という手段を採用する。

また、ＩＣソケットに係る第２の解決手段として、上記第１の解決手段において、測定デバイスの出力信号を評価して試験結果を出力する評価手段をさらに備える、という手段を採用する。

ＩＣソケットに係る第３の解決手段として、上記第２の解決手段において、試験結果を記憶する試験結果記憶手段をさらに備える、という手段を採用する。

ＩＣソケットに係る第４の解決手段として、上記第１〜第３のいずれか１つの解決手段において、試験用信号発生部は、テストプログラムを記憶するテストプログラム記憶部と、テストプログラムを実行することにより試験用信号生成用制御信号を生成するＣＰＵと、該ＣＰＵから入力される試験用信号生成用制御信号に基づいて試験信号を生成して被測定デバイスに出力するパターン発生器とを備える、という手段を採用する。

ＩＣソケットに係る第５の解決手段として、上記第１〜第３のいずれか１つの解決手段において、試験用信号発生部は、試験用信号の波形データを記憶し、試験装置本体からの制御指令に基づいて波形データを順次読み出して出力する波形データ記憶部と、該波形データ記憶部から入力された波形データを試験用信号に変換するＤ/Ａ変換器とを備える、という手段を採用する。

一方、半導体集積回路試験装置に係る第１の解決手段として、ＩＣソケットを介して試験ボード上に実装された被測定デバイスに所定の試験用信号を入力して得られる被測定デバイスの出力信号を判定することにより被測定デバイスの性能を試験する装置において、ＩＣソケットは、試験装置本体からの制御指令に基づいて試験用信号を発生して被測定デバイスに出力する試験用信号発生部を備える、という手段を採用する。

また、半導体集積回路試験装置に係る第２の解決手段として、上記第１の解決手段において、テストボードは試験用信号発生部を備えた複数のＩＣソケットを備え、各々のＩＣソケットに被測定デバイスが実装される、という手段を採用する。

半導体集積回路試験装置に係る第３の解決手段として、上記第１または第２の解決手段において、ＩＣソケットは、測定デバイスの出力信号を評価する評価手段を備える、という手段を採用する。

半導体集積回路試験装置に係る第４の解決手段として、上記第１〜第３いずれかの解決手段において、被測定デバイスはメモリデバイスあるいはロジックデバイスである、という手段を採用する。

本発明によれば、ＩＣソケットが試験用信号発生部を備えるので、装置の大型化やテストプログラムの複雑化を来たすことなく並列試験個数を従来よりも増大させることが可能である。

以下、図面を参照して、本発明の一実施形態について説明する。
図１は、本実施形態に係るＩＣソケット及び半導体集積回路試験装置の要部の機能構成を示すブロック図である。この図において、符号１はテストボード、２はＩＣソケット、Ｘは被測定デバイス（ＤＵＴ：Device Under Test）である。

テストボード１は、複数のＩＣソケット２が実装されたプリント配線板であり、テストヘッドを介してテスタ本体（試験装置本体）と接続されている。ＩＣソケット２は、被測定デバイスＸを着脱自在にテストボード１に実装するためのものである。被測定デバイスＸは、上記ＩＣソケット２を介してテストボード１上に実装される半導体集積回路である。この被測定デバイスＸは、ＣＰＵ（Central Processing Unit）、メモリデバイス、ロジックデバイス等、各種の半導体集積回路である。

上記各々のＩＣソケット２は、図示するように試験信号発生部２ａ、比較部２ｂ（評価手段）及び試験結果メモリ２ｃ（試験結果記憶手段）を備えている。試験信号発生部２ａは、テスタ本体から入力される制御指令に基づいて、被測定デバイスＸを試験するための試験信号を発生させて被測定デバイスＸに供給するものである。

このような試験信号発生部２ａは、図２（ａ）に示すように、テストプログラムを記憶する不揮発性のテストプログラムメモリ２ｄ、上記テストプログラムを実行することによって試験用信号生成用制御信号を生成するＣＰＵ（Central Processing Unit）２ｅ、及び上記試験用信号生成用制御信号に基づいて試験信号を生成して被測定デバイスＸに出力するパターン発生回路２ｆ、等によって構成されている。上記ＣＰＵ２ｅは、テスタ本体から試験開始を指示する制御指令が入力されると、テストプログラムメモリ２ｄからテストプログラムのコードを順次読み込むことにより当該テストプログラムを実行し、当該実行の結果としてパターン発生回路２ｆにおける試験用信号の生成を制御するための試験用信号生成用制御信号をパターン発生回路２ｆに出力する。

なお、このような試験信号発生部２ａについては、種々の構成方法が考えられる。例えば、図２（ｂ）に示すように波形データメモリ２ｇ（波形データ記憶部）とＤ/Ａ変換器２ｈから構成するようにしても良い。波形データメモリ２ｇは、試験用信号の波形データを予め記憶し、テスタ本体からの制御指令に基づいて波形データを順次読み出してＤ/Ａ変換器２ｈに出力する。Ｄ/Ａ変換器２ｈは、波形データメモリ２ｇから順次入力される波形データをデジタル/アナログ変換することにより試験用信号を生成して被測定デバイスＸに出力する。このような波形データメモリ２ｇとＤ/Ａ変換器２ｈとからなる試験信号発生部２ａは、図２（ａ）の構成よりも単純なので低コストである。

比較部２ｂは、被測定デバイスＸの出力信号を上記試験信号と比較する比較回路であり、上記比較結果を試験結果として試験結果メモリ２ｃに出力する。試験結果メモリ２ｃは、比較部２ｂから入力される試験結果を記憶する試験結果記憶手段である。この試験結果メモリ２ｃの動作はＣＰＵ２ｅによって制御されるようになっている。すなわち、ＣＰＵ２ｅは、テスタ本体から試験開始を指示する制御指令が入力されて被測定デバイスＸの試験を開始すると、比較部２ｂから出力される試験結果を試験結果メモリ２ｃに順次記憶させる一方、テスタ本体から試験結果の提供を指示する制御指令が入力されると、試験結果メモリ２ｃから試験結果を読み出してテスタ本体に出力させる。

上記試験信号発生部２ａ、比較部２ｂ及び試験結果メモリ２ｃは、例えば上記不揮発性メモリ、ＣＰＵ、パターン発生回路及び比較回路等を要素回路として含むＡＳＩＣ（Application Specific Integrated Circuit：特定用途向け集積回路）によって実現される。

すなわち、本半導体集積回路試験装置におけるＩＣソケット２は、例えばＡＳＩＣとして構成された試験信号発生部２ａ、比較部２ｂ及び試験結果メモリ２ｃを備え、テストボード１を介して試験装置本体から入力される制御指令に基づいて試験信号発生部２ａから出力された試験信号を被測定デバイスＸに入力させると共に、試験信号を被測定デバイスＸに入力することによって被測定デバイスＸから出力された信号（出力信号）を比較部２ｂに入力させて評価し、その評価結果を試験結果として試験結果メモリ２ｃに記憶させると共に、テスタ本体からの制御指令に基づいてテストボード１及びテストヘッドを介してテスタ本体に出力する。

なお、上記テスタ本体は、各々のＩＣソケット２に設けられた各々の試験信号発生部２ａを制御することにより、本半導体集積回路試験装置における被測定デバイスＸの試験動作を統括的に制御すると共に、各々のＩＣソケット２に設けられた各々の試験結果メモリ２ｃから試験結果を受け付けて記憶する。

次に、このように構成された本半導体集積回路試験装置の動作について詳しく説明する。

本半導体集積回路試験装置を用いた半導体集積回路の動作試験では、新たに製造された半導体集積回路が製品仕様として予め規定された各種定格値を満足するか否かが評価される。したがって、試験内容は、半導体集積回路の種類や性能に応じて異なるものとなる。このような事情から、以下の動作説明では、一例として被測定デバイスＸをメモリデバイスとした場合について、半導体集積回路の動作を図３に示すフローチャートに沿って説明する。

メモリデバイスの動作試験では、各アドレスのメモリセルが正常にデータを記憶し、この記憶したデータを正常に読み出すことができるか否かが試験される。各々のＩＣソケット２における各々の試験信号発生部２ａは、テスタ本体から試験開始指令を受信すると処理を開始し、最初にメモリデバイスを書込モードに設定すると共にメモリデバイスの先頭アドレスを示すアドレスデータを生成することにより当該先頭アドレスのメモリセルを試験対象として指定する（ステップＳ1）。

このようにしてアドレス指定が完了すると、各々の試験信号発生部２ａは、上記先頭アドレスのメモリセルに書込むデータを試験信号として生成してメモリデバイスに出力することにより、上記試験信号を先頭アドレスのメモリセルに書込ませる（ステップＳ2）。例えばメモリデバイスが先頭アドレス（00000000h）〜終了アドレス（FFFFFFFFh）からなるアドレス空間を有する場合、先頭アドレス（00000000h）に試験信号が書き込まれる。

そして、各々の試験信号発生部２ａは、上述した試験信号の書込みに引き続いて、メモリデバイスを読出モードに設定すると共に先頭アドレスのメモリセルから書き込まれているデータ（書込パターン）を読み出す（ステップＳ3）。比較部２ｂは、このようにして先頭アドレスのメモリセルから読み出されたデータ（読出パターン）を期待値である試験パターンと比較することにより評価し（ステップＳ4）、その評価結果を出力する。試験結果メモリ２ｃは、上記評価結果を試験結果として記憶する（ステップＳ5）。

ここで、メモリデバイスに異常がない場合、試験信号は先頭アドレスのメモリセルに正常に書き込まれ、また当該先頭アドレスのメモリセルから正常に読み出されて出力されるが、メモリデバイスに異常がある場合には、試験信号とは異なるパターンが先頭アドレスのメモリセルから読み出されることになる。したがって、読出データと試験信号とを比較することにより、先頭アドレスのメモリセルを含むメモリデバイスの異常を判定することができる。

例えば、メモリデバイスが８ビットデータを記憶するように構成されており、よって先頭アドレスを含む各アドレスが８つのメモリセルから構成されている場合において、８ビットデータの最下位ビットに相当するメモリセルのみに何らかの異常があった場合、当該最下位ビット以外の各ビットについては試験信号が正常に書き込まれ、また正常に読み出されるので、読出データと試験信号とは等しくなるが、最下位ビットについては読出データと試験信号とが等しくならない。このような評価結果から、最下位ビットのみに何らかの異常が存在することが判る。

このようにして先頭アドレスのメモリセルの試験が完了すると、各々の試験信号発生部２ａは、全アドレスについて試験が完了したか否かを判断し（ステップＳ6）、の判断が「Ｙｅｓ」の場合は試験を終了し、この判断が「Ｎｏ」の場合には、処理をステップＳ1に戻して次のアドレスを指定して上記ステップＳ2〜Ｓ6の処理を繰り返す。この結果、メモリデバイスの全アドレス、例えば先頭アドレス（00000000h）〜終了アドレス（FFFFFFFFh）の全メモリセルについて試験が完了する。そして、各々の試験信号発生部２ａは、このようにして被測定デバイスＸの試験が終了すると、当該終了をテスタ本体に報告する。

このような本実施形態によれば、テスタ本体から試験開始指令が入力されると、各々のＩＣソケット２に設けられた各々の試験信号発生部２ａがテストプログラムに基づいて個々の被測定デバイスＸに試験信号を書き込むと共に、各々のＩＣソケット２に設けられた各々の比較部２ｂが読出データを評価して試験結果をテスタ本体に出力する。したがって、ＩＣソケット２が実装されたテストボード１とテスタ本体との間の配線数を従来よりも削減することができるので、装置の大型化を来たすことなくマルチテストにおける並列試験個数を従来よりも増大させることが可能である。

各々の試験信号発生部２ａに組み込まれるテストプログラムは、各々のＩＣソケット２に装着された１つの被測定デバイスＸを対象とするので、従来の並列試験個数の被測定デバイスを対象とするテストプログラムよりも単純であり、よって開発時間及び開発コストを従来よりも削減することができる。

また、本実施形態によれば、各々のＩＣソケット２がテスタ本体からの制御指令に基づいて、自らに装着された１つの被測定デバイスＸについて自立的に試験を行うので、例えば各々のＩＣソケット２に異なる被測定デバイスＸを装着し、かつ、当該被測定デバイスＸに応じたテストプログラムを試験信号発生部２ａに記憶させることにより、１つのテストボード上で異なる被測定デバイスＸの試験を並行して行うことができる。また、マルチステーションに対応したテスタ本体の場合には、各ステーション毎に異なる被測定デバイスＸの試験を並行して行うことができる。
したがって、本実施形態によれば、少量多品種の被測定デバイスＸの試験に柔軟に対応することができる。

なお、本発明は上記実施形態に限定されるものではなく、例えば以下のような変形が考えられる。
（１）上記実施形態の動作説明ではメモリデバイスを試験する場合について説明したが、本発明はメモリデバイスに限定されることなく、各種の半導体集積回路の試験に用いることができる。ただし、テストプログラムを記憶させる不揮発性メモリを実装スペースに制約があるＩＣソケット２内に実装する関係で、不揮発性メモリの記憶容量を無制限に大きくすることができない。したがって、試験内容が複雑なＣＰＵよりも試験内容が比較的単純なメモリデバイスやロジックデバイスの試験に好適である。

（２）上記実施形態では比較部２ｂを各々のＩＣソケット２に装着するように構成したが、この比較部２ｂについては、各々のＩＣソケット２ではなく、テストヘッドに設けるようにしても良い。

（３）上記実施形態では、各々の比較部２ｂから出力される試験結果をテスタ本体に供給するように構成したが、各々のＩＣソケット２内に試験結果（試験データ）を記憶するメモリ（試験結果メモリ）を設け、当該試験結果メモリ内に記憶された試験データを適宜テスタ本体に転送するようにしても良い。

本発明の一実施形態に係わるＩＣソケット及び半導体集積回路試験装置の要部の機能構成を示すブロック図である。 本発明の一実施形態における試験信号発生部２ａの詳細構成を示すブロック図である。 本発明の一実施形態に係わるＩＣソケット及び半導体集積回路試験装置の動作を示すフローチャートである。

符号の説明

Ｘ…被測定デバイス、１…テストボード、２…ＩＣソケット、２ａ…試験信号発生部、２ｂ…比較部（評価手段）、２ｃ…試験結果メモリ（試験結果記憶手段）

Claims (9)

1. 被測定デバイスをテストボード上に着脱自在に実装するＩＣソケットであって、
   試験装置本体からの制御指令に基づいて試験用信号を発生して被測定デバイスに出力する試験用信号発生部を備えることを特徴とするＩＣソケット。
2. 測定デバイスの出力信号を評価して試験結果を出力する評価手段をさらに備えることを特徴とする請求項1記載のＩＣソケット。
3. 試験結果を記憶する試験結果記憶手段をさらに備えることを特徴とする請求項２記載のＩＣソケット。
4. 試験用信号発生部は、テストプログラムを記憶するテストプログラム記憶部と、
   前記テストプログラムを実行することにより試験用信号生成用制御信号を生成するＣＰＵ（Central Processing Unit）と、
   該ＣＰＵから入力される試験用信号生成用制御信号に基づいて試験信号を生成して被測定デバイスに出力するパターン発生器と
   を備えることを特徴とする請求項１〜３のいずれか１項に記載のＩＣソケット。
5. 試験用信号発生部は、
   試験用信号の波形データを記憶し、試験装置本体からの制御指令に基づいて前記波形データを順次読み出して出力する波形データ記憶部と、
   該波形データ記憶部から入力された波形データを試験用信号に変換するＤ/Ａ（Degital／Analog）変換器と
   を備えることを特徴とする請求項１〜３のいずれか１項に記載のＩＣソケット。
6. ＩＣソケットを介してテストボード上に実装された被測定デバイスに所定の試験用信号を入力して得られる被測定デバイスの出力信号を判定することにより被測定デバイスの性能を試験する装置であって、
   前記ＩＣソケットは、試験装置本体からの制御指令に基づいて試験用信号を発生して被測定デバイスに出力する試験用信号発生部を備える
   ことを特徴とする半導体集積回路試験装置。
7. テストボードは試験用信号発生部を備えた複数のＩＣソケットを備え、各々のＩＣソケットに被測定デバイスが実装されることを特徴とする請求項６記載の半導体集積回路試験装置。
8. 測定デバイスの出力信号を評価する評価手段をさらに備えることを特徴とする請求項６または７記載の半導体集積回路試験装置。
9. 被測定デバイスはメモリデバイスあるいはロジックデバイスであることを特徴とする請求項６〜８のいずれか１項に記載の半導体集積回路試験装置。
   

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