JP2006242638A

JP2006242638A - 半導体検査装置

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Publication number: JP2006242638A
Application number: JP2005056332A
Authority: JP
Inventors: Satoshi Kamano; 智鎌野; Tomohiko Kanemitsu; 朋彦金光
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2005-03-01
Filing date: 2005-03-01
Publication date: 2006-09-14
Also published as: TW200632352A; CN1828325A; US20060200714A1

Abstract

【課題】ＦＰＧＡなどのハード構成をプログラマブルに構築可能なコンフィギュアラブルデバイスを用いて構成された半導体検査装置において、複数の被測定デバイスに対して最適なハード構成を構築して装置の汎用性を向上させる。
【解決手段】コンフィギュアラブルデバイスであるＦＰＧＡ１２と、ＦＰＧＡ１２をコンフィギュレーションするためのインターフェイスと、ＦＰＧＡ１２のハード構成を規定するプログラムが書き込まれ、装置本体Ａの外部に配置され、インターフェイスを介して接続される記憶素子２１とを備える。記憶素子２１からＦＰＧＡ１２にコンフィギュレーションするプログラムをフレキシブルに変更することで、装置本体Ａを被測定デバイスＢの検査に適したハード構成にて動作させる。
【選択図】図１

Description

本発明は、ＦＰＧＡ（Field Programmable Gate Array）などのハード構成をプログラマブルに構築可能なコンフィギュアラブル（configurable）なデバイスを用いて構成された半導体検査装置に関する。

近年、複数の回路が混載されたシステムＬＳＩの開発が急速に進んでおり、そのシステムＬＳＩを検査するための装置、手法が、検査コストや測定検査内容など用途に合わせて様々に提案されている。コストの観点から見ると、信号入出力部や制御部に専用の回路、デバイスを持つ汎用テスターは高価格である。そこで、検査コストの削減を目的に、コンフィギュアラブルデバイス（ＦＰＧＡ）を用いて信号の入出力や制御を行う低価格な半導体検査装置が開発されている。

図９は、ＦＰＧＡを用いた低価格検査装置の従来方式の構成を示す概略図である。この方式の半導体検査装置本体Ａ′は、テストヘッド１１、ＦＰＧＡ１２、測定ユニット１３、メモリ１４、電源部・クロック生成部１５と、さらに、ＦＰＧＡ１２にコンフィギュレーションしハード構成を規定するためのプログラムが書き込まれた記憶素子２１から構成されている。そして、装置本体Ａ′と被測定デバイスＢとのインターフェイスをとるロードボードＣと、外部からの制御を行うＰＣ／ＥＷＳ（Engineering Work Station）１００を備えている。なお、“ＰＣ／ＥＷＳ”は、パソコンまたはエンジニアリングワークステーションのことである。次に、各構成要素の役割を説明する。

テストヘッド１１は、コネクタやポゴピンさらにはケーブルなどで構成されたテスターチャネルを設け、ロードボードＣとＦＰＧＡ１２、測定ユニット１３との間でデジタル信号、アナログ信号のやりとりを行う。測定ユニット１３は、例えば、ロードボードＣを介して被測定デバイスＢから出力される電圧値を読み取る、もしくは読み取ったアナログ値をデジタル値に変換するなどの機能を持つ。電源部・クロック生成部１５は、検査に必要な電源やクロックをＦＰＧＡ１２やロードボードＣに供給する。メモリ１４には、被測定デバイスＢを検査するための論理パターンの入出力を行うためのデータ（出力値、期待値などの情報）や、被測定デバイスＢから出力されるデータがロードボードＣを介して格納される。ＦＰＧＡ１２は、データ入出力や演算、メモリ１４の制御などを行う。例えば、メモリ１４に格納されたデータの出力や、ロードボードＣを介して入力されるデータをメモリ１４に格納されたデータと比較する。または、ロードボードＣを介して入力されるデータを取り込み、演算する。ＦＰＧＡ１２は、ＰＣ／ＥＷＳ１００からの検査プログラムに基づき、動作する。記憶素子２１は、ＦＰＧＡ１２のハード構成を規定する情報が書き込まれており、ＦＰＧＡ１２にコンフィギュレーションを行う。すなわち、ＦＰＧＡ１２は、装置本体Ａ′において被測定デバイスＢの論理検査機能を主として担当している。

次に、従来方式の半導体検査装置について動作を説明する。

装置本体Ａ′の電源を投入した後、装置本体Ａ′の内部に搭載されている記憶素子２１の情報がＦＰＧＡ１２にコンフィギュレーションされ、ＦＰＧＡ１２のハード構成ひいては装置本体Ａ′の論理検査機能のハード構成が規定される。規定されるハード構成は、被測定デバイスＢに関係なく固定である。次に、ロードボードＣをテストヘッド１１に装着し、被測定デバイスＢをロードボードＣに搭載した後、対象となる被測定デバイスＢ用の検査プログラムをＰＣ／ＥＷＳ１００で実行する。この検査プログラムに基づいてＦＰＧＡ１２は動作し、パターン入出力などを実行し検査を行う。検査が終了すると、ＦＰＧＡ１２は検査結果をＰＣ／ＥＷＳ１００に出力する。

近年のシステムＬＳＩは次々に高機能化、多様化しており、それらを検査する上で半導体検査装置に対する要求仕様はシステムＬＳＩごとに大きく異なる。例えば、パターンの入出力を行う際の周波数や出力電圧、周波数カウント機能やデジタルキャプチャ機能を使用する際の対応チャネル範囲、周波数範囲などである。

上記従来の構成では、記憶素子２１に書き込まれた特定のプログラムをＦＰＧＡ１２にコンフィギュレーションして半導体検査装置の論理検査機能のハード構成を規定する。しかし、ＦＰＧＡ１２のリソースは有限であるため、検査対象となるそれぞれの被測定デバイスに対して最適な半導体検査装置のハード構成を提供できない。ある被測定デバイスに適したハード構成を備えていたとしても、別の被測定デバイスにおいては最適なハード構成になっているとは限らない。

本発明は、上記のような従来の課題を解決するものであり、ＦＰＧＡ等のコンフィギュアラブルデバイスを用いた低価格な半導体検査装置において、複数の被測定デバイスに対して最適なハード構成を構築して装置の汎用性を向上させることを目的とする。

本発明による半導体検査装置は、
ＦＰＧＡなどのコンフィギュアラブルデバイスと、
前記コンフィギュアラブルデバイスをコンフィギュレーション（configuration）するためのインターフェイスと、
前記コンフィギュアラブルデバイスのハード構成を規定するハード構成規定用プログラムが書き込まれ、装置本体の外部に配置され、前記インターフェイスを介して接続される記憶素子とを備えた構成とされている。

この構成によれば、コンフィギュアラブルデバイスのハード構成規定用プログラムを書き込んでいる記憶素子を半導体検査装置本体とは別に設けることにより、ハード構成規定用プログラムを被測定デバイスに合わせてフレキシブルに変更することができる。そして、インターフェイスを介してコンフィギュアラブルデバイスにコンフィギュレーションする。したがって、複数の被測定デバイスのそれぞれに対して最適なハード構成を構築して半導体検査装置の汎用性を向上させることができる。

上記の構成において、前記コンフィギュアラブルデバイスについては、前記記憶素子から前記ハード構成規定用プログラムをコンフィギュレーションした後に、当該半導体検査装置の動作を規定する検査プログラムに基づいて検査を実行するように構成されていることが好ましい。

この構成によれば、被測定デバイスの検査に適したハード構成を検査前にコンフィギュアラブルデバイスにコンフィギュレーションし、検査開始後は、被測定デバイスのロジック回路部やアナログ回路部などを検査するために必要な半導体検査装置の動作をパソコンやエンジニアリングワークステーション等から制御することで検査を行うことが可能である。

また、上記構成において、前記インターフェイスについては、コネクタまたはポゴピンで構成されていることは好ましい。

この構成によれば、例えば、コンフィギュレーション用のケーブルに接続されたパソコンやエンジニアリングワークステーション等や記憶素子が搭載されているロードボードからコネクタやポゴピンを介して半導体検査装置に内蔵されたコンフィギュアラブルデバイスにコンフィギュレーションを行うことができる。

また、上記構成において、装置本体の外部に配置される前記記憶素子の配置箇所については、被測定デバイスと前記装置本体とを接続するロードボード上に設置されていること、またはパソコンやエンジニアリングワークステーション等の上に設置されている態様がある。

この構成によれば、ロードボードやＢＯＳＴ（検査を行うための外付け補助回路）、あるいはパソコンやエンジニアリングワークステーション等から被測定デバイスに適したプログラムを容易にコンフィギュレーションできる。被測定デバイスの種類によってコンフィギュアラブルデバイスのハード構成を変更する必要がある場合、対象とする被測定デバイス用に作成されたロードボードやＢＯＳＴ上に記憶素子を搭載することで、記憶素子を各被測定デバイスの検査毎に変更する必要がなくなる。記憶素子の変更工数をなくすことにより、効率的に検査を行うことができる。

また、上記構成において、さらに、前記記憶素子が接続されているか否かを認識し、認識結果に基づいた信号を出力する記憶素子認識回路を備えている態様もある。

この構成によれば、記憶素子認識回路は、ロードボードが装置本体に装着された直後にロードボード上に記憶素子が搭載されているかどうかを判別し、搭載されていなければ警告信号を出力したり、あるいは装置本体に予め内蔵している他の記憶素子からコンフィギュレーションを行わせることができる。すなわち、記憶素子の複数配置により検査の多様性をもたらすとともに、記憶素子の配置状況に応じて柔軟に対応することができる。

また、上記構成において、前記記憶素子が、被測定デバイスと前記装置本体とを接続するロードボード上に設置されており、さらに前記ロードボードの伝播遅延特性などのボード特性情報を記憶している態様もある。

この構成によれば、ロードボード毎に異なる伝播遅延特性などのボード特性情報をハード構成と同じくコンフィギュアラブルデバイスやパソコンやエンジニアリングワークステーション等に読み込ませることができ、従来必要であった検査プログラム実行前のキャリブレーションなどの前処理をなくすことができる。

また、上記構成において、前記記憶素子に、前記装置本体に搭載されている部品を自動的に診断する自己診断プログラムが書き込まれている態様もある。

この構成によれば、記憶素子の接続時に自己診断処理を自動で行わせることにより、従来検査実行とは別に行っていた装置本体の診断処理を不要とし、また、検査プログラム実行前に必ず診断を行うことが可能になるため、検査の信頼性を向上させることができる。

また、上記構成において、さらに、前記インターフェイスに接続された複数の前記記憶素子の中から必要な記憶素子を選択する記憶素子選択回路を備えた態様も好ましいものである。

この構成によれば、ロードボード上に複数の異なった種類の記憶素子を搭載しておき、検査中に記憶素子選択回路が記憶素子を切り替えることで、被測定デバイスの検査毎に最適なコンフィギュアラブルデバイスのハード構成にて検査を行うことができる。

また、上記構成において、さらに、前記記憶素子からの識別信号と被測定デバイス、パソコンやエンジニアリングワークステーション等からの識別信号とを照合し、照合結果に基づいた信号を出力する照合回路を備えた態様も好ましい。

この構成によれば、記憶素子に書き込まれたプログラムが対象とする被測定デバイスに適さない場合、検査前に記憶素子、ロードボード、パソコンやエンジニアリングワークステーション等の識別信号を照合しエラー信号を出力することで、誤ったハード構成、検査プログラムにて検査を行う危険性をなくすことができる。

さらに、前記装置本体は、前記照合回路による照合結果を制御に用いるように構成されているものとする。

この構成によれば、記憶素子に書き込まれたプログラムが対象とする被測定デバイスに適さない場合、照合回路からのエラー信号を認識し、誤ったハード構成で検査を行わせないために装置本体の動作を停止させるなどの制御が可能になる。

以上のように本発明によれば、ＦＰＧＡなどのハード構成をプログラマブルに構築可能なコンフィギュアラブルデバイスを用いて構成された半導体検査装置において、コンフィギュレーションのためのインターフェイスとコンフィギュアラブルデバイスのハード構成を規定するプログラムが書き込まれた記憶素子とを備え、記憶素子が装置本体の外部に配置され、インターフェイスを介して装置本体に接続されるように構成されていることにより、信号の入出力や制御にコンフィギュアラブルデバイス（ＦＰＧＡ）を用いた低価格な半導体検査装置の汎用性を向上させることができる。

以下、本発明にかかわる半導体検査装置の実施の形態を図面に基づいて詳細に説明する。

（実施の形態１）
図１は本発明の実施の形態１における半導体検査装置の概略構成を示すブロック図である。

図１において、Ａは半導体検査装置本体、Ｂは被測定デバイス、Ｃは被測定デバイスＢを搭載するロードボード、１１はテストヘッド、１２はコンフィギュアラブルデバイスとしてのＦＰＧＡ、１３は測定ユニット、１４はメモリ、１５は電源部・クロック生成部、２１はＦＰＧＡ１２のハード構成を規定するプログラムが書き込まれた記憶素子、１００はＰＣ／ＥＷＳである。なお、“ＰＣ／ＥＷＳ”は、パソコンまたはエンジニアリングワークステーションのことである。

まず、上記構成要素の役割について述べる。テストヘッド１１は、コネクタやポゴピンやさらにはケーブルなどで構成されたインターフェイス（テスターチャネル）を設け、ロードボードＣとＦＰＧＡ１２、測定ユニット１３との間でデジタル信号、アナログ信号のやりとりを行う。測定ユニット１３は、例えば、ロードボードＣを介して被測定デバイスＢから出力される電圧値を読み取ったり、アナログ値をデジタル値に変換するなどの機能を持つ。電源部・クロック生成部１５は、検査に必要な電源やクロックをＦＰＧＡ１２やロードボードＣ等に供給する。メモリ１４は、被測定デバイスＢを検査するための論理パターンの入出力を行うためのデータ（出力値、期待値などの情報）や、ロードボードＣを介して被測定デバイスＢから出力されるデータを格納する。

ＦＰＧＡ１２は、記憶素子２１からＦＰＧＡ１２のハード構成を規定する情報がコンフィギュレーションされ、データ入出力や演算、メモリ１４の制御などを行う。例えば、メモリ１４に格納されたデータの出力や、ロードボードＣを介して入力されるデータをメモリ１４に格納されたデータと比較する。または、ロードボードＣを介して入力されるデータを取り込み、演算する。ＦＰＧＡ１２は、ＰＣ／ＥＷＳ１００からの検査プログラムに基づき、動作する。記憶素子２１は、ＦＰＧＡ１２のハード構成を規定する情報が書き込まれており、ＦＰＧＡ１２にコンフィギュレーションを行う。コンフィギュレーションにより規定されるハード構成は、対象とする被測定デバイスに合わせフレキシブルに変更できる。例えば、メモリ１４に格納されたパターンを用いて被測定デバイスＢの論理検査をする際、パターン入出力のｂｉｔ数や行数を必要に応じて変更することができる。メモリ１４の容量が５１２メガバイトである場合、１データを２ｂｉｔとすると、５１２ｂｉｔ×４メガ行、あるいは２５６ｂｉｔ×８メガ行といったように変更が可能となる。またはパターンの入出力周波数、入出力電圧（Ｉ／Ｏ電圧が可変にできるＦＰＧＡで、かつ、ＦＰＧＡに供給するＩ／Ｏ電圧値を可変にできる構成のときに限る）、データキャプチャ対応チャネル（被測定デバイスＢから出力されるデータを期待値比較ではなく値をメモリに格納する）範囲など、対象とする被測定デバイスＢに最適な構成にて検査可能である。

次に、上記のように構成された半導体検査装置の一動作例を説明する。

まず、半導体検査装置本体Ａの電源を投入する。この時点ではロードボードＣを介して記憶素子２１へ供給する電源はオフしておく。次に、ロードボードＣを装着し、ＰＣ／ＥＷＳ１００から記憶素子２１へ供給する電源をオン制御し、同時にＦＰＧＡ１２にコンフィギュレーションの開始制御を行う。これにより、装置本体Ａの外部に搭載されている記憶素子２１の情報がＦＰＧＡ１２にコンフィギュレーションされる。このコンフィギュレーションにより、ＦＰＧＡ１２のハード構成ひいては装置本体Ａの論理検査機能のハード構成が規定される。記憶素子２１は装置本体Ａの外部にあり、書き込む情報をフレキシブルに変更することができるため、対象とする被測定デバイスＢに最適な論理検査機能のハード構成をコンフィギュレーションすることが可能である。

次に、被測定デバイスＢをロードボードＣに搭載する。そして、対象となる被測定デバイスＢ用の検査プログラムをＰＣ／ＥＷＳ１００で実行する。この検査プログラムに基づいてＦＰＧＡ１２は動作し、パターン入出力などを実行し検査を行う。検査が終了すると、ＦＰＧＡ１２は検査結果をＰＣ／ＥＷＳ１００に出力する。

別の被測定デバイスＢを検査する際には、その被測定デバイスＢに最適な論理検査機能のハード構成が書き込まれた記憶素子を用いて、ＦＰＧＡ１２に再度コンフィギュレーションし、検査を行う。

本実施の形態により、被測定デバイスに応じて半導体検査装置のハード構成を最適にでき、汎用性が高くかつ安価な半導体検査装置を提供できる。したがって被測定デバイスによって様々な種類の半導体検査装置を用意する必要、あるいは汎用性の高い高価格な半導体検査装置を用意する必要がなくなり、設備コストを抑えることができる。

本実施の形態では記憶素子２１がロードボードＣ上に搭載された構成であるが、図２のようにＢＯＳＴ（検査を行うための外付け補助回路）２００に搭載する等、ロードボードＣ上以外に搭載される場合も考えられる。この場合、記憶素子２１からケーブル、もしくはポゴピンを介してＦＰＧＡ１２にコンフィギュレーションされる。

（実施の形態２）
図３は本発明の実施の形態２における半導体検査装置の概略構成を示すブロック図である。なお、実施の形態１の図１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態においては、ＦＰＧＡ１２のハード構成を規定するプログラムが記憶されている記憶素子２１がＰＣ／ＥＷＳ１００内に配置されている。その他の構成については、実施の形態１と同様である。

ロードボードＣを装置本体Ａのテストヘッド１１に装着した後、ＰＣ／ＥＷＳ１００内の記憶素子２１からケーブル等を介してＦＰＧＡ１２にコンフィギュレーションが行われる。このコンフィギュレーションにより装置本体Ａの論理検査機能のハード構成が規定される。以降は実施の形態１と同様である。

本実施の形態は、ＦＰＧＡ１２のハード構成を規定するプログラムがＰＣ／ＥＷＳ１００内の記憶素子２１に記憶されており、この記憶素子２１としては、ＰＣ／ＥＷＳ１００が通常備えているメモリを使用できる。したがって、このプログラム専用の記憶素子が不要となり、コストを削減することができる。ただし、プログラムは容易に参照されることから、セキュリティという点では、実施の形態１の方が優れている。

（実施の形態３）
図４は本発明の実施の形態３における半導体検査装置の概略構成を示すブロック図である。なお、実施の形態１の図１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態においては、半導体検査装置本体Ａの内部に、記憶素子１６と、記憶素子が接続されているか否かを認識し、認識結果に基づいた信号を出力する記憶素子認識回路１７が搭載されている。その他の構成については、実施の形態１と同様である。

ロードボードＣを装置本体Ａのテストヘッド１１に装着した際、記憶素子認識回路１７はロードボードＣに記憶素子２１が搭載されているか否かを判別する。記憶素子２１が搭載されている場合は、記憶素子２１の情報がＦＰＧＡ１２にコンフィギュレーションされる。記憶素子２１が搭載されていない場合は、装置本体Ａに内蔵されている記憶素子１６の情報がＦＰＧＡ１２にコンフィギュレーションされる。このコンフィギュレーションにより装置本体Ａの論理検査機能のハード構成が規定される。以降は実施の形態１と同様である。

本実施の形態は、装置本体Ａに記憶素子１６と記憶素子認識回路１７を内蔵しており、内蔵の記憶素子１６により規定される論理検査機能のハード構成で検査する場合は、ロードボードＣに記憶素子２１を搭載する必要がなくなる。

上記では記憶素子１６が装置本体Ａに内蔵された構成であるが、ＰＣ／ＥＷＳ１００のメモリを使用する場合も考えられる。この場合、記憶素子２１が搭載されていない場合、ＰＣ／ＥＷＳ１００からＦＰＧＡ１２にコンフィギュレーションされる。

（実施の形態４）
図５は本発明の実施の形態４における半導体検査装置の概略構成を示すブロック図である。なお、実施の形態１の図１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態においては、記憶素子２１が論理検査機能のハード構成以外に、ロードボードＣの伝播遅延特性などのボード特性情報も持っている。その他の構成については、実施の形態１と同様である。

ロードボードＣを装置本体Ａのテストヘッド１１に装着した後、記憶素子２１からケーブル等を介してＦＰＧＡ１２にコンフィギュレーションされる。このコンフィギュレーションにより装置本体Ａの論理検査機能のハード構成が規定される。このコンフィギュレーションと同時に、または別タイミングで、ロードボードＣのボード特性情報もＦＰＧＡ１２に書き込まれる。以降は実施の形態１と同様である。ＦＰＧＡ１２に書き込まれたボード特性情報を反映して、被測定デバイスＢの検査が実施される。例えば、ロードボードＣの遅延情報によりＦＰＧＡ１２から出力される信号のタイミングが調整され、被測定デバイスＢの検査が行われる。

本実施の形態は、記憶素子２１がロードボードＣの伝播遅延特性などのボード特性情報を持っており、従来のように検査開始前にロードボードＣのボード特性を調べる前処理をしなくても、ボード間の特性ばらつきをなくした検査を実現できる。

（実施の形態５）
図６は本発明の実施の形態５における半導体検査装置の概略構成を示すブロック図である。なお、実施の形態１の図１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態においては、記憶素子２１が論理検査機能のハード構成以外に、テストヘッド１１、測定ユニット１３、メモリ１４、電源部・クロック生成部１５などに搭載されている部品の自己診断プログラムを持っている。

ロードボードＣを装置本体Ａのテストヘッド１１に装着した後、記憶素子２１からケーブル等を介してＦＰＧＡ１２にコンフィギュレーションされる。このコンフィギュレーションにより装置本体Ａの論理検査機能のハード構成が規定される。このコンフィギュレーションと同時に、または別タイミングで、自己診断プログラムがＦＰＧＡ１２に書き込まれる。書き込まれた直後、もしくはＰＣ／ＥＷＳ１００などからの制御により、自己診断プログラムが実行される。自己診断プログラムは、例えば、ＦＰＧＡ１２から出力される信号がメモリ１４に蓄えられたデータと同等のものであるかどうか、もしくは設定したタイミングで信号の入出力が行われているかどうかを診断する。以降は実施の形態１と同様である。

本実施の形態は、記憶素子２１に自己診断プログラムを持っており、ロードボードＣを装着した時点で自己診断プログラムを実行させることが可能であり、検査前に必ず装置本体Ａの自己診断を行うため、信頼性の高い検査を行うことができる。装置本体Ａの自己診断で異常があれば、警告信号を出力するか、または予め内蔵している予備部品を異常部品の代わりとして使用することで、検査の信頼性が向上する。

（実施の形態６）
図７は本発明の実施の形態６における半導体検査装置の概略構成を示すブロック図である。なお、実施の形態１の図１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態においては、ロードボードＣに複数の記憶素子２１が搭載されているとともに、装置本体Ａに記憶素子選択回路１８が内蔵されている。図７では記憶素子２１は３つ搭載されているが、３つに限ることなく、記憶素子選択回路１８は複数の記憶素子に対応しているものとする。

ロードボードＣを装置本体Ａのテストヘッド１１に装着した際、記憶素子選択回路１８はロードボードＣに搭載されている記憶素子２１の中からどれか１つを選択し、ＦＰＧＡ１２にコンフィギュレーションする。このコンフィギュレーションにより装置本体Ａの論理検査機能のハード構成が規定される。以降は実施の形態１と同様である。

本実施の形態は、ロードボードＣに複数の記憶素子２１を搭載し、装置本体Ａに記憶素子選択回路１８を内蔵しており、検査開始前後もしくは検査実行中にＰＣ／ＥＷＳ１００などからの制御により、記憶素子選択回路１８を介してロードボードＣ上の複数の記憶素子２１から１つの記憶素子を選択することができ、論理検査機能の複数のハード構成を１枚のロードボードで実現することができる。例えば、ある被測定デバイスＢの複数ある検査において、検査ごとに異なったハード構成が必要な場合には、検査中に記憶素子２１の切り替えを実施することにより、検査ごとに最適なハード構成での検査をロードボードＣの取り替えなしで行うことができる。

（実施の形態７）
図８は本発明の実施の形態７における半導体検査装置の概略構成を示すブロック図である。なお、実施の形態１の図１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態においては、装置本体Ａに、記憶素子２１からの識別信号Ｓ１と被測定デバイスＢからの識別信号Ｓ２とＰＣ／ＥＷＳ１００等からの識別信号Ｓ３とを照合し、照合結果に基づいた信号を出力する照合回路１９が内蔵されている。

ロードボードＣを装置本体Ａのテストヘッド１１に装着した後、記憶素子２１からケーブル等を介してＦＰＧＡ１２にコンフィギュレーションされる。このコンフィギュレーションにより装置本体Ａの論理検査機能のハード構成が規定される。このコンフィギュレーションと同時に、または別タイミングで、記憶素子２１が持つ識別信号Ｓ１がダウンロードされる。ＰＣ／ＥＷＳ１００が検査プログラムを実行する前、もしくは実行中に、検査プログラムが持つ識別信号Ｓ３と被測定デバイスＢが持つ識別信号Ｓ２が照合回路１９にダウンロードされ、識別信号Ｓ１，Ｓ２，Ｓ３の照合が行われる。２つの識別信号もしくは３つの識別信号の照合を行い、照合結果が正しければ検査実行が可能になる。以降は実施の形態１と同様である。

本実施の形態は、被測定デバイスＢを検査する上で、適切な検査プログラム、ロードボード、記憶素子が使われているかどうか確認することが可能であり、照合結果が正しくなければ警告信号を出力するか、検査を中止することができる。対象とする被測定デバイスＢに不適切な条件にて検査を行う危険性をなくすことができ、検査の信頼性が向上する。

本発明の半導体検査装置は、ＦＰＧＡなどのハード構成をプログラマブルに構築可能なコンフィギュアラブルなデバイスを用いて構成された半導体検査装置等として有用である。

本発明の実施の形態１における半導体検査装置の概略構成を示すブロック図本発明の実施の形態１の変形の態様における半導体検査装置の概略構成を示すブロック図本発明の実施の形態２における半導体検査装置の概略構成を示すブロック図本発明の実施の形態３における半導体検査装置の概略構成を示すブロック図本発明の実施の形態４における半導体検査装置の概略構成を示すブロック図本発明の実施の形態５における半導体検査装置の概略構成を示すブロック図本発明の実施の形態６における半導体検査装置の概略構成を示すブロック図本発明の実施の形態７における半導体検査装置の概略構成を示すブロック図従来の技術における半導体検査装置の概略構成を示すブロック図

符号の説明

Ａ半導体検査装置本体
Ｂ被測定デバイス
Ｃロードボード
１１テストヘッド
１２ＦＰＧＡ（コンフィギュアラブルデバイス）
１３測定ユニット
１４メモリ
１５電源部・クロック生成部
１６記憶素子
１７記憶素子認識回路
１８記憶素子選択回路
１９照合回路
２１記憶素子
１００ＰＣ／ＥＷＳ（パソコンやエンジニアリングワークステーション）
２００ＢＯＳＴ（検査を行うための外付け補助回路）

Claims

コンフィギュアラブルデバイスと、
前記コンフィギュアラブルデバイスをコンフィギュレーションするためのインターフェイスと、
前記コンフィギュアラブルデバイスのハード構成を規定するハード構成規定用プログラムが書き込まれ、装置本体の外部に配置され、前記インターフェイスを介して接続される記憶素子とを備えた半導体検査装置。
前記コンフィギュアラブルデバイスは、前記記憶素子から前記ハード構成規定用プログラムをコンフィギュレーションした後に、当該半導体検査装置の動作を規定する検査プログラムに基づいて検査を実行するように構成されている請求項１に記載の半導体検査装置。
前記インターフェイスは、コネクタまたはポゴピンで構成されている請求項１または請求項２に記載の半導体検査装置。
前記記憶素子は、被測定デバイスと前記装置本体とを接続するロードボード上、またはパソコンやエンジニアリングワークステーション等の上に設置されている請求項１から請求項３までのいずれかに記載の半導体検査装置。
さらに、前記記憶素子が接続されているか否かを認識し、認識結果に基づいた信号を出力する記憶素子認識回路を備えている請求項１から請求項４までのいずれかに記載の半導体検査装置。
前記記憶素子は、被測定デバイスと前記装置本体とを接続するロードボード上に設置されており、さらに前記ロードボードの伝播遅延特性などのボード特性情報を記憶している請求項１から請求項５までのいずれかに記載の半導体検査装置。
前記記憶素子は、前記装置本体に搭載されている部品を自動的に診断する自己診断プログラムが書き込まれている請求項１から請求項６までのいずれかに記載の半導体検査装置。
さらに、前記インターフェイスに接続された複数の前記記憶素子の中から必要な記憶素子を選択する記憶素子選択回路を備えている請求項１から請求項７までのいずれかに記載の半導体検査装置。
さらに、前記記憶素子からの識別信号と被測定デバイス、前記パソコンやエンジニアリングワークステーション等からの識別信号とを照合し、照合結果に基づいた信号を出力する照合回路を備えている請求項１から請求項８までのいずれかに記載の半導体検査装置。
前記装置本体は、前記照合回路による照合結果を制御に用いるように構成されている請求項１から請求項９までのいずれかに記載の半導体検査装置。