KR101635699B1

KR101635699B1 - 시험 시스템 및 서버

Info

Publication number: KR101635699B1
Application number: KR1020147033344A
Authority: KR
Inventors: 마나부 키무라; 토시아키 와타나베; 타케히사 스즈키
Original assignee: 가부시키가이샤 어드밴티스트
Priority date: 2012-06-04
Filing date: 2013-05-23
Publication date: 2016-07-01
Also published as: KR20150013208A; WO2013183245A1; US20150066417A1; CN104350472A; JP5833500B2; JP2013250248A; TW201403101A; CN104350472B; TWI499789B

Abstract

서버(300)는, 복수의 구성 데이터(306)를 저장한다. 테스터 하드웨어(100)는, 재기록 가능한 비휘발성 메모리(102)에 저장된 구성 데이터(306)에 따라, 적어도 그 기능 중 일부가 변경 가능하게 구성되고, DUT(4)에 대해 전원 전압을 공급하고, DUT(4)에 신호를 송신하며, DUT(4)로부터의 신호를 수신 가능하게 구성된다. 정보 처리 장치(200)는, (i) 시험 시스템(2)의 셋업시에, 사용자의 입력에 응답하여 서버(300)로부터 구성 데이터(306)를 취득하고, 비휘발성 메모리(102)에 기록한다. 또한 정보 처리 장치(200)는, (ii) DUT(4)의 시험시에, 테스트 프로그램을 실행하고, 테스터 하드웨어(100)를 제어하는 한편, 테스터 하드웨어(100)에 의해 취득된 데이터를 처리 가능하게 구성된다.

Description

시험 시스템 및 서버{TEST SYSTEM AND SERVER}

본 발명은, 시험 장치에 관한 것이다.

최근, 다양한 전자 기기에 이용되는 반도체 디바이스의 종류는 매우 다양하다. 반도체 디바이스로서는, (i) DRAM(Dynamic Random Access Memory)이나 플래시 메모리 등의 메모리 디바이스나, (ii) CPU(Central Processing Unit)나 MPU(Micro-Processing Unit), 마이크로 컨트롤러 등의 프로세서, 또는 (iii) 디지털/아날로그 혼재 디바이스, SoC(System On Chip) 등의 다기능 디바이스가 예시된다. 이와 같은 반도체 디바이스를 시험하기 위해, 반도체 시험 장치(이하, "시험 장치"로 약칭하기도 한다.)가 이용된다.

반도체 디바이스의 시험 항목은, 주로 기능 검증 시험("기능 시험"으로 약칭하기도 한다.)과, DC(직류) 시험으로 대별된다. 기능 검증 시험에서는, DUT(피시험 디바이스)가 설계대로 정상적으로 동작하는지 여부가 판정되고, 불량 개소의 특정이나, DUT의 성능을 나타내는 평가값이 취득된다. DC 시험에서는, DUT의 누설 전류 측정, 동작 전류(전원 전류) 측정, 내압 등이 측정된다.

기능 검증 시험이나 DC 시험의 구체적인 내용은, 반도체 디바이스의 종류마다 다양하다.

예컨대 메모리의 기능 검증 시험에서는, 우선 메모리에 소정의 테스트 패턴이 기록된다. 이어서, DUT에 기록된 데이터가 메모리로부터 판독되고, 그것이 기대값과 비교되어, 비교 결과를 나타내는 패스·페일 데이터가 생성된다. 동일한 메모리여도, RAM과 플래시 메모리에서는, 기록되는 테스트 패턴은 상이하다. 또한, 기록, 판독을 하는 단위나, 시퀀스도 상이하다.

D/A 컨버터의 기능 검증 시험에서는, 그 입력 단자에, 소정의 범위에서 값이 스위프하는 디지털 신호가 주어진다. 그리고, 각 디지털 값에 대해 D/A 컨버터로부터 출력되는 아날로그 전압이 측정된다. 그 결과, 오프셋 전압이나, 게인이 측정된다.

반대로, A/D 컨버터의 기능 검증 시험에서는, 그 입력 단자에, 소정의 범위에서 스위프하는 아날로그 전압이 주어진다. 그리고, 각 아날로그에 전압에 대해 A/D 컨버터로부터 출력되는 디지털 값이 측정된다. 그 결과, INL(Integral Nonlinearity)이나 DNL(Differential Nonlinearity)이 측정된다.

마이크로 컨트롤러, 디지털/아날로그 혼재 디바이스, SoC 등은, 그 내부에, RAM, 플래시 메모리, D/A 컨버터, A/D 컨버터를 포함하고 있어, 각각의 기능 검증 시험이 필요하다.

또한 대부분의 반도체 디바이스에 있어서, 바운더리 스캔 테스트가 실행된다.

본 명세서에 있어서, 시험 항목, 테스트 패턴의 형식, 테스트 시퀀스, 테스트 조건 등을 포함한 개념을 시험 알고리즘이라 한다.

종래에는, 반도체 디바이스의 종류별로, 또는 시험 항목별로 전용 설계 또는 최적화된 시험 장치가 시판되고 있어, 사용자인 반도체 디바이스의 설계자나 제조자는, DUT의 종류, 시험 항목에 따른 시험 장치를 구입할 필요가 있었다. 또한 어떤 시험 장치에 의해 표준으로 지원되지 않는 시험을 실시하기 위해서는, 그 시험에 필요한 추가적인 하드웨어를 별도로 구입하여, 시험 장치에 장착할 필요가 있었다.

게다가, 시험 장치는 그 단체로는 동작하지 않아, 그것을 제어하기 위한 테스트 프로그램이 필요하다. 종래에는, 원하는 시험을 실행하기 위해, 시험 장치를 제어하기 위한 테스트 프로그램을, 사용자가 소프트웨어 작성 지원 툴을 이용하여 작성할 필요가 있고, 이것이 사용자의 부담이 되고 있었다.

특히 반도체 디바이스는, 세대에 따라 규격이 변경되는 경우가 많고, 규격마다 시험 알고리즘은 다를 수 있다. 즉 사용자는, 규격이 변경될 때마다, 방대한 양의 테스트 프로그램을 직접 다시 작성할 필요가 있었다.

또한, 종래의 시험 장치는 주로 양산시의 검사를 목적으로 설계되어 있기 때문에, 사이즈가 크고, 또한 매우 고가였다. 이것이, 양산 단계에 이르기 전의 설계·계발 단계에 있어서의, 시험 장치의 효과적인 활용의 방해가 되고 있었다. 종래에는, 개발 단계의 반도체 디바이스를 검사하고자 하는 사용자는, 전원 장치, 임의 파형 발생기, 오실로스코프나 디지타이저를 개별로 준비하고, 그들을 조합하여 독자적인 시험 시스템을 구축하여, 원하는 특성을 측정할 필요가 있었다.

일례로서, 프로세서의 누설 전류만을 검사하고자 하는 사용자가 있다고 가정할 때, 종래의 프로세서용 시험 장치에도, 누설 전류의 측정 기능은 구비되어 있지만, 그들을 측정하기 위해서만, 거대하고 고가인 시험 장치를 구입, 사용하는 것은, 현실적이지 않다. 따라서, 종래에 사용자는, 프로세서에 대한 전원 전압을 생성하는 전원 장치, 누설 전류를 측정하는 전류계, 프로세서를 원하는 상태(벡터)로 제어하기 위한 컨트롤러를 사용하여 측정계를 구축할 필요가 있었다.

또한, A/D 컨버터를 평가하고자 하는 사용자는, A/D 컨버터에 대한 전원 전압을 생성하는 전원 장치, A/D 컨버터의 입력 전압을 제어하는 임의 파형 발생기를 사용하여 측정계를 구축할 필요가 있다.

이와 같이, 개별로 구축되는 시험 시스템은 범용성이 부족하고, 또한 그 제어나 얻어지는 데이터의 처리도 번잡했다.

또한 여기서 설명한 과제를 당업자의 일반적인 기술 인식으로 파악해서는 안되며, 이들은 본 발명자들이 독자적으로 검토한 것이다.

본 발명은 이와 같은 과제를 해결하기 위한 것으로, 그 일 형태의 예시적인 목적 중 하나는, 상술한 과제 중 적어도 하나를 해결할 수 있는, 더욱 구체적으로는 다양한 종류의 피시험 디바이스를 간이하고 적절하게 시험할 수 있는 시험 장치의 제공에 있다.

본 발명의 일 형태는, 피시험 디바이스를 시험하는 시험 시스템에 관한 것이다. 시험 시스템은, 서버, 테스터 하드웨어, 및 정보 처리 장치를 포함한다.

서버는, 각각이 시험 시스템에 상이한 기능을 제공하기 위한 복수의 구성 데이터를 저장한다. 테스터 하드웨어는, 시험 시스템에 관한 서비스 제공자에 의해 설계, 제공된다. 테스터 하드웨어는, 재기록 가능한 비휘발성 메모리를 포함하고, 해당 비휘발성 메모리에 저장된 구성 데이터에 따라, 적어도 그 기능 중 일부가 변경 가능하게 구성된다. 테스터 하드웨어는, 적어도, 피시험 디바이스에 대해 전원 전압을 공급하고, 피시험 디바이스에 신호를 송신하며, 피시험 디바이스로부터의 신호를 수신 가능하게 구성된다.

정보 처리 장치는, (i) 시험 시스템의 셋업시에, 사용자가 지정한 시험 내용에 적합한 구성 데이터를 취득하고, 테스트 하드웨어의 비휘발성 메모리에 구성 데이터를 기록한다. 또한 정보 처리 장치는, (ii) 피시험 디바이스의 시험시에, 테스트 프로그램을 실행하고, 테스트 프로그램에 따라, 테스터 하드웨어를 제어하는 한편, 테스터 하드웨어에 의해 취득된 데이터를 처리 가능하게 구성된다.

이 형태에서는, 테스터 하드웨어는, 특정의 디바이스나, 시험 항목에 한정된 구성을 구비하지 않고, 다양한 디바이스, 시험 항목에 대응 가능한 범용성을 갖고 설계되어 있다. 그리고, 다양한 종류의 피시험 디바이스, 시험 내용에 최적화된 구성 데이터가, 서비스 제공자 또는 제3자에 의해 준비되어, 서버에 저장되어 있다.

사용자는, 검사 대상의 피시험 디바이스에 최적한 구성 데이터를 선택하고, 테스터 하드웨어의 비휘발성 메모리에 기록하는 것에 의해, 피시험 디바이스를 시험할 수 있다, 이 형태에 의하면, 피시험 디바이스의 종류나 시험 항목마다 개별의 시험 장치(하드웨어)를 준비할 필요가 없어지기 때문에, 사용자의 비용 부담을 경감할 수 있다.

또한, 신규 디바이스가 개발되어, 종래에 존재하지 않는 시험이 필요해진 경우, 서비스 제공자 또는 제3자에 의해, 그 시험을 실현하기 위한 구성 데이터가 제공될 것이다. 따라서 사용자는, 테스터 하드웨어의 처리 능력의 범위 내에 있어서, 현재에서부터 장래에 걸쳐 개발되는 디바이스를 시험할 수 있게 된다.

또한 종래에는, 개발 단계의 반도체 디바이스를 검사할 때에, 전원 장치, 임의 파형 발생기, 오실로스코프나 디지타이저 등을 개별로 준비하고, 그들을 조합하여, 원하는 특성을 측정할 필요가 있었지만, 이 시험 시스템에 의하면, 정보 처리 장치와 테스터 하드웨어를 준비하면, 다양한 반도체 디바이스를 간이하고 적절하게 시험할 수 있다.

테스터 하드웨어는, 설계 개발 단계에서의 사용을 전제로 하면, 동시 측정이 가능한 피시험 디바이스의 개수, 즉 채널수가 적어도 되고, 또한 정보 처리 장치와의 협조 동작을 전제로 하여 설계할 수 있고, 필요에 따라 그 성능의 일부를 타협할 수도 있다. 따라서 테스터 하드웨어는, 양산용의 시험 장치에 비해, 저렴하고 또한 매우 콤팩트하게, 구체적으로는 데스크톱 사이즈, 포터블로 구성해도 좋다.

이 경우, 사용자의 관점에서는, 연구자·개발자마다, 또는 연구 개발 그룹마다, 테스터 하드웨어를 보유할 수 있게 된다. 서비스 제공자의 관점에서는, 테스터 하드웨어의 보급을 촉진할 수 있어, 수익의 기회를 확대할 수 있다.

또한, 종래의 시험 장치는 거대했기 때문에, 그 이동은 현실적으로는 불가능하여, 사용자가 피시험 디바이스를 시험 장치까지 반송할 필요가 있었다. 이에 대해 테스터 하드웨어를 소형화하는 것에 의해, 피시험 디바이스의 장소까지 이동할 수 있게 되어, 시험 장치를 이용할 수 있는 상황을, 종래보다 훨씬 넓힐 수 있다.

서버는, 복수의 구성 데이터 및 데이터 베이스를 저장하는 기억부; 사용자로부터의 시험 시스템에 관한 서비스의 이용 신청을 접수하고, 사용자의 정보 및 사용자가 지정한 정보 처리 장치의 식별 정보를, 데이터 베이스에 등록하는 데이터 베이스 등록부; 사용자의 로그인 인증을 진행하는 인증부; 복수의 구성 데이터의 리스트를 표시하는 리스트 표시부; 사용자로부터의 상기 구성 데이터의 다운로드 요구에 응답하여, 구성 데이터를 정보 처리 장치에 제공하는 다운로드 제어부; 및 사용자로부터 구성 데이터의 사용 허가 신청을 접수하고, 허가해야 할 사용자에 대해 제1라이센스 키를 발행하는 라이센스 키 발행부를 포함해도 좋다.

정보 처리 장치에서 실행되는 테스트 프로그램은, 제어 프로그램과 제어 프로그램에 입력되는 프로그램 모듈의 조합으로 구성되어도 좋다. 프로그램 모듈은, 시험 알고리즘을 규정한다. 서버의 기억부에는, 복수의 프로그램 모듈이며, 각각이 상이한 시험 알고리즘을 규정하는 복수의 프로그램 모듈이 저장되어도 좋다. 리스트 표시부는, 복수의 프로그램 모듈의 리스트를 표시해도 좋다. 다운로드 제어부는, 사용자로부터의 프로그램 모듈의 다운로드 요구에 응답하여, 프로그램 모듈을 정보 처리 장치에 제공해도 좋다. 라이센스 키 발행부는, 사용자로부터 프로그램 모듈의 사용 허가 신청을 접수하고, 허가해야 할 사용자에 대해 제2라이센스 키를 발행해도 좋다.

시험 시스템에 관한 서비스 제공자는, 사용자에 의한 구성 데이터의 사용에 앞서, 제1라이센스 키를 발행해도 좋다. 제1라이센스 키는, 허가 대상이 되는 구성 데이터의 식별 정보와, 사용을 허가해야 할 정보 처리 장치의 식별 정보를 포함해도 좋다.

정보 처리 장치는, 현재 접속되어 있는 테스터 하드웨어의 비휘발성 메모리에 저장된 구성 데이터의 정보를 취득하고, 그 구성 데이터의 식별 정보를 포함하는 제1라이센스 키가 존재하는 경우에, 그 제1라이센스 키에 포함되는 정보 처리 장치의 식별 정보가, 자신의 식별 정보와 일치하는지를 판정 가능하게 구성되어도 좋다. 테스터 하드웨어는, 그들의 식별 정보가 일치하는 경우에, 구성 데이터에 따라 동작 가능하게 구성된다.

즉, 서비스 제공자는, 구성 데이터의 허가를, 특정 하드웨어와의 조합이 아닌, 특정 정보 처리 장치와의 조합을 조건으로 하여, 컨트롤해도 좋다.

사용예로서, 사용자가 복수의 테스터 하드웨어를 소지하고, 그들에 동일한 구성 데이터를 기록해 두고, 그들을 공통의 정보 처리 장치에 의해 제어하고자 하는 경우가 있다. 이 경우에, 사용자의 입장에서는, 각각의 테스터 하드웨어에 대해 허가를 얻을 필요가 없어지고, 하나의 정보 처리 장치에 대해, 구성 데이터의 사용 허가를 얻으면 충분하기 때문에, 비용의 관점에서 메리트를 누릴 수 있다. 특히, 테스터 하드웨어 본체는, 무상, 또는 매우 저렴하게 대여, 판매되는 경우에, 이 메리트는 현저하다.

또한, 제1의 테스터 하드웨어가 제1의 장소에, 제2의 테스터 하드웨어가 제2의 장소에 있고, 그들을 이동시키고 싶지 않은 경우도 있다. 이 경우, 허가된 정보 처리 장치를, 제1의 장소, 제2의 장소에 이동시키는 것에 의해, 제1, 제2의 테스터 하드웨어를 동일한 정보 처리 장치로 제어할 수 있고, 공통의 정보 처리 장치에, 시험 결과에 관한 데이터를 축적할 수 있다.

또한, 이 형태에서는, 테스터 하드웨어에 의한 시험시에, 허가된 정보 처리 장치와 접속되어 있으면 충분하고, 구성 데이터의 기록은, 반드시 허가된 정보 처리 장치에 의해 진행할 필요는 없다. 따라서, 사용자에 의한 정보 처리 장치 및 테스터 하드웨어의 관리에, 유연성을 제공할 수 있다.

제1라이센스 키는, 구성 데이터의 사용이 허가되는 사용 허가 기간을 나타내는 데이터를 더 포함해도 좋다. 정보 처리 장치는, 구성 데이터의 사용 시각이, 사용 허가 기간에 포함되는지 여부를 판정 가능하게 구성되고, 테스터 하드웨어는 사용 시각이 사용 허가 기간에 포함되는 경우에, 구성 데이터에 따라 동작 가능하게 구성되어도 좋다.

이 형태에 의하면, 서비스 제공자 및 사용자는, 어떤 기간별로, 구성 데이터의 사용 허가의 계약을 맺을 수 있어, 계약 형태에 유연성을 가져올 수 있다.

정보 처리 장치에서 실행되는 테스트 프로그램은, 제어 프로그램과 제어 프로그램에 입력되는 프로그램 모듈의 조합으로 구성되어도 좋다. 프로그램 모듈은, 시험 알고리즘을 규정한다. 서버는, 각각이 상이한 시험 알고리즘을 규정하는 복수의 프로그램 모듈을 저장해도 좋다. 정보 처리 장치는, 서버로부터 사용자가 지정한 시험 내용에 적합한 프로그램 모듈을 취득 가능하게 구성되어도 좋다.

이 형태에 의하면, 사용자는, 종래와 같이 번잡한 테스트 프로그램을 직접 작성하지 않고, 시험 내용에 적합한 프로그램 모듈을 취득하는 것에 의해, 피시험 디바이스를 적절히 시험할 수 있다.

정보 처리 장치에서 실행되는 테스트 프로그램은, 제어 프로그램과 제어 프로그램에 입력되는 프로그램 모듈의 조합으로 구성되어도 좋다. 프로그램 모듈은, 시험 결과 얻어진 데이터를 처리, 해석하는 평가 알고리즘을 규정한다. 서버는, 각각이 상이한 평가 알고리즘을 규정하는 복수의 프로그램 모듈을 저장해도 좋다. 정보 처리 장치는, 서버로부터 사용자가 지정한 처리 및/또는 해석 수법에 적합한 프로그램 모듈을 취득 가능하게 구성되어도 좋다.

이 형태에 의하면, 사용자는, 종래와 같이 평가 프로그램을 직접 작성하지 않고, 원하는 평가 수법에 적합한 프로그램 모듈을 취득하는 것에 의해, 피시험 디바이스를 적절히 평가할 수 있다.

시험 시스템에 관한 서비스 제공자는, 사용자에 의한 프로그램 모듈의 사용에 앞서, 제2라이센스 키를 발행해도 좋다. 제2라이센스 키는, 허가 대상이 되는 상기 프로그램 모듈의 식별 정보와, 사용을 허가해야 할 상기 정보 처리 장치의 식별 정보를 포함해도 좋다. 정보 처리 장치는, 사용자가 이용하고자 하는 프로그램 모듈의 식별 정보를 포함하는 제2라이센스 키가 존재하는 경우에, 그 제2라이센스 키에 포함되는 정보 처리 장치의 식별 정보가, 자신의 식별 정보와 일치하는지를 판정 가능하게 구성되어도 좋다. 그들의 식별 정보가 일치하는 경우에, 프로그램 모듈은, 테스트 프로그램의 일부로서 사용 가능해도 좋다.

본 발명의 다른 형태는, 피시험 디바이스를 시험하는 시험 시스템의 일부를 구성하는 서버에 관한 것이다. 시험 시스템은, 서버, 테스터 하드웨어, 및 정보 처리 장치를 포함한다.

정보 처리 장치는, (i) 시험 시스템의 셋업시에, 사용자가 지정한 시험 내용에 적합한 구성 데이터를 취득하고, 테스터 하드웨어의 비휘발성 메모리에 구성 데이터를 기록한다. 또한 정보 처리 장치는, (ii) 피시험 디바이스의 시험시에, 테스트 프로그램을 실행하고, 테스트 프로그램에 따라, 테스터 하드웨어를 제어하는 한편, 테스터 하드웨어에 의해 취득된 데이터를 처리 가능하게 구성된다.

서버는, 복수의 구성 데이터 및 데이터 베이스를 저장하는 기억부; 사용자로부터의 시험 시스템에 관한 서비스의 이용 신청을 접수하고, 사용자의 정보 및 사용자가 지정한 정보 처리 장치의 식별 정보를, 데이터 베이스에 등록하는 데이터 베이스 등록부; 사용자의 로그인 인증을 진행하는 인증부; 복수의 구성 데이터의 리스트를 표시하는 리스트 표시부; 사용자로부터의 구성 데이터의 다운로드 요구에 응답하여, 구성 데이터를 정보 처리 장치에 제공하는 다운로드 제어부; 및 사용자로부터 구성 데이터의 사용 허가 신청을 접수하고, 허가해야 할 사용자에 대해 제1라이센스 키를 발행하는 라이센스 키 발행부를 포함한다.

정보 처리 장치에서 실행되는 테스트 프로그램은, 제어 프로그램과, 제어 프로그램에 입력되어, 시험 알고리즘을 규정하는 프로그램 모듈의 조합으로 구성되어도 좋다. 기억부는, 각각이 상이한 시험 알고리즘을 규정하는 복수의 프로그램모듈을 저장해도 좋다. 리스트 표시부는, 복수의 프로그램 모듈(3)의 리스트를 표시해도 좋다. 다운로드 제어부는, 사용자로부터의 프로그램 모듈의 다운로드 요구에 응답하여, 프로그램 모듈을 정보 처리 장치에 제공해도 좋다. 라이센스 키 발행부는, 사용자로부터 프로그램 모듈의 사용 허가 신청을 접수하고, 허가해야 할 사용자에 대해 제2라이센스 키를 발행해도 좋다.

또한, 이상의 구성 요소를 임의로 조합한 것, 또는 본 발명의 표현을, 방법, 장치 등의 사이에서 변환한 것도, 본 발명의 형태로서 유효하다.

본 발명의 일 형태에 의하면, 다양한 피시험 디바이스를, 간이하고 적절하게 시험할 수 있다.

도 1은 실시형태에 따른 시험 시스템의 구성을 나타내는 블록도이다.
도 2는 정보 처리 장치의 기능 블록도이다.
도 3은 정보 처리 장치에서 실행되는 테스트 프로그램의 구조를 나타내는 도면이다.
도 4는 서버의 구성을 나타내는 기능 블록도이다.
도 5는 테스터 하드웨어의 외관을 나타내는 도면이다.
도 6은 테스터 하드웨어의 구성을 나타내는 기능 블록도이다.
도 7은 테스터 하드웨어의 구체적인 구성예를 나타내는 도면이다.
도 8은 테스터 하드웨어의 내부의 레이아웃을 나태내는 사시도이다.
도 9는 기능 모듈의 구체적인 구성예를 나타내는 블록도이다.
도 10은 핀 일렉트로닉스의 구체적인 구성을 나타내는 회로도이다.
도 11은 클라우드 테스팅 서비스의 흐름을 나타내는 도면이다.

이하, 본 발명을 바람직한 실시형태를 바탕으로 도면을 참조하면서 설명한다. 각 도면에 도시되는 동일 또는 동등한 구성 요소, 부재, 처리에는, 동일한 부호를 부여하고, 중복된 설명은 적절히 생략한다. 또한, 실시형태는, 발명을 한정하는 것이 아닌 예시이며, 실시형태에 기술되는 모든 특징이나 그 조합은, 반드시 발명의 본질적인 것이라고는 할 수 없다.

(시험 시스템 전체에 대해)

도 1은 실시형태에 따른 시험 시스템(2)의 구성을 나타내는 블록도이다. 본 명세서에 있어서, 이 시험 시스템(2)에 관해 제공되는 서비스를, 클라우드 테스팅 서비스라고도 한다. 클라우드 테스팅 서비스는, 서비스 제공자(PRV)에 의해 제공된다. 이에 대해, 시험 시스템(2)을 이용하여 DUT(4)를 시험하는 주체를 사용자(USR)라고 한다.

시험 시스템(2)은, 테스터 하드웨어(100), 정보 처리 장치(200), 서버(300)를 포함한다.

서버(300)는, 서비스 제공자(PRV)에 의해 관리, 운영되고, 인터넷 등의 네트워크(8)와 접속되어 있다. 서비스 제공자(PRV)는, 서버(300) 상에, 클라우드 테스팅 서비스에 관한 웹사이트를 개설하고 있다. 사용자(USR)는, 이 웹사이트에 액세스하는 것에 의해, 시험 시스템(2)을 사용하기 위한 사용자 등록 신청 등을 진행한다.

서버(300)에는, 정보 처리 장치(200) 및 테스터 하드웨어(100)에서 사용되는 제어 프로그램(302), 프로그램 모듈(304), 구성 데이터(306) 등이 저장되어 있다. 제어 프로그램(302), 프로그램 모듈(304), 구성 데이터(306)에 대해서는 나중에 상세하게 설명한다. 사용자(USR)는, 서버(300)에 액세스하는 것에 의해, 소프트웨어 등(302, 304, 306)을 취득(다운로드)한다. 또한, 사용자(USR)는, 상술한 웹사이트 상에서 서비스 제공자(PRV)에 대해 다운로드한 소프트웨어 등(302)의 라이센스 키 신청 등을 진행한다.

시험 시스템(2)은, 정보 처리 장치(200)마다 형성되어 있다. 따라서, 테스터 하드웨어(100_1), 정보 처리 장치(200_1), 서버(300)가 하나의 시험 시스템(2_1)을 구성하고, 테스터 하드웨어(100_2), 정보 처리 장치(200_2), 서버(300)가 다른 시험 시스템(2_2)을 구성한다. 각 시험 시스템(2_i)(i=1, 2, 3…)은, 완전히 독립하여 동작 가능하게 되어 있다.

테스터 하드웨어(100)는, 재기록 가능한 비휘발성 메모리(PROM: Programmable ROM)(102)를 포함하고, 비휘발성 메모리(102)에 저장된 구성 데이터(306)에 따라, 적어도 그 기능 중 일부가 변경 가능하게 구성된다. 테스터 하드웨어(100)는, 시험시에, 적어도 DUT(4)에 대해 전원 전압을 공급하고, DUT(4)에 신호를 송신하며, DUT(4)로부터의 신호를 수신 가능하게 구성된다.

테스터 하드웨어(100)는, 서비스 제공자(PRV)에 의해 설계되고, 사용자에게 제공된다. 테스터 하드웨어(100)는, 특정 종류의 반도체 디바이스, 시험 내용에 한정된 구성을 구비하지 않고, 다양한 시험 내용에 대응 가능한 범용성을 갖고 설계되어 있다.

(정보 처리 장치에 대해)

정보 처리 장치(200_i)는, 범용적인 데스크톱 PC(Personal Computer), 랩톱 PC, 태블릿 PC, 워크스테이션 등을 포함한다. 정보 처리 장치(200_i)에 최소한으로 요구되는 기능은, (a) 네트워크(8)에 접속하고, 서버(300)에 액세스하는 기능, (b) 서비스 제공자로부터 제공되는 테스트 프로그램을 실행하는 기능, (c) 테스터 하드웨어(100)와의 사이에서 데이터의 송수신을 진행하는 기능이고, 일반적으로 시판되는 정보 처리 장치의 대부분이 이와 같은 기능을 표준으로 구비하고 있고, 정보 처리 장치는 저렴하게 입수할 수 있다.

도 2는 정보 처리 장치(200)의 기능 블록도이다. 정보 처리 장치(200)는, 제1인터페이스부(202), 제2인터페이스부(204), 기억 장치(206), 데이터 취득부(208) 및 테스트 제어부(210)를 포함한다. 또한, 도면 중, 다양한 처리를 진행하는 기능 블록으로서 기재되는 각 요소는, 하드웨어적으로는, CPU, 메모리, 그 외의 LSI로 구성할 수 있고, 소프트웨어적으로는, 메모리에 로드된 프로그램 등에 의해 실현된다. 따라서 이와 같은 기능 블록이 하드웨어만으로, 소프트웨어만으로, 또는 그들의 조합에 의해 다양한 형태로 실현할 수 있음은 당업자에게는 이해되는 부분이며, 어느 하나에 한정되는 것은 아니다.

제1인터페이스부(202)는, 네트워크(8)와의 사이에서 데이터의 송수신을 진행하기 위한 인터페이스이고, 구체적으로는, 이더넷(등록 상표) 어댑터나, 무선 LAN 어댑터 등이 예시된다.

제2인터페이스부(204)는, 버스(10)를 통해 테스터 하드웨어(100)와 접속되어 있고, 테스터 하드웨어(100)와의 사이에서 데이터의 송수신을 진행하기 위한 인터페이스이다. 예컨대 정보 처리 장치(200)와 테스터 하드웨어(100)는, USB(Universal Serial Bus)를 통해 접속된다.

데이터 취득부(208)는, 제1인터페이스부(202)를 통해 서버(300)에 액세스하여, 제어 프로그램(302), 프로그램 모듈(304), 구성 데이터(306)를 취득한다. 또한, 제어 프로그램(302), 프로그램 모듈(304), 구성 데이터(306)는, 반드시 서버(300)로부터 직접적으로 취득될 필요는 없고, 다른 정보 처리 장치가 서버(300)로부터 취득한 것을, 2차적, 간접적으로 취득해도 좋다.

외부로부터 취득된 제어 프로그램(302), 제어 모듈(304), 구성 데이터(306)는, 기억 장치(206)에 저장된다.

테스트 제어부(210)는, 테스터 하드웨어(100)의 셋업 및 그 제어를 진행한다. 또한, DUT(4)의 시험 결과 얻어진 데이터를, 처리, 해석한다. 테스트 제어부(210)의 기능은, 정보 처리 장치(200)의 CPU가, 서비스 제공자(PRV)가 제공하는 제어 프로그램(302)을 실행하는 것에 의해 제공된다.

테스트 제어부(210)는, 하드웨어 액세스부(212), 인증부(214), 실행부(220), 테스트 흐름 제어부(222), 인터럽트·매치 검출부(224), 해석부(230), 표시부(232)를 포함한다.

하드웨어 액세스부(212)는, 테스터 하드웨어(100)의 내부에 마련된 비휘발성 메모리(102)에 대해, 구성 데이터(306)를 기록한다. 또한, 하드웨어 액세스부(212)는, 비휘발성 메모리(102)에 기록되어 있는 구성 데이터(306)에 관한 정보, 테스터 하드웨어(100)의 버전 정보 등을 취득한다.

인증부(214)는, 제어 프로그램(302), 프로그램 모듈(304), 구성 데이터(306)가 사전에 사용이 허가된 것인지 여부를 판정한다.

실행부(220)는, 테스트 프로그램을 실행하고, 테스터 하드웨어(100)의 테스트 시퀀스를 제어한다. 테스트 시퀀스는, 테스터 하드웨어(100)의 초기화, DUT(4)의 초기화, DUT(4)에 대한 테스트 패턴의 공급, DUT(4)로부터의 신호 판독, 판독한 신호와 기대값의 비교, 등의 일련의 처리를 말한다. 즉, 테스트 프로그램은, 테스터 하드웨어(100) 및 정보 처리 장치(200)에 의해, DUT(4)에 적합한 시험 내용의 테스트 시퀀스를 실행하도록 구성된다. 테스트 흐름 제어부(222)는, 실행부(220)가 실행해야 할 테스트 프로그램 중의 테스트 항목의 실행 순서를 제어한다.

테스터 하드웨어(100)에 대한 제어 명령은, 제2인터페이스부(204) 및 버스(10)를 통해 테스터 하드웨어(100)에 송신된다. 테스터 하드웨어(100)는, 정보 처리 장치(200)로부터 수신한 제어 명령에 따라 동작한다.

테스터 하드웨어(100)는, 온도 이상 등의 테스터 하드웨어(100)의 이상을 검출하면, 이상을 나타내는 인터럽트 신호를 테스트 제어부(210)에 대해 송신한다. 또한, DUT(4)의 테스트 시퀀스 중에는, 조건 분기가 이루어지는 경우가 있고, 조건 분기의 판단이, 테스터 하드웨어(100)의 내부의 하드웨어에 의해 이루어지는 경우가 있다. 예컨대, DUT(4)가 메모리이고, 테스터 하드웨어(100)가 소정 길이의 테스트 패턴을 메모리에 기록하고 있을 때, 테스트 패턴의 마지막 데이터의 기록이 완료되었음은, 테스터 하드웨어(100)에서 판정된다. 또는 플래시 메모리의 사용 상태, 대기 상태 등도, 테스터 하드웨어(100)에서 판정된다. 이와 같은 테스터 하드웨어(100)에 의한 조건 판정을 매치 검출이라고 한다. 테스터 하드웨어(100)는, 매치 검출의 결과를 나타내는 플래그를, 테스트 제어부(210)에 송신한다.

인터럽트·매치 검출부(224)는, 인터럽트 신호나 매치 검출용의 플래그를 감시한다. 테스트 프로그램의 명령의 실행 순서는, 인터럽트·매치 검출부(224)의 감시 결과에 따라 제어된다.

테스터 하드웨어(100)에 의해 취득된 데이터는, 버스(10)를 통해 테스트 제어부(210)에 송신된다. 해석부(230)는, 이 데이터를 처리, 해석한다. 표시부(232)는, 정보 처리 장치(200)의 디스플레이에 의해 사용자가 테스트 프로그램을 제어하기 위해 필요한 GUI(Graphical User Interface)를 제공하는 한편, 시험 결과 얻어진 데이터를 디스플레이에 표시한다.

정리하면, 정보 처리 장치(200_i)는 이하의 기능을 구비한다.

(i) 시험 시스템(2_i)의 셋업시에, 사용자의 입력에 응답하여 서버(300)로부터 원하는 시험 내용에 적합한 구성 데이터(306)를 취득하고, 접속된 테스터 하드웨어(100_i)의 비휘발성 메모리(102)에 구성 데이터(306)를 기록한다.

(ii) DUT(4)의 시험시에, 테스트 프로그램을 실행하고, 테스트 프로그램에 따라, 테스터 하드웨어(100_i)를 제어하는 한편, 테스터 하드웨어(100_i)에 의해 취득된 데이터를 처리한다.

도 3은 정보 처리 장치(200)에서 실행되는 테스트 프로그램의 구조를 나타내는 도면이다.

테스트 프로그램(240)은, 제어 프로그램(302)과, 프로그램 모듈(304)로 구성된다. 제어 프로그램(302)은, 테스트 프로그램(240)의 테스트 프로그램의 기본이 되는 부분이고, 피시험 디바이스의 종류나 시험 내용에 의존하지 않고, 공통으로 사용된다. 제어 프로그램(302)에 의해, 도 2의 하드웨어 액세스부(212), 인증부(214), 실행부(220), 테스트 흐름 제어부(222), 인터럽트·매치 검출부(224)의 기능이 제공된다.

한편, 프로그램 모듈(304)은, 선택적으로 제어 프로그램(302)에 입력할 수 있다. 프로그램 모듈(304)은, 크게 시험 알고리즘 모듈(304a)과, 해석 툴 모듈(304b)로 분류된다.

시험 알고리즘 모듈(304a)은, 시험 알고리즘, 구체적으로는 시험 항목, 시험 내용 및 테스트 시퀀스, 테스트 패턴 등을 정의하는 프로그램이다. 시험 알고리즘(304a)은, DUT의 종류(기능)별로, 이하의 것을 예시할 수 있다.

(1) DRAM

·기능 검증용 프로그램

·DC 검사용 프로그램(전원 전류 검사 프로그램, 출력 전압 검사 프로그램, 출력 전류 검사 프로그램 등을 포함)

(2) 플래시 메모리

·기능 검증용 프로그램

·DC 검사용 프로그램

(3) 마이크로 컨트롤러

·기능 검증 프로그램

·DC 검사용 프로그램

·내장 플래시 메모리 평가 프로그램

(4) A/D 컨버터, D/A 컨버터

·컨택 검증 프로그램

·리니얼리티(INL, DNL) 검증 프로그램

·출력 전압 오프셋 검증 프로그램

·출력 전압 게인 검증 프로그램

해석 툴 모듈(304b)은, 평가 알고리즘, 구체적으로는 테스터 하드웨어(100)에 의한 시험 결과 얻어진 데이터를 처리, 해석, 가시화하는 방법을 정의하는 프로그램이다. 해석 툴 모듈(304b)로서는, 이하의 것을 예시할 수 있다.

·쉬무 플롯(Shmoo Plot)(2차원 특성 평가) 툴

·오실로스코프 툴

·로직 분석기 툴

·아날로그 파형 관측 툴

(서버에 대해)

서버(300)에는, 복수의 시험 알고리즘 모듈(304a)이 서비스 제공자(PRV)에 의해 준비되어 있다. 사용자는 DUT(4)의 종류나 시험 내용에 따라, 필요한 해석 툴 모듈(304b)을 취득하고, 테스트 프로그램에 입력한다. 이와 같이 하여, 테스트 프로그램(240)은, 입력되는 해석 툴 모듈(340b)에 따라, 시험 시스템(2)이 실행하는 시험 내용, 취득하는 데이터의 종류를, 선택, 변경할 수 있다.

또한, 서버(300)에는 복수의 해석 툴 모듈(304b)이 서비스 제공자(PRV)에 의해 준비되어 있다. 사용자는, DUT(4)의 종류나 시험 내용, 및 평가 수법에 따라, 필요한 해석 툴 모듈(304b)을 취득하고, 테스트 프로그램(240)에 입력한다. 이와 같이 하여, 테스트 프로그램(240)은, 입력되는 해석 툴 모듈(304b)에 따라, 시험 시스템(2)에 의해 얻어진 데이터의 처리, 해석 수법을, 선택, 변경할 수 있다.

도 4는 서버(300)의 구성을 나타내는 기능 블록도이다.

서버(300)는, 기억부(310), 신청 접수부(312), 데이터 베이스 등록부(314), 리스트 표시부(320), 다운로드 제어부(322), 라이센스 키 발행부(324)를 포함한다.

기억부(310)는, 복수의 프로그램 모듈(304), 복수의 구성 데이터(306), 데이터 베이스(308) 및 그 외의 프로그램, 데이터를 저장한다.

신청 접수부(312)는, 사용자(USR)로부터의 클라우드 테스팅 서비스의 이용 신청을 접수한다. 서비스 제공자(PRV)에 의한 심사를 거친 후, 데이터 베이스 등록부(314)는, 사용자(USR)에 관한 정보, 즉 ID나 로그인용 패스워드 등을, 데이터 베이스(308)에 등록한다. 또한, 데이터 베이스 등록부(314)는, 사용자(USR)가 지정한 정보 처리 장치(200)의 식별 정보를, 데이터 베이스(308)에 등록한다.

인증부(316)는, 서버(300)에 액세스한 사용자의 로그인 인증을 진행한다. 구체적으로는, 사용자에 대해, 사용자 ID 및 패스워드의 입력을 촉구하고, 데이터 베이스(308)에 등록된 그들과 일치하는지 판정된다. 로그인 인증에 성공한 사용자는, 그 후의, 소프트웨어나 데이터의 다운로드, 또는 라이센스 키의 신청 등이 가능해진다.

다운로드 제어부(322)는, 기억부(310)에 저장되고, 사용자가 다운로드 가능한 상태에 있는 복수의 프로그램 모듈(304) 및 구성 데이터(306)의 리스트를 표시한다.

다운로드 제어부(322)는, 사용자로부터의 프로그램 모듈(304)이나 구성 데이터(306)의 다운로드 요구에 응답하여, 프로그램 모듈(304)이나 구성 데이터(306)를 정보 처리 장치(200)에 제공한다.

라이센스 키 발행부(324)는, 사용자(USR)로부터 구성 데이터(306)의 사용 허가 신청을 접수하고, 허가해야 할 사용자(USR)에 대해 제1라이센스 키(KEY1)를 발행한다. 또한 라이센스 키 발행부(324)는, 사용자(USR)로부터 프로그램 모듈(304)의 사용 허가 신청을 접수하고, 허가해야 할 사용자(USR)에 대해 제2라이센스 키(KEY2)를 발행한다.

(테스터 하드웨어에 대해)

이어서 테스터 하드웨어(100)의 구성을 설명한다. 도 5는 테스터 하드웨어(100)의 외관을 나타내는 도면이다. 테스터 하드웨어(100)는, 데스크톱 사이즈로 포터블로 구성된다.

테스터 하드웨어(100)는, AC 플러그(110)를 통해 상용 교류 전원으로부터의 전력을 받는다. 테스터 하드웨어(100)의 배면에는, 테스터 하드웨어(100)의 전원 스위치(112)가 마련된다.

DUT(4)는, 소켓(120)에 장착된다. DUT(4)의 복수의 디바이스 핀은, 커넥터(122)의 복수의 핀(124) 각각과, 케이블(126)을 통해 결선되어 있다. 테스터 하드웨어(100)의 전면 패널에는, 커넥터(122)를 접속하기 위한 커넥터(114)가 마련된다. DUT(4)의 핀의 수, 핀의 배치, 또는 동시 측정하는 DUT(4)의 개수 등에 따라, 다양한 소켓(120)이 준비된다.

도 6은 테스터 하드웨어(100)의 구성을 나타내는 기능 블록도이다. 테스터 하드웨어(100)는, 비휘발성 메모리(102)에 더하여, 복수 채널의 테스터 핀(입출력 핀)(P_IO1~P_ION), 인터페이스부(130), 컨트롤러(132), 이상 검출부(134), 내부 전원(136), 디바이스 전원(140), 신호 발생기(142), 신호 수신기(144), RAM(154), 임의 파형 발생기(148), 디지타이저(150), 파라메트릭 측정 유닛(152), 릴레이 스위치 그룹(160) 및 내부 버스(162)를 포함한다.

인터페이스부(130)는, 버스(10)를 통해, 정보 처리 장치(200)의 제2인터페이스부(204)와 접속되고, 정보 처리 장치(200)와의 사이에서 데이터를 송수신 가능하게 구성된다. 버스(10)가 USB인 경우, 인터페이스부(130)는, USB 컨트롤러이다.

컨트롤러(132)는, 테스터 하드웨어(100) 전체를 통괄적으로 제어한다. 구체적으로는, 정보 처리 장치(200)로부터 수신한 제어 명령에 따라, 테스터 하드웨어(100)의 각 블록을 제어하고, 또한 테스터 하드웨어(100)의 각 블록에서 얻어진 데이터나, 인터럽트 신호, 매치 신호 등을, 인터페이스부(130)를 통해 정보 처리 장치(200)에 송신한다.

이상 검출부(134)는, 테스터 하드웨어(100)의 하드웨어적인 이상을 검출한다. 예컨대 이상 검출부(134)는, 테스터 하드웨어(100)의 온도를 모니터하고, 소정의 임계값을 넘으면 어서트(assert)되는 온도 이상 신호를 생성한다. 또한 이상 검출부(134)는, 테스터 하드웨어(100)에 있어서의 전원 전압 등을 감시하고, 과전압 이상, 저전압 이상 등을 검출해도 좋다.

내부 전원(136)은, 외부의 AC 전압을 받고, 그것을 정류·평활화하여 직류 전압으로 변환한 후에, 그것을 강압하여, 테스터 하드웨어(100)의 각 블록에 대한 전원 전압을 생성한다. 내부 전원(136)은, 교류/직류 변환용의 인버터와, 인버터의 출력을 강압하는 스위칭 레귤레이터나 리니어 레귤레이터 등을 포함하여 구성할 수 있다.

디바이스 전원(DPS: Device Power Supply)(140)은, 테스터 하드웨어(100)에 접속되는 DUT(4)의 전원 핀에 공급해야 할 전원 전압(VDD)을 생성한다. 아날로그 디지털 혼재 디바이스 등의 DUT(4)는, 복수의 상이한 전원 전압을 받아 동작하는 경우가 있기 때문에, 디바이스 전원(140)은, 상이한 전원 전압을 생성 가능하게 구성되어도 좋다. 본 실시형태에서는, 디바이스 전원(140)은 2채널의 전원 전압(VDD1, VDD2)을 생성 가능하게 되어 있다.

복수의 채널(CH1~CHN)의 테스터 핀(P_IO1~P_ION)은 각각, DUT(4)의 디바이스 핀과 접속된다.

신호 발생기(142_1~142_N)는 각각 채널(CH)마다 마련된다. 각 신호 발생기(142_i)(1≤i≤N)는, 대응되는 테스터 핀(P_IOi)을 통해 DUT(4)에 디지털 신호(S1)를 출력한다. DUT(4)가 메모리인 경우, 디지털 신호(S1)는, DUT에 대한 제어 신호, DUT인 메모리에 기록되는 데이터 신호, 어드레스 신호 등에 대응된다.

신호 수신기(144_1~144_N)는 각각 채널마다 마련된다. 각 신호 수신기(144_i)(1≤i≤N)는, DUT(4)로부터 대응되는 테스터 핀(P_IOi)에 입력된 디지털 신호(S2)를 수신한다. 디지털 신호(S2)는, DUT로부터 출력되는 각종 신호나, DUT인 메모리로부터 판독된 데이터에 대응된다. 신호 수신기(144)는, 수신한 신호(S2)의 레벨을 판정한다. 또한 신호 수신기(144)는, 수신한 신호(S2)의 레벨이, 기대값과 일치하는지를 판정하고, 일치(패스), 불일치(페일)를 나타내는 패스 페일 신호를 생성한다. 나아가 신호 수신기(144)는, 수신한 신호(S2)의 타이밍이 정상인지 여부를 판정하고, 패스 페일을 나타내는 패스 페일 신호를 생성한다.

임의 파형 발생기(148)는, 복수 채널(CH1~CHN) 중 임의의 채널에 할당할 수 있고, 아날로그 임의 파형 신호(S3)를 생성하여 할당된 테스터 핀(P_IO)으로부터 출력한다. 디지타이저(150)는, 복수 채널(CH1~CHN) 중 임의의 채널에 할당할 수 있고, 할당된 테스터 핀(P_IO)에 입력된 DUT(4)로부터의 아날로그 전압(S4)을 디지털 신호로 변환한다.

파라메트릭 측정 유닛(152)은, 복수 채널(CH1~CHN) 중 임의의 채널에 할당할 수 있다. 파라메트릭 측정 유닛(152)은, 전압원, 전류원, 전류계, 전압계를 포함한다. 파라메트릭 측정 유닛(152)은, 전압 인가 전류 측정 모드에 있어서, 할당된 채널의 테스터 핀(P_IO)에 전압원에 의해 생성된 전압을 인가하고, 전류계에 의해 그 채널의 테스터 핀(P_IO)에 흐르는 전류를 측정한다. 또한, 파라메트릭 측정 유닛(152)은, 전류 인가 전압 측정 모드에 있어서, 할당된 채널의 테스터 핀(P_IO)에 전류원에 의해 생성된 전류를 공급하고, 전압계에 의해 그 채널의 테스터 핀(P_IO)의 전압을 측정한다. 파라메트릭 측정 유닛(152)에 의해, 임의의 디바이스 핀의 전압이나 전류를 측정할 수 있다.

RAM(154)은, 테스터 하드웨어(100)의 각 블록이 사용하는 데이터나, 각 블록이 생성한 데이터를 저장하기 위해 마련된다. 예컨대 RAM(154)은, 신호 발생기(142)가 생성해야 할 디지털 신호의 패턴을 저장하는 패턴 메모리로서 이용하거나, 패스 페일 신호를 저장하는 페일 메모리, 임의 파형 발생기(148)가 생성해야 할 파형을 기술하는 파형 데이터, 또는 디지타이저(150)에 의해 취득된 파형 데이터를 저장하는 파형 메모리 등으로서 이용된다.

릴레이 스위치 그룹(160)은, 테스터 핀(P_IO1~P_ION) 및 디바이스 전원(140), 신호 발생기(142_1~142_N), 신호 수신기(144_1~144_N), 임의 파형 발생기(148), 디지타이저(150), 파라메트릭 측정 유닛(152)에 접속된다. 릴레이 스위치 그룹(160)은, 그 내부에 복수의 릴레이 스위치를 포함하고, 디바이스 전원(140), 임의 파형 발생기(148), 디지타이저(150), 파라메트릭 측정 유닛(152) 각각을, 임의의 테스터 핀(P_IO)에 할당 가능하게 구성된다.

내부 버스(162)는, 테스터 하드웨어(100)의 각 블록 사이에서 신호를 송수신 하기 위해 마련된다. 내부 버스(162)의 종류, 개수는 한정되지 않는다.

상술한 바와 같이, 테스터 하드웨어(100) 내부의 적어도 하나의 블록의 기능은, 비휘발성 메모리(102)에 저장되는 구성 데이터(306)에 따라 변경 가능하게 되어 있다.

이상이, 테스터 하드웨어(100)의 구성이다. 이 테스터 하드웨어(100)에 의하면, 테스터 하드웨어(100)의 각 블록을 조합하는 것에 의해, 메모리나, 프로세서, A/D 컨버터, D/A 컨버터 등 다양한 반도체 디바이스를, 다양한 수법으로 시험할 수 있다. 이하, 테스터 하드웨어(100)를 사용한 시험 시스템(2)에 의해 실현 가능한 시험에 대해 설명한다.

1a. 메모리의 기능 검증 시험

메모리의 기능 검증 시험에는, 주로, 디바이스 전원(140), 신호 발생기(142), 신호 수신기(144)가 이용된다. 디바이스 전원(140)은, 메모리에 대해 공급해야 할 전원 전압을 생성한다.

또한, 전원 전압은, 릴레이 스위치 그룹(160)을 경유하지 않고, 메모리의 전원 핀에 대해 전용의 전원 라인을 통해 DUT(4)에 공급되어도 좋다.

신호 발생기(142)는, 메모리에 공급해야 할 테스트 패턴(어드레스 신호 및 기록해야 할 데이터 신호)을 생성한다. 신호 수신기(144)는, 메모리로부터 판독된 신호(S2)의 레벨을 판정하고, 기대값과 비교하는 것에 의해, 패스, 페일 판정을 진행한다. 나아가 신호 수신기(144)는, 수신한 신호(S2)의 타이밍이 정상인지 여부를 판정한다.

1b. 메모리의 DC 시험

메모리의 DC 시험시에는, 주로 디바이스 전원(140) 및 파라메트릭 측정 유닛(152)이 이용된다. 디바이스 전원(140)은, 메모리에 대해 공급해야 할 전원 전압을 생성한다. 디바이스 전원(140)은, 자신의 출력인 전원 전압 및 전원 전류를 측정 가능하게 구성되어 있다. 파라메트릭 측정 유닛(152)은, 릴레이 스위치 그룹(160)에 의해 메모리의 임의의 핀에 대응하는 테스터 핀(P_IO)에 할당된다. 디바이스 전원(140)에 의해, 전원 전류, 전원 전압 변동이 측정되고, 파라메트릭 측정 유닛(152)에 의해, 임의의 핀의 누설 전류 등이 측정된다.

또한, 어떤 테스터 핀의 전위와, 거기에 흐르는 전류를 측정하는 것에 의해, 그들의 비로부터, 임피던스를 계산할 수 있고, 컨택 불량의 검출 등에 이용할 수 있다.

2a. 마이크로 컨트롤러의 기능 검증 시험

(i) 마이크로 컨트롤러 내부의 메모리의 기능 검증 시험은, 1a와 동일한 하드웨어를 사용하여 시험할 수 있다.

(ii) 마이크로 컨트롤러의 디지털 신호 처리부(CPU 코어)의 기능 검증 시험은, 1a와 동일한 하드웨어를 사용하여 시험할 수 있다.

2b. 마이크로 컨트롤러의 DC 시험

마이크로 컨트롤러의 DC 시험은, 1b와 동일한 하드웨어를 사용하여 시험할 수 있다.

3a. A/D 컨버터의 기능 검증 시험

A/D 컨버터의 기능 검증 시험에는, 주로 디바이스 전원(140), 임의 파형 발생기(148) 및 적어도 하나의 신호 수신기(144)가 이용된다. 임의 파형 발생기(148)는, 릴레이 스위치 그룹(160)에 의해, A/D 컨버터의 아날로그 입력 단자에 할당되고, 소정의 전압 범위를 스위프하는 아날로그 전압을 생성한다. 적어도 하나의 신호 수신기(144)는 각각, A/D 컨버터의 디지털 출력 단자에 할당되고, A/D 컨버터로부터, 아날로그 전압의 계조에 따른 디지털 코드의 각 비트를 수신한다.

신호 수신기(144)에 의해 얻어진 디지털 코드와, 임의 파형 발생기(148)가 생성한 아날로그 전압의 상관 관계에 의해, A/D 컨버터의 리니얼리티(INL, DNL) 등을 평가할 수 있게 된다.

3b. A/D 컨버터의 DC 시험

A/D 컨버터의 DC 시험은, 1b와 동일한 하드웨어를 사용하여 시험할 수 있다.

4a. D/A 컨버터의 기능 검증 시험

D/A 컨버터의 기능 검증 시험에는, 주로 디바이스 전원(140), 적어도 하나의 신호 발생기(142) 및 디지타이저(150)가 이용된다. 적어도 하나의 신호 발생기(142)는 각각, D/A 컨버터의 디지털 입력 단자에 할당된다. 신호 발생기(142)는, D/A 컨버터의 입력 디지털 신호를 그 풀스케일에 걸쳐 스위프한다.

디지타이저(150)는, 릴레이 스위치 그룹(160)에 의해, D/A 컨버터의 아날로그 출력 단자에 할당되고, D/A 컨버터의 아날로그 출력 전압을, 디지털 코드로 변환한다.

디지타이저(150)에 의해 얻어진 디지털 코드와, 신호 발생기(142)가 생성한 디지털 코드의 상관 관계에 의해, D/A 컨버터의 출력 전압 오프셋이나 출력 전압 게인을 평가할 수 있게 된다.

4b. D/A 컨버터의 DC 시험

D/A 컨버터의 DC 시험은, 1b와 동일한 하드웨어를 사용하여 시험할 수 있다.

A/D 컨버터나 D/A 컨버터는, 단일체의 IC여도 좋고, 마이크로 컨트롤러에 내장되어도 좋다.

5. 오실로스코프 시험

디지타이저(150)를 릴레이 스위치 그룹(160)에 의해 임의의 채널에 할당하고, 디지타이저(150)의 샘플링 주파수를 높이는 것에 의해, 그 채널을 통과하는 신호의 파형 데이터를 취득할 수 있다. 파형 데이터를, 정보 처리 장치(200)에 의해 가시화하는 것에 의해, 시험 시스템(2)을 오실로스코프로서 기능시킬 수 있다.

당업자에 의하면, 테스터 하드웨어(100)를 사용하는 것에 의해, 여기에 예시한 것 이외에도, 다양한 기능 검증 시험, DC 시험 등을 실행할 수 있음이 이해된다.

바람직한 형태에 있어서, 테스터 하드웨어(100)는, 비휘발성 메모리(102)에 기록된 구성 데이터(306)에 따라, 적어도 신호 발생기(142)가 생성하는 디지털 신호(S1)의 패턴이 변경 가능하게 구성된다. 이 경우, 비휘발성 메모리(102)는, 신호 발생기(142)의 일부로 파악할 수 있다.

이 경우, 메모리나 프로세서, A/D 컨버터, D/A 컨버터 등 피시험 디바이스의 기능 검증 시험을 진행할 때에, 디바이스의 종류에 따라, 구성 데이터를 선택하는 것에 의해, 개별의 디바이스에 대해 최적한 디지털 신호를 공급할 수 있고, 그들을 적절히 시험할 수 있다.

더욱 구체적으로는, 신호 발생기(142)는, 구성 데이터(306)에 따라,

(i) SQPG(Sequential Pattern Generator),

(ii) ALPG(Algorithmic Pattern Generator),

(iii) SCPG(Scan Pattern Generator),

중 어느 하나의 기능을 선택적으로 구비하도록 되어 있다.

SQPG와 SCPG는, 하나의 구성 데이터(306)에 의해 제공되어도 좋다. 이 경우, 하나의 시험을 실행하는 중에, 하나의 신호 발생기(142)를, SQPG와, SCPG를 전환하여 사용할 수 있다. 또는, 몇 개의 채널의 신호 발생기(142)를 SQPG로 하고, 그 외의 채널의 발생기(142)를 SCPG로 하여 이용할 수도 있다.

예컨대 메모리의 기능 검증 시험을 진행할 때에는, ALPG에 대응하는 구성 데이터(306)를 비휘발성 메모리(102)에 기록하는 것에 의해, 연산 처리에 의해 장대한 테스트 패턴을 자동적으로 생산할 수 있다.

또한, 프로세서(CPU나 마이크로 컨트롤러) 등의 기능 검증 시험을 진행할 때에는, SQPG에 대응하는 구성 데이터(306)를 비휘발성 메모리(102)에 기록하면 된다. 이 경우, 프로세서 등의 구성에 따라 미리 사용자가 정의한 테스트 패턴을 RAM(154)에 저장해 두고, 각 신호 발생기(142)가 테스트 패턴을 RAM(154)으로 부터 판독하여 DUT(4)에 부여할 수 있다.

또한, 바운더리 스캔 테스트를 진행하고자 하는 경우에는, SCPG에 대응하는 구성 데이터(306)를 비휘발성 메모리(102)에 기록하는 것에 의해, DUT(4)의 내부 로직을 분리한 시험을 실현할 수 있다.

이어서, 도 6의 테스터 하드웨어(100)의 구체적인 실장에 대해 설명한다.

도 7은 테스터 하드웨어(100)의 구체적인 구성예를 나타내는 도면이다.

테스터 하드웨어(100)는, 주로 제어 모듈(500), 적어도 하나의 기능 모듈(502), 버스 보드(504)를 포함한다. 기능 모듈(502)은, 소정 수(32)의 채널을 단위로 하여 구성된다. 도 7의 테스터 하드웨어(100)는, 4개의 기능 모듈(502)을 탑재하고 있고, 32×4=128 채널을 갖는다.

버스 포트(P1)에는, 버스를 통해 정보 처리 장치(200)가 접속된다. 제어 모듈(500)은, 인터페이스부(130), 제3비휘발성 메모리(102c), 제3프로그램 가능 디바이스(510), 오실레이터(520), 버스 셀렉터(522), 메인 포트(524), 확장 포트(526) 및 내부 버스(162)를 포함한다.

2중선으로 표시되는 내부 버스(162)는, 테스터 하드웨어(100)에 탑재되는 프로그램 가능 디바이스를 접속하는 버스이다. 인터페이스부(130)는 상술한 바와 같다.

제3프로그램 가능 디바이스(510)는, 내부 버스(162)를 통해 정보 처리 장치(200)로부터 제3구성 데이터(306c)를 수신하고, 그것을 제3비휘발성 메모리(102c)에 기록 가능하게 되어 있다. 제3프로그램 가능 디바이스(510)는, 제3비휘발성 메모리(102c)에 저장된 구성 데이터(306c)에 따라, 내부의 회로 정보가 정의된다.

구성 데이터(306c)가 로드된 제3프로그램 가능 디바이스(510)의 내부에는, 시스템 컨트롤러(512), 버스 컨트롤러(514), PG 컨트롤러(516)가 형성된다.

또한, 제3프로그램 가능 디바이스(510)의 기능은, DUT의 종류나 시험 항목에 상관없이 불변하기 때문에, 제3구성 데이터(306c)는, 테스터 하드웨어(100)의 배포시에 미리 제3비휘발성 메모리(102c)에 기록되어 있어도 좋다. 또한, 출하 후의 기능 확장이나 버그 수정을 목적으로, 서버(300)로부터 다운로드된 제3구성 데이터(306c)가, 제3비휘발성 메모리(102c)에 기록되는 경우도 있을 수 있다.

상술한 바와 같이, 이상 검출부(134)는, 전원 이상이나 온도 이상을 검출한다. 시스템 컨트롤러(512)는, 정보 처리 장치(200)로부터의 제어 명령이나, 이상 검출부(134)의 검출 결과에 따라, 테스터 하드웨어(100)를 종합적으로 제어한다.

버스 컨트롤러(514)는, 내부 버스(162)를 통한 각 블록 간의 데이터 송수신을 제어한다.

PG(Pattern Generator) 컨트롤러(516)는, 각 채널의 패턴 발생기와, 내부 버스(162)와는 다른 제어선(미도시)을 통해 접속되어 있고, 정보 처리 장치(200)로부터의 제어 명령에 응답하여, 각 패턴 발생기에 PG 개시 신호를 송신한다. 또한, PG 컨트롤러(516)는, 각 패턴 발생기에서 생성되는 플래그 신호(제어 신호, 인터럽트 신호라고도 함)를 받고, 그 플래그 신호에 관한 정보를 정보 처리 장치(200)에 되돌린다.

PLL(Phase Locked Loop)(518)은 제3프로그램 가능 디바이스(510)에 표준으로 구비되어 있는 회로이고, 외부의 오실레이터(520)로부터의 기준 클럭을 받고, 테스트 주기에 대응하는 주기 신호를 생성한다. 테스터 하드웨어(100)의 내부의 각 블록은, 이 주기 신호와 동기하여 제어된다.

제3프로그램 가능 디바이스(510)의 버스 포트는, 내부 버스(162)를 경유하여, 복수의 기능 모듈(502)과, 더욱 구체적으로는, 기능 모듈(502)의 내부의 프로그램 가능 디바이스와 직렬로 링 형태로 접속된다.

버스 보드(504)는 이른바 백 와이어링 보드(BWB)이고, 그 위에는, 제어 모듈(500)과 복수의 기능 모듈(502) 사이를 접속하는 내부 버스(162)가 형성된다. 각 기능 모듈(502)은, 대응하는 테스터 핀(P_IO)과 접속되는 한편, 내부 버스(162)와 접속되어 있다.

본 실시형태에 있어서, 테스터 하드웨어(100)는, 센드 포트(P2) 및 리턴 포트(P3)를 포함한다. 하나의 테스터 하드웨어(100)의 센드 포트(P2)와, 다른 테스터 하드웨어(100)의 리턴 포트(P3)는, 버스(162)를 통해 접속 가능하게 되어 있다. 또한, 테스터 하드웨어(100)는, 마스터 모드와, 슬레이브 모드가 전환 가능하게 구성된다.

이에 의해, 복수의 테스터 하드웨어(100)를 일렬로 배열하고, 선두의 테스터 하드웨어(100)를 마스터 모드, 나머지를 슬레이브 모드로 하는 것에 의해, 복수의 테스터 하드웨어(100)를, 단일의 정보 처리 장치(200)에 의해 제어할 수 있다.

마스터 모드와 슬레이브 모드를 전환하기 위해, 제어 모듈(500)은, 버스 셀렉터(522), 메인 포트(524), 확장 포트(526)를 포함한다. 메인 포트(524)는 버스 보드(504)와 접속된다. 확장 포트(526)는, 센드 포트(P2) 및 리턴 포트(P3)와 접속된다.

버스 셀렉터(522)는, 제어 모듈(500)과 접속되는 제1포트(a), 제2포트(b), 메인 포트(524)와 접속되는 제3포트(c), 제4포트(d), 확장 포트(526)와 접속되는 제5포트(e), 제6포트(f)를 구비한다.

버스 셀렉터(522)는, 포트 a와 c 사이, 포트 d와 b 사이가 접속되는 제1상태, 포트 a와 c 사이, d와 e 사이, f와 b 사이가 접속되는 제2상태, 포트 a와 b 사이가 접속되는 제3상태가 전환 가능하게 구성된다.

테스터 하드웨어(100)를 단일체로 사용하는 경우, 제1상태로 설정하면 된다. 이에 의해 확장 포트(P2, P3)가 사용하지 않는 상태가 된다. 복수의 테스터 하드웨어(100)를 일렬로 배열하여 사용하는 경우, 제2상태로 하면 된다.

기능 모듈(502)의 전원의 온, 오프는, 제어 모듈(500)의 전원의 온, 오프와 독립하여 제어 가능하게 되어 있고, 구체적으로는, 기능 모듈(502)의 전원의 온, 오프는, 제어 모듈(500)에 의해 제어된다. 이와 같은 구성에서는, 어느 한 기능 모듈(502)의 전원이 오프로 되어 있으면, 그 기능 모듈(502)을 경유한 데이터 전송이 불가능하게 된다. 그래서, 어느 한 기능 모듈(500)의 전원이 오프 상태일 때에는, 그것과 접속되는 제어 모듈(500)을 제3상태로 하는 것에 의해, 내부 버스(162)를 제어 모듈(500) 내에서 패쇄된 상태로 할 수 있다. 제어 모듈(500)은, 복수의 기능 모듈(502)의 전원을 일괄하여 제어해도 좋고, 그들을 독립하여 개별로 제어해도 좋다.

도 8은 테스터 하드웨어(100)의 내부의 레이아웃을 나타내는 사시도이다. 노이즈 필터(506a)는, 도 5의 AC 플러그(110)를 통해 상용 교류 전원으로부터의 교류 전압을 받아, 노이즈를 제거한다. 전원 보드(506b)에는, 교류 전압을 직류 전압으로 변환하는 AC/DC 컨버터(인버터)가 탑재된다. 전원 보드(506b)에서 생성된 직류 전압은, 제어 모듈(500), 기능 모듈(502) 등에 공급된다.

제어 모듈(500) 및 복수의 기능 모듈(502)은, 테스터 하드웨어(100)의 케이스체 내에 병렬로 배치된다. 냉각팬(5085)은 테스터 하드웨어(100)의 배면측에 마련되고, 기능 모듈(502)을 냉각한다.

또한 제어 모듈(500) 및 복수의 기능 모듈(502) 각각의 후면측에는, 버스 보드(504)가 마련된다. 이 구성에 의하면, 테스터 하드웨어(100)의 가로 폭(W)을 변경하고, 기능 모듈(502)의 매수를 증감하는 것에 의해, 용이하게 채널 수를 변경할 수 있다.

도 9는 기능 모듈(502)의 구체적인 구성예를 나타내는 블록도이다. 기능 모듈(502)은, 제1프로그램 가능 디바이스(530), 제2프로그램 가능 디바이스(532), 버스 포트(534), 제1비휘발성 메모리(102a), 제2비휘발성 메모리(102b), 휘발성 메모리(536), 핀 일렉트로닉스(540), 내부 버스(162)를 포함한다. 디바이스 전원(140), 파라메트릭 측정 유닛(152), 임의 파형 발생기(148), 디지타이저(150)에 대해서는, 도 6을 참조하여 설명한 바와 같다.

핀 일렉트로닉스(540)는, 복수의 드라이버(Dr)와, 복수의 전압 비교기(Cp)를 포함한다. 복수의 드라이버(Dr)는, 각각이 채널마다 마련되고, 입력 단자에 패턴 신호(PAT)를 받고, 이네이블 단자에 드라이버 이네이블 신호(DRE)를 받는다. 드라이버(Dr)는, 드라이버 이네이블 신호(DRE)가 어서트 되었을 때, 패턴 신호(PAT)에 따른 전압 레벨을 갖는 테스트 패턴을 출력한다. 또한, 드라이버(Dr)는, 드라이버 이네이블 신호(DRE)가 니게이트(negate)되었을 때, 출력이 고 임피던스가 된다. 핀 일렉트로닉스(540)에는 후술하는 바와 같이, 여러개의 D/A 컨버터(도 9에 미도시)가 마련된다.

복수의 전압 비교기(Cp)는, 각각이 채널마다 마련된다. 전압 비교기(Cp)는, DUT(4)로부터 대응하는 테스터 핀(P_IO)에 입력된 디지털 신호의 전압 레벨을 소정의 상측 임계값 전압(VTHH), 하측 임계값 전압(VTHL)과 비교하고, 비교 결과를 나타내는 비교 신호(SH, SL)을 생성한다.

복수 채널의 드라이버(Dr) 및 전압 비교기(Cp)는, 하나의 반도체 칩에 집적화되거나, 또는 하나의 반도체 모듈 내에 구성되어도 좋다.

제1비휘발성 메모리(102a)는, 재기록 가능하고, 제1구성 데이터(306a)를 저장한다. 제1프로그램 가능 디바이스(530)는, 내부 버스(162)를 통해 정보 처리 장치(200)로부터 제1구성 데이터(306a)를 수신하고, 그것을 제1비휘발성 메모리(102a)에 기록 가능하게 되어 있다. 또한, 제1프로그램 가능 디바이스(530)는, 제1비휘발성 메모리(102a)에 저장된 구성 데이터(306)에 의해 내부의 회로 정보가 정의된다.

제1프로그램 가능 디바이스(530)는, 복수의 드라이버(Dr)의 입력 단자, 복수의 드라이버(Dr) 각각의 이네이블 단자, 복수의 전압 비교기(Cp) 각각의 출력 단자 및 비휘발성 메모리(536)와 접속된다.

제1프로그램 가능 디바이스(530)의 내부에는, 제1구성 데이터(306a)가 로드된 상태에 있어서, (1) 복수의 래치 회로(Lc), (2) 복수의 디지털 콤퍼레이터(Dc), (3) 패턴 발생기(542), (4) 타이밍 발생기(544), (5) 포맷 컨트롤러(546), (6) 센스 컨트롤러(548), (7) 페일 메모리 컨트롤러(550)가 구성된다.

패턴 발생기(542)는, 복수의 드라이버(Dr) 각각에 출력해야 할 패턴 신호(PAT)를 정의하는 패턴 데이터(PTN), 복수의 드라이버(Dr) 각각에 출력해야 할 드라이버 이네이블 신호(DRE), 및 복수의 디지털 콤퍼레이터(Dc) 각각에 출력해야 할 기대값 데이터(EXP)를 생성한다.

상술한 바와 같이 패턴 발생기(542)는, 내부 버스(162)와는 다른 제어선을 통해 제어 모듈(500)의 PG 컨트롤러(516)와 접속되어 있다. 이 제어선을 통해, 각 채널의 패턴 발생기(542)의 상태가 PG 컨트롤러(516)에 의해 제어되고, 또한 PG 컨트롤러(516)에 통지된다.

타이밍 발생기(544)는, 제1프로그램 가능 디바이스(530)의 신호 처리의 시간을 관리한다. 예컨대 타이밍 발생기(544)는, 테스트 주기를 규정하는 레이트 신호(RATE), 패턴 신호(PAT)의 포지티브 엣지나 네거티브 엣지의 타이밍을 규정하는 타이밍 신호(TMG), 스트로브 신호(STRB) 등을 생성한다.

포맷 컨트롤러(파형 정형기)(546)는, 패턴 데이터(PAN) 및 타이밍 신호(TMG)에 기초하여, 패턴 신호(PAT)를 생성한다. 패턴 신호(PAT)의 레벨은, 패턴 데이터(PTN)에 따르고 있고, 각 엣지의 타이밍은, 타이밍 신호(TMG)에 따르고 있다. 또한, 포맷 컨트롤러(546)는, 패턴 신호(PAT)의 신호 형식(NRZ, RZ, 차분, 바이폴라 등)을 제어한다.

패턴 발생기(542), 타이밍 발생기(544), 포맷 컨트롤러(546) 및 드라이버(Dr)가, 도 6의 신호 발생기(142)에 대응된다. 상술한 바와 같이, 신호 발생기(142)는, 구성 데이터(306)에 따라, 디지털 신호(S1)의 패턴이 변경 가능하게 구성된다. 이는, 패턴 발생기(542)에 의한 패턴 데이터(PTN)의 발생 방법을, 제1비휘발성 메모리(102a)에 기록된 제1구성 데이터(306a)에 따라 변경 가능하게 함으로써 실현된다.

더욱 구체적으로는 패턴 발생기(542)는, SQPG(Sequential Pattern Generator), ALPG(Algorithmic Pattern Generator), SCPG(Scan Pattern Generator) 중, 제1구성 데이터(306a)에 따른 적어도 하나의 구성을 선택 가능하게 되어 있다.

복수의 래치 회로(Lc)는, 각각 채널마다(전압 비교기(Cp)마다) 마련되고, 대응하는 전압 비교기(Cp)로부터의 비교 신호(SH, SL)를 스트로브 신호(STRB)의 타이밍에서 래치한다.

복수의 디지털 콤퍼레이터(Dc)는, 각각이 채널마다(래치 회로(Lc)마다) 마련되고, 대응하는 래치 회로(Lc)에 의해 래치된 데이터를, 대응하는 기대값 데이터(EXP)와 비교하여, 일치·불일치를 나타내는 패스 페일 신호(PF)를 생성한다.

센스 컨트롤러(548)는, 디지털 콤퍼레이터(Dc)가, 기대값 비교를 진행하는 사이클, 엣지를 제어한다.

페일 메모리 컨트롤러(550)는, 복수의 디지털 콤퍼레이터(Dc)로부터 출력되는 패스 페일 신호(PF)를, 페일 메모리인 휘발성 메모리(536)에 저장한다.

전압 비교기(Cp), 래치 회로(Lc), 디지털 콤퍼레이터(Dc), 패턴 발생기(542), 타이밍 발생기(544)가, 도 6의 신호 수신기(144)에 대응된다.

제2비휘발성 메모리(102b)는, 재기록 가능하고, 제2구성 데이터(306b)를 저장한다. 제2프로그램 가능 디바이스(532)는, 내부 버스(162)를 통해 정보 처리 장치(200)로부터 제2구성 데이터(306b)를 수신하고, 그것을 제2비휘발성 메모리(102b)에 기록 가능하게 되어 있다. 또한, 제2프로그램 가능 디바이스(532)는, 제2비휘발성 메모리(102b)에 저장된 구성 데이터(306b)에 의해 내부의 회로 정보가 정의된다.

제2프로그램 가능 디바이스(532)는, 제1프로그램 가능 디바이스(530), 핀 일렉트로닉스(540), 디바이스 전원(140), 파라메트릭 측정 유닛(152), 임의 파형 발생기(148), 디지타이저(150)와 접속된다.

제2프로그램 가능 디바이스(532)의 내부에는, 제2구성 데이터(306b)가 로드된 상태에 있어서, 핀 컨트롤러(560), 디바이스 전원 컨트롤러(562), DC 컨트롤러(564), 파형 발생기 컨트롤러(566), 디지타이저 컨트롤러(568)가 구성된다.

도 10은 핀 일렉트로닉스(540)의 구체적인 구성을 나타내는 회로도이다. 도 10에는 1채널분의 구성만을 나타낸다.

제1D/A 컨버터(570)는, 대응하는 드라이버(Dr)의 상측 전원 전압(VH)을 생성한다. 제2D/A 컨터버(572)는, 대응하는 드라이버(Dr)의 하측 전원 전압(VL)을 생성한다. 드라이버(Dr)는, PAT=0이 입력되었을 때 전압 레벨(VL)을 출력하고, PAT=1이 입력되었을 때 전압 레벨(VH)을 출력한다.

컨버터(CpH)는 DUT(4)로부터의 신호를, 상측 임계값 전압(VTHH)과 비교한다. 컨버터(CpL)는, DUT(4)로부터의 신호를, 하측 임계값 전압(VHTL)과 비교한다.

제3D/A 컨버터(574)는, 상측 임계값(VTHH)을 생성하고, 제4D/A 컨버터(576)는 하측 임계값 전압(VTHL)을 생성한다.

제2프로그램 가능 디바이스(532)의 핀 컨트롤러(560)는, 정보 처리 장치(200)로부터의 제어 데이터에 기초하여, 제1D/A 컨버터(570), 제2D/A 컨버터(572), 제3D/A 컨버터(574), 제4D/A 컨버터(576) 각각의 입력 단자에, VH, VL, VTHH, VTHL을 지시하는 제어값을 출력한다.

도 9를 다시 참조하여, 디바이스 전원 컨트롤러(562), DC 컨트롤러(564), 파형 발생기 컨트롤러(566), 디지타이저 컨트롤러(568)는 각각, 정보 처리 장치(200)로부터의 제어 데이터에 기초하여, 디바이스 전원(140), 파라메트릭 측정 유닛(152), 임의 파형 발생기(148), 디지타이저(150)를 제어한다.

기능 모듈(502)에 있어서, 내부 버스(162)는, 버스 포트(534)로부터, 제2프로그램 가능 디바이스(532), 제1프로그램 가능 디바이스(530)를 경유하여 버스 포트(534)에 되돌아 오도록 형성된다. 또한, 제2프로그램 가능 디바이스(532)와 제1프로그램가능 디바이스(530)의 순서는 바뀌어도 좋다.

도 7 내지 도 10에서 설명한 테스터 하드웨어(100)에 의하면, 이하의 효과를 얻을 수 있다.

1번째로, DUT(4)의 종류나 검사 항목에 따라, 패턴 발생기(542), 타이밍 발생기(544), 포맷 컨트롤러(546) 각각이 소정의 기능을 구비하도록 제1구성 데이터(306a)를 준비하고, 그것을 제1구성 데이터(306a)에 기록하는 것에 의해, 다양한 DUT(4)에, 적절한 디지털 신호를 공급할 수 있다.

2번째로, 복수의 래치 회로(Lc), 복수의 디지털 콤퍼레이터(Dc), 패턴 발생기(542), 타이밍 발생기(544), 포맷 컨트롤러(546)를 프로그램 가능 디바이스를 사용하여 일체로 구성하는 것에 의해, 테스터 하드웨어를 소형화할 수 있다.

3번째로, 페일 메모리 컨트롤러(550)를 제1프로그램 가능 디바이스(530) 내에 구성하는 것에 의해, DUT(4)에 디지털 신호를 부여하고, 판독한 디지털 신호의 양호 여부를 판정하는 일련의 디지털 처리를, 모두 제1프로그램 가능 디바이스(530)에서 진행할 수 있다. 그 결과, 테스트 프로그램에 의한 테스터 하드웨어(100)의 제어를, 간소화할 수 있다.

4번째로, 기능 모듈(502)의 각 블록을, 제1프로그램 가능 디바이스(530)와 제2프로그램 가능 디바이스(5320)와 같이 분리하는 것에 의해, DUT(4)에 디지털 신호를 부여하고, 판독한 디지털 신호의 양호 여부를 판정하는 일련의 디지털 처리가 제1프로그램 가능 디바이스(530)에서 진행되고, 그 외의 아날로그 디바이스의 제어가 제2프로그램 가능 디바이스(532)에서 진행된다. 그 결과, 테스터 하드웨어(100)의 설계나 버그 수정 등을, 디지털 블록의 제어와 아날로그 블록의 제어로 분리하여 진행할 수 있고, 설계 효율을 높일 수 있다.

5번째로, 테스터 하드웨어(100)를, 기능 모듈(502)을 단위로 하여 구성하는 것에 의해, 기능 모듈(502)의 증감에 따라, 다양한 채널 수를 갖는 테스터 하드웨어(100)를, 간이하게 설계할 수 있다.

6번째로, 기능 모듈(502) 각각의 제1프로그램 가능 디바이스(530), 제2프로그램 가능 디바이스(532)는, 내부 버스(162)를 통해 직렬로(링 형태로) 접속된다. 이 구성에 의해, 복수의 기능 모듈(502) 각각의 제1비휘발성 메모리(102a)에는 동일한 구성 데이터가 기록되고, 각각의 제2비휘발성 메모리(102b)에도 동일한 구성 데이터를 기록할 수 있다.

또한, 대부분의 경우에 있어서, 복수의 기능 모듈(502)은 공통의 DUT에 접속된다. 따라서, 복수의 기능 모듈(502)에 있어서의 설정 데이터나 제어 지령은 동일한 경우가 많다. 이와 같은 이유에서도, 제1프로그램 가능 디바이스(530), 제2프로그램 가능 디바이스(532)를 직렬로 접속하는 것에 의해, 구성 데이터를 각 프로그램 가능 디바이스에 효율적으로 공급할 수 있다.

예컨대 내부 버스(162)를 전송하는 데이터의 선두에는, 전송처의 디바이스(532, 532)를 지정하는 디바이스 제어 비트가 부여된다. 각 디바이스는, 자신이 디바이스 제어 비트에 의해 지정되어 있을 때, 그에 이은 데이터를 처리의 대상으로 판정한다. 도 7의 구성에서는, 내부 버스(162)의 상류에서부터, 8개의 디바이스(532, 530, 532, 530, 532, 530 532, 530)의 순서로 접속된다. 이 경우, 예컨대 디바이스 제어 비트를 8비트로 하고, 최상위 비트를 선두의 디바이스(532), 최하위 비트를 최후미의 디바이스(530)에 할당해도 좋다. 각 디바이스는, 대응하는 비트가 1일 때, 디바이스 제어 비트에 이은 데이터가, 자신에 대해 송신된 것으로 판단한다.

모든 디바이스에 대해 공통의 데이터를 송신하고자 하는 경우, 디바이스 제어 비트를 모두 1로 하고, 그 후에 송신하고자 하는 공통의 데이터를 배치함으로써, 제3프로그램 가능 디바이스(510)는, 1회, 데이터를 송신하는 것 만으로, 모든 디바이스에 데이터를 공급할 수 있다.

또한, 실시형태에서는, 복수의 래치 회로, 복수의 디지털 콤퍼레이터, 패턴 발생기, 타이밍 발생기, 포맷 컨트롤러가, 하나의 제1프로그램 가능 디바이스(530)에 의해 구성되는 경우를 설명했지만, 이들을 복수의 제1프로그램 가능 디바이스에 분할하여 구성해도 좋다. 이 경우, 하나의 제1프로그램 가능 디바이스에 필요한 게이트 수가 적은 저렴한 프로그램 가능 디바이스를 사용할 수 있기 때문에, 총 비용면에서 메리트가 있는 경우, 복수의 프로그램 가능 디바이스에 분할해도 좋다. 구체적으로는, 패턴 발생기, 타이밍 발생기, 포맷 컨트롤러를 하나의 프로그램 가능 디바이스에 실장하고, 복수의 래치 회로, 복수의 데이터 콤퍼레이터를 다른 프로그램 가능 디바이스에 실장해도 좋다.

이상이 시험 시스템(2)의 구성이다.

이어서, 클라우드 테스팅 서비스의 흐름을 설명한다. 도 11은 클라우드 테스팅 서비스의 흐름을 나타내는 도면이다.

사용자(USR)는, 클라우드 테스팅 서비스의 이용을 서비스 제공자(PRV)에 신청한다(S100). 신청과 함께, 사용자(USR)의 정보가 서비스 제공자(PRV)의 서버(300)에 송신된다.

서비스 제공자(PRV)는, 사용자(USR)의 신용 조사 등의 결과를 바탕으로 심사를 진행한다(S102). 심사 결과, 소정의 조건을 만족하는 사용자(USR)는, 클라우드 테스팅 서비스의 이용자로서 데이터 베이스에 등록되고, 사용자 ID가 부여된다. 등록시에 사용자는, 시험 시스템(2)에 사용하고자 하는 자신의 정보 처리 장치(200)의 식별 정보를, 서비스 제공자(PRV)에 통지한다. 정보 처리 장치(200)의 식별 정보도, 서버(300)의 데이터 베이스에 등록된다. 정보 처리 장치(200)의 식별 정보로서는, 정보 처리 장치(200)의 MAC 어드레스를 이용해도 좋다.

서비스 제공자(PRV)는, 등록된 사용자(USR)에 대해, 테스터 하드웨어(100)를 송부한다(S104). 시험 시스템(2)을 널리 보급시키고자 하는 서비스 제공자(PRV) 측의 관점, 및 저렴하게 시험 시스템(2)을 구축하고자 하는 사용자(USR) 측의 관점을 감안하여, 서비스 제공자(PRV)와 사용자(USR)는, 테스터 하드에어(100)는 무상으로 대여하는 계약을 맺어도 좋다. 당연히, 사용자(USR)에 의한 테스터 하드웨어(100)의 개변이나 분해는 계약에 의해 금지된다.

사용자(USR)는, 서비스 제공자(PRV)가 개설하는 웹사이트에 액세스, 로그인하여, 제어 프로그램(302)을 다운로드 하고, 등록한 정보 처리 장치(200)에 설치한다(S106). 또한 서비스 제공자(PRV)는, 제어 프로그램(302)의 사용은, 등록된 정보 처리 장치(200)에서만 허가해도 좋다. 또한, 제어 프로그램(304)은, CD-ROM이나 DVD-ROM 등의 미디어에 저장된 상태로 배포되어도 좋다.

여기까지에 의해, 사용자(USR)는 테스터 하드웨어(100) 및 정보 처리 장치(200)를 사용하여, 시험 시스템(2)을 구축할 수 있게 된다.

시험 시스템(2)의 셋업을 목적으로 하는 사용자(USR)는, 웹사이트에 액세스하여, 로그인한다. 웹사이트에는, 다운로드 가능한 프로그램 모듈(304) 및 구성 데이터(306)의 리스트가 게재되어 있다. 그리고, 사용자(USR)는, 시험 대상의 DUT(4)의 종류나 시험 내용에 적합한 프로그램 모듈(304), 구성 데이터(306)를 선택하고(S108), 그들의 다운로드를 요구한다(S110). 이를 받고, 서버(300)로부터, 프로그램 모듈(304)이나 구성 데이터(306)가, 정보 처리 장치(200)에 공급된다(S112).

또한, 사용자(USR)는 서비스 제공자(PRV)의 서버(300)에 대해, 원하는 프로그램 모듈(304)이나 구성 데이터(306)의 사용 허가를 신청한다(S114).

프로그램 모듈(304)이나 구성 데이터(306)에는, 사용 기간에 따른 요금이 정해져 있다. 서비스 제공자(PRV)는, 사용자(USR)로부터의 요금 지불을 조건으로(S116), 프로그램 모듈(304), 구성 데이터(306)마다, 그들의 사용을 허가하는 라이센스 키를 발행한다(S118).

구성 데이터(306)에 대한 라이센스 키를 제1라이센스 키(KEY1), 프로그램 모듈(304)에 대한 라이센스 키를 제2라이센스 키(KEY2)로 칭하고, 구별한다.

제1라이센스 키(KEY1)는, 대상이 되는 구성 데이터(306)에 대해, 사용자에 의해 미리 지정되어 데이터 베이스에 등록되어 있는 정보 처리 장치(200)와의 조합시에만, 사용을 허가한다. 제1라이센스 키(KEY1)에는, 대상이 되는 구성 데이터(306)를 나타내는 데이터와, 사용이 허가되는 정보 처리 장치의 식별 정보 및, 구성 데이터(306)의 사용이 허가되는 사용 허가 기간을 나타내는 데이터를 포함한다. 당연히, 제1라이센스 키(KEY1)는, 암호화되어 있다.

마찬가지로 제2라이센스 키(KEY2)는, 대상이 되는 프로그램 모듈(304)에 대해, 사용자에 의해 미리 지정되어 데이터 베이스에 등록되어 있는 정보 처리 장치(200) 상에서만, 사용을 허가한다. 제2라이센스 키(KEY2)에는, 대상이 되는 프로그램 모듈(304)을 나타내는 데이터와, 사용이 허가되는 정보 처리 장치의 식별 정보 및, 프로그램 모듈(304)의 사용이 허가되는 사용 허가 기간을 나타내는 데이터를 포함한다. 당연히, 제2라이센스 키(KEY2)도 암호화되어 있다.

또한, 변형예에 있어서, 사용 허가 기간을 설정하지 않고 무기한으로 해도 좋다.

이상이 시험 시스템(2)의 구성이다. 이어서 시험 시스템(2)의 동작을 설명한다.

도 11의 흐름을 거쳐, 정보 처리 장치(200)에는, 제어 프로그램(302), 프로그램 모듈(304)이 저장되어 있고, 또한 테스터 하드웨어(100)의 비휘발성 메모리(102)에는, 구성 데이터(306)가 기록되어 있다.

사용시, 사용자(USR)는, 정보 처리 장치(200)와 테스터 하드웨어(100)를 통해 접속한다. 그리고 사용자(USR)는, 테스터 하드웨어(100)의 전원을 투입하고, 정보 처리 장치(200)에서 제어 프로그램(302)을 기동한다.

정보 처리 장치(200)는, 구성 데이터(306)의 인증을 진행한다. 구성 데이터(306)의 인증은, 제어 프로그램(302)의 기동시에 진행해도 좋다.

도 2의 하드웨어 액세스부(212)는, 테스터 하드웨어(100)의 비휘발성 메모리(102)에 저장되는 구성 데이터(306)의 정보를 취득한다. 인증부(214)는, 구성 데이터(306)에 대해 발행된 제1라이센스 키(KEY1)를 참조한다. 제1라이센스 키(KEY1)가 존재하는 경우, 그 라이센스 키(KEY1)에 포함되는 정보 처리 장치의 식별 정보가, 사용자가 현재 사용하는 정보 처리 장치(200)의 그것과 일치하는지, 또한 현재의 시각이 사용 허가 기간에 포함되는지가 판정된다. 식별 정보가 일치하고, 사용 허가 기간 내인 경우, 인증부(214)는, 구성 데이터(306)가 정보 처리 장치(200)와의 조합시에 사용이 허가되어 있는 것으로 판정하고, 테스터 하드웨어(100)에 있어서, 비휘발성 메모리(102) 내의 구성 데이터(306)의 사용이 허가된다. 이에 의해, 테스터 하드웨어(100)는 제1라이센스 키(KEY1)가 발행이 완료된 경우에만, 구성 데이터(306)에 따라 동작할 수 있게 된다. 사용 허가 기간을 지난 경우에는, 사용자에게, 그 구성 데이터(306)에 대한 사용의 재계약 신청을 촉구한다.

또한 정보 처리 장치(200)는, 프로그램 모듈(304)의 인증을 진행한다. 구체적으로는, 인증부(214)는, 사용자가 사용을 의도한 프로그램 모듈(304) 각각에 대해 발행된 제2라이센스 키(KEY2)를 참조한다. 제2라이센스 키(KEY2)가 존재하는 경우, 그 라이센스 키(KEY2)에 포함되는 정보 처리 장치의 식별 정보가, 사용자가 현재 사용하는 정보 처리 장치(200)의 그것과 일치하는지 판정된다. 일치하는 경우, 인증부(214)는, 프로그램 모듈(304)이 정보 처리 장치(200)와의 조합시에 사용이 허가되어 있는 것으로 판정하고, 프로그램 모듈(304)을 제어하는 제어 프로그램(302)에 입력하는 것을 허가한다.

여기서, 비휘발성 메모리(102)에 저장되는 구성 데이터(306)가 상정하는 DUT의 종류와, 테스트 프로그램(240)과 조합되는 프로그램 모듈(304)이 정합되지 않는 경우가 상정된다. 예컨대 구성 데이터(306)가 메모리 시험용의 데이터임에도 불구하고, 시험 알고리즘 모듈(304a)이, A/D 컨버터의 기능 평가의 리니얼리티 검증 프로그램인 경우 등이 있다. 이 경우, 메모리인 DUT(4)를 시험하는 것은 불가능하다. 여기서, 제어 프로그램(302)은, 정보 처리 장치(200)에, 프로그램 모듈(304)과 구성 데이터(306)의 정합성을 체크하는 기능을 제공하는 것이 바람직하다. 정합성이 떨어지는 경우, 정보 처리 장치(200)가 사용자에게 그 취지를 통지하는 것에 의해, 올바른 프로그램 모듈(304)과 구성 데이터(306)에 의한 시험을 담보할 수 있다.

이상의 처리를 거쳐, 정보 처리 장치(200)에서 테스트 프로그램(240)에 기초한 시험을 실행할 수 있게 된다.

실행부(220)는, 주로 제어 프로그램(302) 및 시험 알고리즘 모듈(304a)로 구성되는 테스트 프로그램(240)에 기초하여, 테스터 하드웨어(100)를 제어한다. 시험 결과 얻어진 데이터는, 테스터 하드웨어(100)로부터 정보 처리 장치(200)에 송신되고, 기억 장치(206)에 저장된다.

또한, 해석부(230)는, 해석 툴 모듈(304b)이 규정하는 해석 수법에 의해 테스터 하드웨어(100)로부터 얻어진 데이터를 해석한다.

이상이 시험 시스템(2)의 동작이다. 시험 시스템(2)은, 종래의 시험 장치에 비해 이하의 이점을 갖는다.

1. 이 시험 시스템(2)에 있어서, 테스터 하드웨어(100)는, 특정의 디바이스나, 시험 내용에 한정된 구성을 구비하지 않고, 다양한 시험 내용에 대응 가능한 범용성을 갖고 설계되어 있다. 그리고, 다양한 종류의 피시험 디바이스, 시험 내용에 최적화된 구성 데이터가, 서비스 제공자 또는 제3자에 의해 준비되고, 서버(300)에 저장되어 있다.

그리고, 사용자(USR)는, 검사 대상의 DUT(4)에 최적한 구성 데이터(306)를 선택하고, 테스터 하드웨어의 비휘발성 메모리(102)에 기록하는 것에 의해, DUT(4)를 적절하게 시험할 수 있다.

즉, 이 시험 시스템(2)에 의하면, DUT(4)의 종류나 시험 항목마다 개별의 시험 장치(하드웨어)를 준비할 필요가 없어지기 때문에, 사용자의 비용 부담을 경감할 수 있다.

2. 또한, 신규 디바이스가 개발되어, 종래에 존재하지 않는 시험이 필요해진 경우, 서비스 제공자(PRV) 또는 제3자에 의해, 그 시험 내용을 실현하기 위한 구성 데이터(306)나 프로그램 모듈(304)이 제공될 것이다. 따라서 사용자는, 테스터 하드웨어의 처리 능력의 범위 내에 있어서, 현재에서부터 장래에 걸쳐 개발되는 디바이스를 시험할 수 있다.

3. 또한 종래에는, 개발 단계의 반도체 디바이스를 검사할 때에, 전원 장치, 임의 파형 발생기, 오실로스코프나 디지타이저를 개별로 준비하고, 그들을 조합하여, 원하는 특성을 측정할 필요가 있었다. 이에 대해 실시형태에 따른 시험 시스템(2)에 의하면, 정보 처리 장치(200)와 테스터 하드웨어(100)를 준비하면, 다양한 반도체 디바이스를 간이하고 적절하게 시험할 수 있다.

4. 테스터 하드웨어(100)는, 설계 개발 단계에서의 사용을 전제로 하면, 동시 측정 가능한 피시험 디바이스의 개수, 즉 채널 수를 적게 설계할 수 있다. 또한 정보 처리 장치와의 협조 동작을 전제로 하여 설계할 수 있다. 또한 필요에 따라 그 성능 중 일부를 타협할 수도 있다. 이와 같은 이유로, 테스터 하드웨어(100)는, 양산용의 시험 장치에 비해, 저렴하고, 또한 매우 콤팩트하게, 구체적으로는 데스크톱 사이즈, 포터블로 구성할 수 있다.

이 경우, 사용자(USR)의 관점에서는, 연구자·개발자마다, 또는 연구 개발 그룹마다, 테스터 하드웨어를 보유할 수 있게 된다. 서비스 제공자(PRV)의 관점에서는, 테스터 하드웨어(100)의 보급을 촉진할 수 있어, 수익을 기회를 확대할 수 있다.

5. 또한 종래의 시험 장치는 거대했기 때문에, 그 이동은 현실적으로는 불가능하여, 사용자가 DUT(4)를 시험 장치까지 반송할 필요가 있었다. 이에 대해 테스터 하드웨어(100)를 소형화하는 것에 의해, 그것을 피시험 디바이스의 장소까지 이동할 수 있게 된다.

예컨대 클린룸 내에서, 피시험 디바이스를 시험하고자 할 때, 시험 장치의 설치 개소가 피시험 디바이스와 떨어져 있는 경우, 디바이스의 오염을 고려하면, 클린룸 내라고는 해도, 디바이스를 장거리 이동시키는 것은 바람직하지 않다. 즉 종래에는, 피시험 디바이스 및 시험 장치 양쪽 모두 이동시키는 것이 곤란하여, 시험 장치의 이용이 제한되는 경우가 있었다. 실시형태에 따른 시험 시스템(2)은, 클린룸 내의 다양한 개소에 설치할 수 있고, 또한 필요에 따라 클린룸 내에 반입하거나 반출할 수 있다. 또는 실외의 특수한 환경에서의 시험도 가능해진다. 즉, 시험 장치를 이용할 수 있는 상황을, 종래보다 훨씬 넓힐 수 있다.

6. 또한, 이 시험 시스템(2)에서는, 다양한 프로그램 모듈(304)이 서비스 제공자(PRV)에 의해 클라우드인 서버(300)상에 준비되어 있고, 사용자(USR)는 그 중에서, 반도체 디바이스의 종류, 시험 항목, 평가 알고리즘에 적합한 것을 선택하여, 테스트 프로그램(240)에 입력할 수 있다. 그 결과, 사용자(USR)는, 종래와 같이 테스트 프로그램을 직접 작성하지 않고, 디바이스를 적절하게 시험할 수 있다.

이상, 본 발명에 대해, 다양한 실시형태를 바탕으로 설명했다. 이상의 실시형태는 예시이며, 그들의 각 구성 요소나 각 처리 프로세스의 조합에 다양한 변형예가 가능하고, 또한 그와 같은 변형예도 본 발명의 범위에 포함되는 것은 당업자에게 이해되는 부분이다. 이하, 이와 같은 변형에 대해 설명한다.

(제1변형예)

실시형태에서는, 라이센스 키는, 등록된 정보 처리 장치(200)와의 조합을 조건으로 하여, 프로그램 모듈(304)이나 구성 데이터(306)의 사용을 허가하는 방법에 대해 설명했다.

이에 대해, 제1변형예에서는, 정보 처리 장치(200) 대신에, 사용자가 지정한 테스터 하드웨어(100)와의 조합을 조건으로 하여, 프로그램 모듈(304)이나 구성 데이터(306)의 사용을 허가한다. 이 경우, 제1라이센스 키(KEY1)는, 허가 대상이 되는 구성 데이터(306)의 식별 정보와, 사용을 허가해야 할 테스터 하드웨어(100)의 식별 정보를 포함한다.

사용자(USR)가 테스트 프로그램(240)을 기동하면, 인증부(214)가, 테스터 하드웨어(100)의 ID를 취득하고, 제1라이센스 키(KEY1)에 취득한 ID가 포함되는 경우, 구성 데이터(306)가 비휘발성 메모리(102)로부터 판독 가능하게 되고, 테스터 하드웨어(100)가 구성 데이터(306)에 따라 동작 가능하게 된다. 제2라이센스 키(KEY2)에 대해서도 마찬가지이다.

또는, 서비스 제공자(PRV)로부터 사용자(USR)에게, 하드웨어 키(동글(dongle)이라고도 불린다.)를 공급하고, 정보 처리 장치(200)에 하드웨어 키가 접속되어 있는 것을 조건으로, 프로그램 모듈(304)이나 구성 데이터(306)를 사용할 수 있도록 해도 좋다.

(제2변형예)

실시형태에서는, 프로그램 모듈(304), 구성 데이터(306)를 서버에 저장해 두고, 각각에 개별로 사용 허가를 부여하는 경우를 설명했지만, 본 발명은 그에 한정되지 않는다. 서버(300)는, 프로그램 모듈(304)과 구성 데이터(306) 중 어느 하나를, 다운로드 가능하게 저장하는 것에 의해서도, 시험 시스템(2)은, 사용자가 원하는 시험 알고리즘, 평가 알고리즘에 따라 다양한 디바이스를 적절하게 시험할 수 있다.

(제3변형예)

실시형태에서는, 정보 처리 장치(200)에서, 인증이나 테스트 프로그램의 실행이 진행되는 경우를 설명했다.

이에 대해, 제3변형예에서는, 인증에 관한 처리는, 서버(300) 상에서 진행해도 좋다. 구체적으로는, 서버(300)가 라이센스 키를 발행하는 대신에, 사용자가 시스템(2)을 사용할 때마다, 정보 처리 장치(200)로부터 서버(300)의 웹사이트에 액세스, 로그인하여, 프로그램 모듈(304)이나 구성 데이터(306)의 사용 허가를 요구하는 방법으로 해도 좋다. 이 경우, 서버(300)는, 사용 허가를 요구하는 사용자가 데이터 베이스에 등록되어 있고, 또한, 동일한 사용자 ID로, 현재, 그 프로그램 모듈(304)이나 구성 데이터(306)가 사용되고 있지 않음을 전제로 하여, 프로그램 모듈(304)이나, 구성 데이터(306)의 사용을 허가해도 좋다.

또한, 시험 알고리즘(304a)을 정보 처리 장치(200)에 다운로드 시키는 대신에, 서버(300) 상에서, 테스트 프로그램(240)을 실행하는 구성으로 해도 좋다. 이 경우, 서버(300) 측에 테스트 제어부(210)의 일부 또는 전부가 마련되게 되고, 제어 명령이 정보 처리 장치(200)를 경유하여 테스터 하드웨어(100)에 전송된다.

마찬가지로, 해석 툴 모듈(304b)을 정보 처리 장치(200)에 다운로드 시키는 대신에, 서버(300) 상에서 테스트 프로그램(240)을 실행하는 구성으로 해도 좋다. 이 경우, 서버(300) 측에 테스트 제어부(210)의 일부 또는 전부가 마련되게 되고, 테스터 하드웨어(100)에 있어서 취득된 데이터는, 정보 처리 장치(200)를 경유하여, 서버(300)에 업로드되고, 서버(300)에서 처리된다.

실시형태를 바탕으로 본 발명을 설명했지만, 실시형태는 본 발명의 원리, 응용을 나타내는 것에 불과하며, 실시형태에는, 청구범위에 규정된 본 발명의 사상을 일탈하지 않는 범위에서, 많은 변형예나 배치의 변경이 인정된다.

본 발명은, 시험 장치에 관한 것이다.

2: 시험 시스템
4: DUT
6: 소켓
8: 네트워크
10: 버스
100: 테스터 하드웨어
102: 비휘발성 메모리
110: AC 플러그
112: 전원 스위치
114: 커넥터
120: 소켓
122: 커넥터
124: 핀
126: 케이블
130: 인터페이스부
132: 컨트롤러
134: 이상 검출부
136: 내부 전원
140: 디바이스 전원
P_IO: 테스터 핀
142: 신호 발생기
144: 신호 수신기
148: 임의 파형 발생기
150: 디지타이저
152: 파라메트릭 측정 유닛
154: RAM
160: 릴레이 스위치 그룹
162: 내부 버스
200: 정보 처리 장치
202: 제1인터페이스부
204: 제2인터페이스부
206: 기억 장치
208: 데이터 취득부
210: 테스트 제어부
212: 하드웨어 액세스부
214: 인증부
220: 실행부
222: 프로그램 카운터
224: 인터럽트·매치 검출부
230: 해석부
232: 표시부
240: 테스트 프로그램
300: 서버
302: 제어 프로그램
304: 프로그램 모듈
304a: 시험 알고리즘 모듈
304b: 해석 툴 모듈
306: 구성 데이터
308: 데이터 베이스
310: 기억부
312: 신청 접수부
314: 데이터 베이스 등록부
316: 인증부
320: 리스트 표시부
322: 다운로드 제어부
324: 라이센스 키 발행부
400: 구성 데이터
402: 소프트웨어 모듈
500: 제어 모듈
502: 기능 모듈
504: 버스 보드
506a: 노이즈 필터
506b: 전원 보드
508: 냉각팬
P1: 버스 포트
P2: 센드 포트
P3: 리턴 포트
510: 제3프로그램 가능 모듈
102c: 제3비휘발성 메모리
512: 시스템 컨트롤러
514: 버스 컨트롤러
516: PG 컨트롤러
518: PLL
520: 오실레이터
522: 버스 셀렉터
524: 메인 포트
526: 확장 포트
530: 제1프로그램 가능 디바이스
102a: 제1비휘발성 메모리
532: 제2프로그램 가능 디바이스
102b: 제2비휘발성 메모리
534: 버스 보트
536: 휘발성 메모리
540: 핀 일렉트로닉스
542: 패턴 발생기
544: 타이밍 발생기
546: 포맷 컨트롤러
548: 센스 컨트롤러
550: 페일 메모리 컨트롤러
560: 핀 컨트롤러
562: 디바이스 전원 컨트롤러
564: DC 컨트롤러
566: 파형 발생기 컨트롤러
568: 디지타이저 컨트롤러
570: 제1D/A 컨버터
572: 제2D/A 컨버터
574: 제3D/A 컨버터
576: 제4D/A 컨버터
Dr: 드라이버
Cp: 전압 비교기
Lc: 래치 회로
Dc: 디지털 콤퍼레이터
USR: 사용자
PRV: 서비스 제공자

Claims

피시험 디바이스를 시험하는 시험 시스템에 있어서,
각각이 상기 시험 시스템에 상이한 기능을 제공하기 위한 복수의 구성 데이터를 저장하는 서버;
재기록 가능한 메모리를 포함하고, 해당 메모리에 저장된 구성 데이터에 따라, 적어도 그 기능 중 일부가 변경 가능하게 구성되고, 적어도, 상기 피시험 디바이스에 대해 전원 전압을 공급하고, 상기 피시험 디바이스에 신호를 송신하며, 상기 피시험 디바이스로부터의 신호를 수신 가능하게 구성되는 테스터 하드웨어; 및
(i) 상기 시험 시스템의 셋업시에, 상기 서버로부터 사용자가 지정한 시험 내용을 위한 상기 구성 데이터를 취득하고, 상기 테스터 하드웨어의 상기 메모리에 상기 구성 데이터를 기록하는 한편, (ii) 상기 피시험 디바이스의 시험시에, 테스트 프로그램을 실행하고, 상기 테스트 프로그램에 따라, 상기 테스터 하드웨어를 제어하는 한편, 상기 테스터 하드웨어의 의해 취득된 데이터를 처리 가능하게 구성된 정보 처리 장치를 포함하고,
상기 서버는,
상기 복수의 구성 데이터 및 데이터 베이스를 저장하는 기억부;
사용자로부터의 상기 시험 시스템에 관한 서비스의 이용 신청을 접수하고, 상기 사용자의 정보 및 상기 사용자가 지정한 상기 정보 처리 장치의 식별 정보를, 상기 데이터 베이스에 등록하는 데이터 베이스 등록부;
상기 사용자의 로그인 인증을 진행하는 인증부;
상기 복수의 구성 데이터의 리스트를 표시하는 리스트 표시부;
상기 사용자로부터의 상기 구성 데이터의 다운로드 요구에 응답하여, 상기 구성 데이터를 상기 정보 처리 장치에 제공하는 다운로드 제어부; 및
상기 사용자로부터 상기 구성 데이터의 사용 허가 신청을 접수하고, 허가해야 할 사용자에 대해 제1라이센스 키를 발행하는 라이센스 키 발행부를 포함한 것을 특징으로 하는 시험 시스템.
제1항에 있어서,
상기 정보 처리 장치에서 실행되는 상기 테스트 프로그램은,
제어 프로그램과, 상기 제어 프로그램에 입력되어, 시험 알고리즘을 규정하는 프로그램 모듈의 조합으로 구성되고,
상기 서버의 상기 기억부에는, 복수의 상기 프로그램 모듈로, 각각이 상이한 시험 알고리즘을 규정하는 복수의 프로그램 모듈이 저장되고,
상기 리스트 표시부는, 상기 복수의 프로그램 모듈의 리스트를 표시하고,
상기 다운로드 제어부는, 사용자로부터의 상기 프로그램 모듈의 다운로드 요구에 응답하여, 상기 프로그램 모듈을 상기 정보 처리 장치에 제공하고,
상기 라이센스 키 발행부는, 상기 사용자로부터 상기 프로그램 모듈의 사용 허가 신청을 접수하고, 허가해야 할 사용자에 대해 제2라이센스 키를 발행하는 것을 특징으로 하는 시험 시스템.
피시험 디바이스를 시험하는 시험 시스템에 있어서,
각각이 상기 시험 시스템에 상이한 기능을 제공하기 위한 복수의 구성 데이터를 저장하는 서버;
재기록 가능한 메모리를 포함하고, 해당 메모리에 저장된 구성 데이터에 따라, 적어도 그 기능 중 일부가 변경 가능하게 구성되고, 적어도, 상기 피시험 디바이스에 대해 전원 전압을 공급하고, 상기 피시험 디바이스에 신호를 송신하며, 상기 피시험 디바이스로부터의 신호를 수신 가능하게 구성되는 테스터 하드웨어; 및
(i) 상기 시험 시스템의 셋업시에, 상기 서버로부터 사용자가 지정한 시험 내용을 위한 상기 구성 데이터를 취득하고, 상기 테스터 하드웨어의 상기 메모리에 상기 구성 데이터를 기록하는 한편, (ii) 상기 피시험 디바이스의 시험시에, 테스트 프로그램을 실행하고, 상기 테스트 프로그램에 따라, 상기 테스터 하드웨어를 제어하는 한편, 상기 테스터 하드웨어의 의해 취득된 데이터를 처리 가능하게 구성된 정보 처리 장치를 포함하고,
상기 시험 시스템에 관한 서비스 제공자는, 사용자에 의한 구성 데이터의 사용에 앞서, 허가 대상이 되는 상기 구성 데이터의 식별 정보와, 사용을 허가해야 할 상기 정보 처리 장치의 식별 정보를 포함하는 제1라이센스 키를 발행하고,
상기 정보 처리 장치는,
현재 접속되어 있는 상기 테스터 하드웨어의 상기 메모리에 저장된 상기 구성 데이터의 정보를 취득하고,
그 구성 데이터의 식별 정보를 포함하는 상기 제1라이센스 키가 존재하는 경우에, 그 제1라이센스 키에 포함되는 상기 정보 처리 장치의 식별 정보가, 자신의 식별 정보와 일치하는지를 판정 가능하게 구성되고,
상기 테스터 하드웨어는, 일치하는 경우에, 상기 구성 데이터에 따라 동작 가능하게 구성되는 것을 특징으로 하는 시험 시스템.
제3항에 있어서,
상기 제1라이센스 키는, 상기 구성 데이터의 사용이 허가되는 사용 허가 기간을 나타내는 데이터를 더 포함하고,
상기 정보 처리 장치는, 상기 구성 데이터의 사용 시각이, 상기 사용 허가 기간에 포함되는지 여부를 판정 가능하게 구성되고,
상기 테스터 하드웨어는, 상기 사용 시각이 상기 사용 허가 기간에 포함되는 경우에, 상기 구성 데이터에 따라 동작 가능하게 구성되는 것을 특징으로 하는 시험 시스템.
제1항 내지 제4항 중 어느 한 항에 있어서,
상기 정보 처리 장치에서 실행되는 상기 테스트 프로그램은,
제어 프로그램과, 상기 제어 프로그램에 입력되어, 시험 알고리즘을 규정하는 프로그램 모듈의 조합으로 구성되고,
상기 서버는, 각각이 상이한 시험 알고리즘을 규정하는 복수의 프로그램 모듈을 저장하고,
상기 정보 처리 장치는, 상기 서버로부터 사용자가 지정한 시험 내용을 위한 상기 프로그램 모듈을 취득 가능하게 구성되는 것을 특징으로 하는 시험 시스템.
제1항 내지 제4항 중 어느 한 항에 있어서,
상기 정보 처리 장치에서 실행되는 상기 테스트 프로그램은,
제어 프로그램과, 상기 제어 프로그램에 입력되어, 시험 결과 얻어진 데이터를 처리, 해석하는 평가 알고리즘을 규정하는 프로그램 모듈의 조합으로 구성되고,
상기 서버는, 각각이 상이한 평가 알고리즘을 규정하는 복수의 프로그램 모듈을 저장하고,
상기 정보 처리 장치는, 상기 서버로부터 사용자가 지정한 처리 또는 해석 수법을 위한 상기 프로그램 모듈을 취득 가능하게 구성되는 것을 특징으로 하는 시험 시스템.
피시험 디바이스를 시험하는 시험 시스템에 있어서,
각각이 상기 시험 시스템에 상이한 기능을 제공하기 위한 복수의 구성 데이터를 저장하는 서버;
재기록 가능한 메모리를 포함하고, 해당 메모리에 저장된 구성 데이터에 따라, 적어도 그 기능 중 일부가 변경 가능하게 구성되고, 적어도, 상기 피시험 디바이스에 대해 전원 전압을 공급하고, 상기 피시험 디바이스에 신호를 송신하며, 상기 피시험 디바이스로부터의 신호를 수신 가능하게 구성되는 테스터 하드웨어; 및
(i) 상기 시험 시스템의 셋업시에, 상기 서버로부터 사용자가 지정한 시험 내용을 위한 상기 구성 데이터를 취득하고, 상기 테스터 하드웨어의 상기 메모리에 상기 구성 데이터를 기록하는 한편, (ii) 상기 피시험 디바이스의 시험시에, 테스트 프로그램을 실행하고, 상기 테스트 프로그램에 따라, 상기 테스터 하드웨어를 제어하는 한편, 상기 테스터 하드웨어의 의해 취득된 데이터를 처리 가능하게 구성된 정보 처리 장치를 포함하고,
상기 정보 처리 장치에서 실행되는 상기 테스트 프로그램은,
제어 프로그램과, 상기 제어 프로그램에 입력되어, 시험 알고리즘을 규정하는 프로그램 모듈의 조합으로 구성되고,
상기 서버는, 각각이 상이한 시험 알고리즘을 규정하는 복수의 프로그램 모듈을 저장하고,
상기 정보 처리 장치는, 상기 서버로부터 사용자가 지정한 시험 내용을 위한 상기 프로그램 모듈을 취득 가능하게 구성되고,
상기 시험 시스템에 관한 서비스 제공자는, 사용자에 의한 상기 프로그램 모듈의 사용에 앞서, 허가 대상이 되는 상기 프로그램 모듈의 식별 정보와, 사용을 허가해야 할 상기 정보 처리 장치의 식별 정보를 포함하는 제2라이센스 키를 발행하고,
상기 정보 처리 장치는, 사용자가 이용하고자 하는 프로그램 모듈의 식별 정보를 포함하는 상기 제2라이센스 키가 존재하는 경우에, 그 제2라이센스 키에 포함되는 상기 정보 처리 장치의 식별 정보가, 자신의 식별 정보와 일치하는지를 판정 가능하게 구성되고,
일치하는 경우에, 상기 프로그램 모듈을 상기 테스트 프로그램의 일부로서 사용할 수 있는 것을 특징으로 하는 시험 시스템.
피시험 디바이스를 시험하는 시험 시스템에 있어서,
각각이 상기 시험 시스템에 상이한 기능을 제공하기 위한 복수의 구성 데이터를 저장하는 서버;
재기록 가능한 메모리를 포함하고, 해당 메모리에 저장된 구성 데이터에 따라, 적어도 그 기능 중 일부가 변경 가능하게 구성되고, 적어도, 상기 피시험 디바이스에 대해 전원 전압을 공급하고, 상기 피시험 디바이스에 신호를 송신하며, 상기 피시험 디바이스로부터의 신호를 수신 가능하게 구성되는 테스터 하드웨어; 및
(i) 상기 시험 시스템의 셋업시에, 상기 서버로부터 사용자가 지정한 시험 내용을 위한 상기 구성 데이터를 취득하고, 상기 테스터 하드웨어의 상기 메모리에 상기 구성 데이터를 기록하는 한편, (ii) 상기 피시험 디바이스의 시험시에, 테스트 프로그램을 실행하고, 상기 테스트 프로그램에 따라, 상기 테스터 하드웨어를 제어하는 한편, 상기 테스터 하드웨어의 의해 취득된 데이터를 처리 가능하게 구성된 정보 처리 장치를 포함하고,
상기 정보 처리 장치에서 실행되는 상기 테스트 프로그램은,
제어 프로그램과, 상기 제어 프로그램에 입력되어, 시험 결과 얻어진 데이터를 처리, 해석하는 평가 알고리즘을 규정하는 프로그램 모듈의 조합으로 구성되고,
상기 서버는, 각각이 상이한 평가 알고리즘을 규정하는 복수의 프로그램 모듈을 저장하고,
상기 정보 처리 장치는, 상기 서버로부터 사용자가 지정한 처리 또는 해석 수법을 위한 상기 프로그램 모듈을 취득 가능하게 구성되고,
상기 시험 시스템에 관한 서비스 제공자는, 사용자에 의한 상기 프로그램 모듈의 사용에 앞서, 허가 대상이 되는 상기 프로그램 모듈의 식별 정보와, 사용을 허가해야 할 상기 정보 처리 장치의 식별 정보를 포함하는 제2라이센스 키를 발행하고,
상기 정보 처리 장치는, 사용자가 이용하고자 하는 프로그램 모듈의 식별 정보를 포함하는 상기 제2라이센스 키가 존재하는 경우에, 그 제2라이센스 키에 포함되는 상기 정보 처리 장치의 식별 정보가, 자신의 식별 정보와 일치하는지를 판정 가능하게 구성되고,
일치하는 경우에, 상기 프로그램 모듈을 상기 테스트 프로그램의 일부로서 사용할 수 있는 것을 특징으로 하는 시험 시스템.
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