JP2006208054A - 機能検査方法 - Google Patents
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Abstract
【課題】 検査のための余計なメモリを持つことなく、組込み電子機器の機能検査が確実にできるようにする。
【解決手段】 外部ホスト端末30から供給された検査プログラム及び/又はデータを、JTAG準拠のポート及びバウンダリスキャンセルを搭載する機器ホストCPU21のバウンダリスキャンセルにセットし、機能検査が行われる第1の機能ブロック24及び/又は第2の機能ブロック25に送信、実行し、出力値を計測手段に送信、測定する。
【選択図】 図1
【解決手段】 外部ホスト端末30から供給された検査プログラム及び/又はデータを、JTAG準拠のポート及びバウンダリスキャンセルを搭載する機器ホストCPU21のバウンダリスキャンセルにセットし、機能検査が行われる第1の機能ブロック24及び/又は第2の機能ブロック25に送信、実行し、出力値を計測手段に送信、測定する。
【選択図】 図1
Description
本発明は、電子機器の機能検査を行う機能検査方法に関する。
従来、IC(Integrated Circuit)の機能検査としてテストピンを、基板に設置したICのピンに直接押し当てるインサーキットテスト(In-circuit Test)手法が用いられてきた。しかしながら、デバイスの高集積化によるピン数の増加、高密度実装の需要によるパッケージの小型化に伴い、従来のように端子にプローブを当てる検査が困難なほどに端子が小さく、かつ端子間距離が短くなったICが主流となってきたため、簡単に精度の高いテストを行えるような新たなテスト手法が望まれていた。
このような要請に対して、ICの内部ロジックと各ピンとの間に、セルと称するシフトレジスタを配置し、ICの全ての外部入出力ピンを順次走査するようにテストデータの入出力を行うことで、挙動を検査するテストが行われるようになった。この検査方式が、バウンダリスキャンテスト(BST:Boundary Scan Test:境界走査試験)であり、その標準を定めたものがJTAG(Joint Test Action Group)と呼ばれ、IEEE1149で規格化されている。
JTAG準拠のICには、本来の機能を果たす内部回路のほかに、JTAGに対応した回路とTAP(Test Access Port)と呼ばれる5本の端子(TDI:Test Data In,TDO:Test Data Out,TMS:Test Mode Select,TCK:Test ClocK,TRST:Test ReSeT)から成るシリアルインタフェースを有しており、テストデータの入出力や制御に用いられる。JTAGにおけるバウンダリスキャンテストは、テスト用ボード上で検査するICのTAP端子をデイジーチェーン接続し、複数のICを同時に検査する。
また、IC(Integrated Circuit)の機能検査には、予め内蔵したフラッシュメモリに機器機能検査(Diagnostic)プログラムを書き込んでおき、外部ホスト端末から機器ホストのCPU(Central Processing Unit)に制御コマンドを送ることで、この機器機能検査プログラムを機器ホストCPUにダウンロードし、機器機能検査プログラムを実行することで所定の機能を有するデバイスに対して機能検査を実行する方法がある。
上述した従来の機器機能検査の例について図6を参照して説明する。図6に示した合成樹脂等で成型された機器の回路基板1上には機器機能検査プログラムを格納したフラッシュメモリ2、及び検査対象となる機器に対して機能検査の制御を行う機器ホストCPU3、所定の機能を実現する第1の機能ブロック4,第2の機能ブロック5を設置してある。フラッシュメモリ2からは、予め格納してある機器機能検査プログラムが機器ホストCPU3に供給されるよう接続してあり、機器ホストCPU3からの検査用データ等が第1の機能ブロック4,第2の機能ブロック5に供給される。そして、パーソナルコンピュータ、又はマイクロコンピュータ等から成る外部ホスト端末10と回路基板1とが接続され、外部ホスト端末10よりCPU制御コマンドが、機器ホストCPU3に供給される構成となっている。
機器機能検査を行う際には、外部ホスト端末10から発行されるCPU制御コマンドを受けた機器ホストCPU3の動作により、フラッシュメモリ2から機器機能検査プログラムが機器ホストCPU3にダウンロードされる。そして、この機器機能検査プログラムを実行することにより、第1の機能ブロック4,第2の機能ブロック5に対してそれぞれ所定の第1の機能検査,第2の機能検査が実施され、図示しない外部の測定器等で出力値を測定、検証していた。
また、機器機能検査の別の例として、特許文献1には、IEEE1394ネットワークを介して、相互に接続された機器の診断処理を行うことで、遠隔地から自己試験の実行命令の送信、及び自己試験の結果読取りを行うシステムについて記載されている。
特開2002−314542号公報(図4)
上述したように、従来の機器機能検査においては、事前に機器に内蔵したフラッシュメモリに機器機能検査プログラムを書き込んでおき、外部ホスト端末からの検査指示により、適宜プログラムをダウンロードすることで、検査対象となるデバイスに対して各種検査を実行する形態がとられている。しかしながら、プログラム格納のためには、フラッシュメモリに本来の機器動作に不要なメモリ領域が必要となり、また、プログラム変更時には全メモリ領域の書き換えが必要となる。このため、プログラムの変更箇所以外にも影響を与えてしまうという問題がある。また、機器ホストCPU、メモリデバイスの安定した動作が得られない場合には機器機能検査プログラムが動かなくなってしまう可能性もある。同様に、機器ホストCPU自体の動作プログラムが完成するまで機器機能検査プログラムが動かないため、検査対象デバイスに対する機器機能検査を行うことができない、といった様々な問題が生じている。
また、従来から用いられてきたJTAGのアーキテクチャを用いた機能検査の主流は、バウンダリスキャンテストと呼ばれる部品実装のオープン/ショートテストに用いられており、他のデバイスに対する機能検査としての用いられ方はしていない。また、BIST(Built In Self Test)と称される自己診断テスト等と組み合わせた検査方法も考えられているが、検査対象となるデバイス内部に検査のための作り込みが必要となる等の理由で実際に使用できる事は稀であった。
また、特許文献1に示した方法では、IEEE1394準拠のインタフェースを基板上に設ける必要があるが、このようなインタフェースをIC上に設けることはICの小型化に対する障害となってしまうため適切ではない。
本発明はこのような状況に鑑みて成されたものであり、電子機器が余計なメモリを持つことなく確実な検査ができるようにすることを目的とする。
本発明は、検査対象となる電子機器と接続され、所定のバウンダリスキャンテスト規格に準拠したポート及びバウンダリスキャンセルを搭載する機器制御手段に対して、機器制御手段に接続された外部端末から所定の制御命令を発行することで機能検査を行う場合に、第1の制御命令で、機器制御手段をバウンダリスキャンテストモードに起動し、バウンダリスキャンセルに、機器機能検査のための検査プログラム及び/又はデータを設定し、第2の制御命令により、検査プログラム及び/又はデータを電子機器に送信し、検査対象となる電子機器は、検査プログラム及び/又はデータを入力として所定の動作を行った後、出力値を計測手段に送信し、計測するようにしたものである。
このようにしたことで、電子機器の機能検査を行う場合に、外部端末から検査プログラム及び/又はデータをロードし、機器制御手段の制御により、機能検査を行い、出力結果を計測することが可能となった。
本発明によれば、電子機器の機能検査を行うために必要な検査プログラム及び/又はデータだけをロードし、機能検査を行うため、余計なメモリを追加することなく適切な機能検査を行うことができるという効果がある。
この場合、検査対象となる電子機器は複数あり、それぞれの電子機器に対して所定の機能検査を行うことで、複数の電子機器に対して配線を接続し直したりすることなく機能検査を行うことができるという効果がある。
以下、本発明の一実施の形態を、添付図面を参照して説明する。本実施の形態では、JTAG用ポート、及びバウンダリスキャンセルを実装した機器ホストCPUを設置した回路基板に適用した例としてある。
まず、本例の回路基板20の内部構成例を図1のブロック図を参照して説明する。合成樹脂等で成型された機器の回路基板20には、所定のテストプログラム、CPU制御コマンド等を供給するパーソナルコンピュータ、マイクロコンピュータ等から成る外部ホスト端末30が接続されている。そして、回路基板20上には、検査対象となる機器に対して機能検査の制御を行う機器ホストCPU21、所定の機能を実現する第1の機能ブロック24,第2の機能ブロック25が実装されており、機器ホストCPU21からの検査用データ等が第1の機能ブロック24,第2の機能ブロック25に供給されるように接続してある。本例では、第1の機能ブロック24,第2の機能ブロック25に対して機能検査を実施する。
機器ホストCPU21は、IEEE1149(JTAG)準拠のインタフェースとして、JTAG用ポートT1〜T5を備える。これにより機器ホストCPU21は、JTAGモードでのバウンダリスキャンテストを実施可能である。ポートT1は、TDI(Test Data In)であり、テストロジックに対して、命令及びデータをシリアル入力する信号である。ポートT2は、TMS(Test Mode Select)であり、テスト動作を制御する信号である。ポートT3は、TCK(Test ClocK)であり、テストロジックにクロックを供給する。ポートT4は、TDO(Test Data Out)であり、テストロジックからのデータをシリアル出力する信号である。ポートT5は、TRST(Test ReSeT)であり、TAPコントローラ23を非同期に初期化する信号である。
また、機器ホストCPU21に組み込まれているレジスタR1は、バイパスレジスタであり、ポートT1(TDI)から入力されるデータをポートT4(TDO)へバイパスさせる。レジスタR2は、インストラクションレジスタであり、命令ビットを読込んでデコードすることで、デバイスに各種の機能を実行させることできる。また、機器ホストCPU21の内部ロジック22と、ピン端子P1〜P10の間には、シフトレジスタとしてバウンダリスキャンセルC1〜C10がシリアル接続され、バウンダリスキャンレジスタを構成している。なお、JTAGに準拠した本例の機器ホストCPU21において、TAPコントローラ23は、レジスタR1,R2及び、バウンダリスキャンセルC1〜C10で構成されるバウンダリスキャンレジスタ、図示しないIDCODEレジスタの動作を制御する機能を有する。
ここで、第1の機能ブロック24として、例えば機能ブロック24aのCPUが更に配下にある機能ブロック24bを制御するような機能を想定している。例えば、第1の機能ブロック24は、仕向けモデルに合わせて変更したい周波数があった場合に、周波数を変更させる機能があるとする。デバイス24aの制御でデバイス24bが動作して波形が作られるような仕組みになっていた場合に、デバイス24aにJTAGからテスト動作コマンドを送信することで動作させて、外部の測定器で期待する出力を得られているか検査する事ができる。
また、第2の機能ブロック25として、例えば、機能ブロック25aのCPUと付随するメモリ等の記憶素子である機能ブロック25bに対して動作が行われるような機能を想定している。例えば、デバイス25aが動作するために必要なパラメタ(暗号化の鍵等)があるとする。先ず、デバイス25a(CPU)に、書き込み動作コマンド、及びデータをJTAGで送信する。次に、正しく動作するかを検査するために、デバイス25a(CPU)に対してテスト動作コマンドを送信する。動作の確認は、外部に設置した計測器、場合によってはJTAGによってデバイス25a(CPU)からの戻り値を捕らえることで行うことができる。
次に、機器機能検査の動作例について図2のフローチャートを参照して説明する。まず、外部ホスト端末30からの起動命令により、機器ホストCPU21について、JTAGモードの起動を行うことで、機器ホストCPU21のコアロジックを停止する。(ステップST1)。その後、JTAG用ポートからバウンダリスキャンセルC1〜C10に所定の検査プログラム又は検査データ、或いは、検査プログラムと検査データの双方(以下、単に検査プログラム及び/又は検査データと称する)をセットする(ステップST2)。本例では、バウンダリスキャンセルC1〜C10の順に「0101001010」と検査プログラム及び/又は検査データがセットされている。
その後、外部ホスト端末30からの送信命令により、バウンダリスキャンセル内にセットした検査プログラム及び/又は検査データを、検査対象となる機能ブロック(デバイス)に送信する(ステップST3)。そして、検査プログラム及び/又は検査データを元に機能ブロック(デバイス)の検査を実行する(ステップST4)。検査実行後は、機能ブロック(デバイス)からの出力結果を、外部に接続した測定器等で計測する(ステップST5)。この結果、検査される側の機能ブロック(デバイス)は、CPUのコアロジックが動作してテストを実行しているのと等価のデータを得て、テストが実行され、この結果は測定器等によって正誤判断を行うことができる。
このようにすることで、不要なメモリを回路基板20上に設置することなく所定の機能検査を行うことが可能となった。
なお、本例の図3及び図4は、上述した機器機能検査のフローチャートを各機器の関連が理解しやすくなるよう書き換えた図であり、それぞれの動作に対して図2のフローチャートにおけるステップ数を付与して対応付けている。
図3では、機器ホストCPUをJTAGモードで動作させている。これにより、機器ホストCPU21のコアロジックは停止され、外部ホスト端末30からJTAGポートを使用した機器ホストCPU21の制御が可能になる。そして、バウンダリスキャンセルに検査プログラム及び/又は検査データをセットし、検査対象となる機能ブロックに対してセットした検査プログラム及び/又は検査データを送信するところまで表している。
図4では、図3で機器ホストCPU21のバウンダリスキャンセルにセットした検査プログラム及び/又は検査データをJTAG制御により検査対象となる第1の機能ブロック,第2の機能ブロックにそれぞれ送信し、機能検査を実行し、出力結果を、計測器等に出力するところまで表している。
次に、従来の機器機能検査方法との比較及び効果について、図5を参照して説明する。まず、図5(a)より、機器機能検査プログラムを格納するために、本来の機器動作に用いないメモリ領域が不要となるという効果がある。従来のように、フラッシュメモリ等の記憶素子を回路基板上に組み込むことは、不要に回路を複雑化させる要因となってしまう。しかし、本例のように、バウンダリスキャンセルを使用して機器外部から検査プログラム及び/又は検査データ等を送信することで、予めこれらのデータを記憶素子に書き込んでおく必要が無くなる。
このことは、図5(a)及び図5(c)より、検査プログラム変更時にメモリ領域の書き換えが不要であるとも言える。つまり、外部ホスト端末より、検査プログラムを供給することでフラッシュメモリ等の記憶素子を使用しないため、検査プログラムに変更がある場合でも簡単に適用することができる。よって、変更箇所以外に影響を及ぼすことが無い。また毎回異なった検査プログラムを実行することも容易であるという効果がある。
また、図5(b)及び図5(c)より、機器全体の完成度に依存しない機器機能検査が実行可能となる。本例で用いたJTAGは規格化されたテスト方法であり、デバイスのコアロジックと切り離し動作が可能であるため、機器ホストCPU21自体の動作プログラム、及び電子機器全体の完成度にとらわれることなく動作させることが可能である。このため、検証したい機能ブロックのみの検査を個別に実行できるという効果がある。
また、図5(c)より、組み込み前の新機能を反映した検査プログラム及び/又は検査データを簡単に機器ホストCPUにダウンロードして、実行することが可能である。こうすることで、他の機能ブロックについて開発進捗を待つことなしに、随時必要な機能ブロックに対して新しい機能についての動作検証を行えるため、機器機能検査を行うことができる。こうすることで設計工数の削減に繋がるという効果がある。
また、ネットワーク接続されたフィールド上の電子機器に対して、簡単に検査プログラム及び/又は検査データ等をダウンロード、実行することができるため、フィールド検査を手軽に実行することができるという効果がある。
また、本例で示したように、JTAGのテストを行う機能は予めデバイスに内蔵されたものであるため、新たな費用を追加することなく簡単に機器機能検査を実施することが可能である。このため、機器への検査プログラム及び/又は検査データの組込み、配線の接続等といった追加作業を行う必要がない上、検査への信頼性を向上させることができるという効果がある。
なお、ここまで説明した実施の形態では、JTAG規格のバウンダリスキャンテストを行う場合に適用したが、その他の同様のバウンダリスキャンテストを行う場合にも本発明は適用可能である。
1…回路基板、2…フラッシュメモリ、3…機器ホストCPU、10…外部ホスト端末、4…第1の機能ブロック、5…第2の機能ブロック、20…回路基板、21…機器ホストCPU、22…内部ロジック、23…TAPコントローラ、24…第1の機能ブロック、25…第2の機能ブロック、30…外部ホスト端末、C1〜C10…バウンダリスキャンセル、P1〜P10…ピン端子、R1,R2…レジスタ、T1〜T5…ポート
Claims (2)
- 検査対象となる電子機器と接続され、所定のバウンダリスキャンテスト規格に準拠したポート及びバウンダリスキャンセルを搭載する機器制御手段に対して、前記機器制御手段に接続された外部端末から所定の制御命令を発行することで機能検査を行う、電子機器の機能検査方法において、
第1の制御命令で、前記機器制御手段をバウンダリスキャンテストモードに起動し、
前記バウンダリスキャンセルに、機器機能検査のための検査プログラム及び/又はデータを設定し、
第2の制御命令により、前記検査プログラム及び/又はデータを前記電子機器に送信し、
前記検査対象となる電子機器は、前記検査プログラム及び/又はデータを入力として所定の動作を行った後、出力値を計測手段に送信し、計測することを特徴とする
機能検査方法。 - 請求項1記載の機能検査方法において、
前記検査対象となる電子機器は複数あり、それぞれの前記電子機器に対して所定の機能検査を行うことを特徴とする
機能検査方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005017277A JP2006208054A (ja) | 2005-01-25 | 2005-01-25 | 機能検査方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2005017277A JP2006208054A (ja) | 2005-01-25 | 2005-01-25 | 機能検査方法 |
Publications (1)
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JP2006208054A true JP2006208054A (ja) | 2006-08-10 |
Family
ID=36965098
Family Applications (1)
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JP2005017277A Pending JP2006208054A (ja) | 2005-01-25 | 2005-01-25 | 機能検査方法 |
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JP (1) | JP2006208054A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110794289A (zh) * | 2019-11-26 | 2020-02-14 | 英业达科技有限公司 | 主板的边界扫描和功能测试方法及装置 |
-
2005
- 2005-01-25 JP JP2005017277A patent/JP2006208054A/ja active Pending
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