JP2003228999A

JP2003228999A - 半導体記憶装置

Info

Publication number: JP2003228999A
Application number: JP2002025384A
Authority: JP
Inventors: Kazunobu Torii; 万展鳥居; Yasuyuki Onishi; 康之大西; Michio Nakagawa; 道雄中川
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2002-02-01
Filing date: 2002-02-01
Publication date: 2003-08-15

Abstract

(57)【要約】【課題】テスト機能を優先してＪＴＡＧ機能を搭載
し、かつ機能的には既存の汎用半導体記憶装置とのコン
パチブルを保つことができる半導体記憶装置を提供する
こと。【解決手段】半導体記憶装置に、ＪＴＡＧ用制御パッ
ドと、この制御パッドに印加されるデータにしたがって
ＪＴＡＧ動作を制御するためのＴＡＰコントローラと、
複数の入・出力ピンとロジック部との間にそれぞれ配置
されるバウンダリスキャンセルが、チェーン状に接続さ
れているバウンダリスキャンレジスタなどのレジスタ群
とを備え、基板実装後の結線及び動作に関するバウンダ
リスキャンテストを行い得るようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、基板実装後の動作
テストを可能とした半導体記憶装置に関する。

【０００２】

【従来の技術】ＬＳＩ（Large Scale Integrated circu
it）の高集積化に伴い、入出力ピン数が増加する一方、
高密度実装の要求からパッケージの小型化も進んでい
る。このため入出力ピンの間隔が狭まって来ていること
もあり、以前からのテストパッドにテスト針を接触させ
てテストを行うインサーキットテスト法には、物理的限
界が来ている。

【０００３】この状態に対応するテスト方法として、バ
ウンダリスキャンテスト法が使用されるようになってき
ている。このバウンダリスキャンテスト法は、ＬＳＩデ
バイス内部にテストロジック回路やレジスタ類を内蔵さ
せ、それらをテストピンを介して外部からコントロール
することにより、動作テストなどを行わせるテスト法で
ある。このバウンダリスキャンテストは、ＩＥＥＥ１１
４９．１の規格で定められており、その規格作成の作業
メンバーの名称であるＪＴＡＧ（Joint Test Action Gr
oup）として普及しているので、以下ＪＴＡＧと称する
ことがある。

【０００４】このＪＴＡＧ機能をＣＰＵやロジックＩＣ
に搭載することにより、以前から用いられているインサ
ーキット法ではテストすることができなかった、高密度
実装やＢＧＡ（Ball Glid Array）パッケージのＬＳＩ
のテストを可能としている。

【０００５】

【発明が解決しようとする課題】しかし、フラッシュメ
モリなどの不揮発性メモリを含む汎用の半導体記憶装置
には現在、ＪＴＡＧ機能は搭載されていない。その理由
としては、汎用の半導体記憶装置の規格が確立した後に
ＪＴＡＧが登場したため、ＪＴＡＧを搭載すると既存機
種への完全コンパチブルでなくなってしまうこと等が考
えられる。

【０００６】半導体記憶装置にＪＴＡＧ機能が搭載され
ていないことにより、高密度実装化が進むにつれて基板
搭載後の半導体記憶装置のテストが困難なものとなって
きている。

【０００７】この対策として、同一基板上に実装されて
いる他のＩＣのＪＴＡＧ機能を利用してメモリにアクセ
スし、動作させるテスト方法を採ることはできる。しか
し、この方法は、他のＩＣがＪＴＡＧを用いたメモリア
クセス機能に対応していなければならないという制約が
ある。また、特開２０００−３０４９９号公報に記載さ
れるように、汎用ポートをＪＴＡＧポートとして用いる
ことが考えられているが、この方法は汎用のメモリ装置
には適用することはできなかった。

【０００８】そこで、本発明は、既存の汎用半導体記憶
装置との完全コンパチブルは崩すことになるが、テスト
機能を優先してＪＴＡＧ機能を搭載し、かつ機能的には
既存の汎用半導体記憶装置とのコンパチブルを保つこと
ができる半導体記憶装置を提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明の請求項１の半導
体記憶装置は、メモリセル部１４と、このメモリセル部
へのデータの書き込み、読み出し及び消去を制御するロ
ジック部１２と、このロジック部に接続される複数の入
・出力端子Ｐ１〜Ｐ１０とを有する半導体記憶装置にお
いて、テストデータ入力ＴＤＩ用パッドｔｄｉ、テスト
データ出力ＴＤＯ用パッドｔｄｏ、テストクロックＴＣ
Ｋ用パッドｔｃｋ、テストモード選択信号ＴＭＳ用パッ
ドｔｍｓを含むＪＴＡＧ用制御パッドと、上記制御パッ
ドに印加されるデータにしたがってＪＴＡＧ動作を制御
するためのＴＡＰコントローラ１６と、前記テストデー
タ入力用パッドと前記テストデータ出力用パッドとの間
に、前記複数の入・出力端子と前記ロジック部との間に
それぞれ配置されるバウンダリスキャンセルＢＣ１〜Ｂ
Ｃ１０が、チェーン状に接続されているバウンダリスキ
ャンレジスタＢＳＲを含む前記ＴＡＰコントローラによ
り制御されるレジスタ群とを備え、基板実装後の結線及
び動作に関するバウンダリスキャンテストを行い得るよ
うにしたことを特徴とする。

【００１０】この請求項１記載の半導体記憶装置によれ
ば、世界標準仕様の半導体記憶装置に、その標準仕様を
壊すことなくＪＴＡＧ機能を搭載することができる。そ
して、ＪＴＡＧ機能を搭載させているから、基板実装後
に、プリントパターンの断線やショート或いはボンディ
ングワイヤの接続不良などの結線状態を容易にテストす
ることができる。また、内部のメモリセルの書き込み、
消去及び読み出しの動作テストを行って、内部エレメン
トの物理的状態を検証することができる。また、同一基
板上に設けられている他ＩＣがＪＴＡＧに対応していな
くとも、単独で結線テスト、動作テストを行うことがで
きる。

【００１１】本発明の請求項２の半導体記憶装置は、請
求項１記載の半導体記憶装置において、前記入・出力端
子の各々と前記各バウンダリスキャンセルとの間に入・
出力バッファＢＦ１〜ＢＦ１０を設け、この入・出力バ
ッファのイネーブル制御を、外部から入力されるチップ
イネーブル信号ＣＥとＪＴＡＧ用イネーブル信号との論
理和により行うことを特徴とする。

【００１２】この請求項２記載の半導体記憶装置によれ
ば、バウンダリスキャンセルを入・出力バッファの内部
ロジック側に配置して、この入・出力バッファのイネー
ブル制御を、チップイネーブル信号の他に、バウンダリ
スキャンイネーブル信号によっても制御可能としてい
る。これにより、チップイネーブル端子がディスイネー
ブルであっても、バウンダリスキャンセルと入・出力端
子との間でのデータの遣り取りが可能となる。したがっ
て、ＪＴＡＧ機能を実行することができる。

【００１３】本発明の請求項３の半導体記憶装置は、請
求項１，２記載の半導体記憶装置において、ＪＴＡＧの
機能を停止させる機能停止手段を備えることを特徴とす
る。

【００１４】この請求項３記載の半導体記憶装置によれ
ば、ＪＴＡＧ機能を必要に応じて停止させることができ
るから、ＪＴＡＧ機能を使用しないユーザは、他の汎用
の不揮発性汎用メモリ装置と全く等価のものとして取り
扱うことができる。

【００１５】本発明の請求項４の半導体記憶装置は、請
求項３記載の半導体記憶装置において、前記ＪＴＡＧ用
制御パッドのうちのテストデータ入力用パッドｔｄｉ、
テストクロック用パッドｔｃｋ、テストモード選択信号
用パッドｔｍｓに電位固定用抵抗Ｒｐを接続し、これら
のパッドを所定電位に固定可能にしたことを特徴とす
る。

【００１６】この請求項４記載の半導体記憶装置によれ
ば、ＪＴＡＧ用制御パッドをプルダウン抵抗などの電位
固定用抵抗により、グランド電位などの所定電位に固定
可能であるから、外部から各制御パッドに配線しない場
合に、ＪＴＡＧ機能を完全に停止させることができる。

【００１７】本発明の請求項５の半導体記憶装置は、請
求項４記載の半導体記憶装置において、更に、前記ＪＴ
ＡＧ用制御パッドのうちのテストデータ出力用パッドｔ
ｄｏへの出力回路にトライステートバッファを用いるこ
とを特徴とする。

【００１８】この請求項５記載の半導体記憶装置によれ
ば、ＪＴＡＧ機能を停止させる場合には、テストデータ
出力用パッドｔｄｏの出力を高抵抗にして、電気的に外
部から完全に切り離すことができる。

【００１９】

【発明の実施の形態】以下、本発明のＪＴＡＧ機能を搭
載した半導体記憶装置の実施の形態について、図１〜図
４を参照して説明する。なお、以下の説明では、半導体
記憶装置としてフラッシュメモリを想定して説明する
が、勿論他の形式の不揮発性メモリや揮発性のメモリで
あっても良い。

【００２０】図１は本発明の第１の実施の形態に係る、
ＪＴＡＧ機能を搭載したフラッシュメモリ装置の全体構
成を示す図であり、図２は、バウンダリスキャンセルの
構造を示す図であり、また図３はバウンダリスキャンセ
ルのセル動作を説明する図である。

【００２１】図１において、フラッシュメモリ装置１０
は、メモリセル部１４と、このメモリセル部１４へのデ
ータの書き込み、読み出し、消去を制御するためのロジ
ック部１２が内蔵されている。このロジック部１２へデ
ータやアドレス等を入力し出力するための入力ピン、出
力ピン、或いは入出力ピンＰ１〜Ｐ１０を有している。
以下では、これらのピンを総称して、入・出力ピンとす
る。勿論、ピン数などは単なる例示のものである。な
お、入・出力ピンに代えて、入・出力パッドを用いて、
入・出力端子を構成しても良い。

【００２２】このフラッシュメモリ装置１０には、ＪＴ
ＡＧ機能を実現するための、ＪＴＡＧ用の構成要素が設
けられている。即ち、バウンダリスキャンレジスタＢＳ
Ｒ、バイパスレジスタＢＰＲ、インストラクションレジ
スタ（図示省略）、オプションレジスタ（図示省略）の
４つのレジスタと、それらを制御するテストロジックを
持つＴＡＰ（Test Accsess Port）コントローラ１６が
内蔵されている。なお、インストラクションレジスタ
は、ＴＡＰコントローラ１６内に設けられている。

【００２３】そのテストロジックに対する命令やテスト
データ、テストした結果のデータなどの入出力の制御
は、外部につながりホストとなるＣＰＵ２０で、後述す
る５つのＪＴＡＧ用制御端子ｔｄｉ，ｔｄｏ，ｔｍｓ，
ｔｃｋ，ｔｒｓｔへの信号を制御することにより行われ
る。これにより、フラッシュメモリ装置１０のＪＴＡＧ
が実施される。このＣＰＵ２０は、テスト制御用ＩＣで
構成される。

【００２４】ＪＴＡＧ用制御端子として、本発明では、
パッドを用いることとしている。これにより、汎用のフ
ラッシュメモリ装置には設けられていないピンを追加し
ないで、汎用のフラッシュメモリ装置とのコンパチブル
を保ちながら、ＪＴＡＧ機能を付与することが可能にな
る。５つのＪＴＡＧ用制御パッドには、汎用メモリの空
き端子に割り当てられているパッドを利用し、基板や他
のＩＣとワイヤボンディング接続する。

【００２５】バウンダリスキャンレジスタＢＳＲは、内
部ロジック部１２と各入・出力ピンＰ１〜Ｐ１０（以
下、代表して、Ｐ、とすることもある）との間にチェー
ン状に接続されてシフトレジスタを構成するバウンダリ
スキャンセルＢＣ１〜ＢＣ１０（以下、代表して、Ｂ
Ｃ、とすることもある）を有しており、これらのセルＢ
Ｃによって各入・出力ピンＰで発生する事象を観測した
り制御することが可能となる。

【００２６】また、バイパスレジスタＢＰＲは、バウン
ダリスキャンレジスタＢＳＲを使用しない場合にデータ
をダイレクトにテストデータ入力ＴＤＩからテストデー
タ出力ＴＤＯに移行させるためのものである。インスト
ラクションレジスタは、命令ビットを読み込んでデコー
ドし、その結果にしたがって各種の機能を実行させる。
オプションレジスタは、デバイスの識別等ＪＴＡＧにそ
の他の付加機能を備える場合に用いられる。

【００２７】５つのＪＴＡＧ用制御パッドｔｄｉ〜ｔｒ
ｓｔを用いて、ＣＰＵ２０からフラッシュメモリ装置１
０に命令、データ、クロックなどを入力し、或いは出力
する。テストデータ入力ＴＤＩは、テストロジックに対
して命令やデータをシリアル入力する信号で、テストク
ロックＴＣＫの立ち上がりエッジでサンプリングされ
る。テストデータ出力ＴＤＯは、テストロジックからの
データをシリアル出力する信号で、その出力値の変更は
テストクロックＴＣＫの立ち下がりエッジで行う。テス
トクロックＴＣＫは、テストロジックにフラッシュメモ
リ装置１０のシステムクロックとは独立しているクロッ
クとして供給される。テストモード選択信号ＴＭＳは、
テスト動作を制御する信号で、テストクロックＴＣＫの
立ち上がりエッジでサンプリングされ、その信号はＴＡ
Ｐコントローラ１６がデコードする。テストリセットＴ
ＲＳＴは、ＴＡＰコントローラ１６を非同期に初期化す
る負論理信号で、オプションである。

【００２８】ＪＴＡＧで中心となって制御するＴＡＰコ
ントローラ１６は、テストモード選択信号ＴＭＳとテス
トクロックＴＣＫによって各レジスタを制御する１６ス
テートマシン（順序回路）であるが、そのうちの主要な
ステートである、「キャプチャ（獲得）ステート」、
「シフトステート」、「アップデート（更新）ステー
ト」時の動作を、バウンダリスキャンレジスタＢＳＲが
選択されている場合について、図２及び図３を参照して
説明する。なお、ＴＡＰコントローラ１６のその他の各
ステート及び命令などについての詳しい説明は、ここで
は省略する。

【００２９】バウンダリスキャンセルＢＣは、図２
（ａ）のように、１ビットのシフトレジスタと１ビット
のラッチで構成されている。そして、図２（ｂ）に示さ
れるように、入力が入・出力ピンＰに接続され出力が内
部ロジック部１２に接続されている場合には入力セルで
あり、入力が内部ロジック回路１２に接続され出力が入
・出力ピンＰに接続されている場合には出力セルであ
る。なお、入・出力ピンに双方向にデータが流れる場合
には、入力セルと出力セルを用意して選択して使用する
か、入出力用の特別なセルを用意して、それを制御して
使用する。

【００３０】キャプチャステートでは、図３（ａ）のよ
うに、入力からシフトレジスタへデータを獲得する動作
を行う。つまり、バウンダリスキャンレジスタＢＳＲが
選択されているときには、このステートを通過すると入
力セルの場合には入・出力ピンのデータが取り込まれて
シフトレジスタに設定される。また、出力セルの場合に
は内部ロジック１２が出力している状態がシフトレジス
タに設定される。

【００３１】シフトステートでは、図３（ｂ）のよう
に、シフトレジスタの内容がテストデータ出力ＴＤＯ側
にシフト出力され、新しいデータがテストデータ入力Ｔ
ＤＩ側からシフト入力される。つまり、このステートを
１回通過するとレジスタの内容が１ビット分シフトす
る。従って、このステートは、必要なデータや命令のビ
ット列が希望する位置に行き着くまでテストモード選択
信号ＴＭＳをＬレベルに保って必要な回数だけテストク
ロックＴＣＫを繰り返すことになる。

【００３２】アップデートステートでは、図３（ｃ）の
ように、シフトレジスタの内容がラッチに固定される。
固定された内容は、バウンダリスキャンレジスタの場合
には、実際にバウンダリスキャンセルの内容として現れ
る。なお、インストラクションレジスタの場合には、命
令としてデコードされ、その後にその機能が有効とな
る。

【００３３】また、このバウンダリスキャンレジスタセ
ルＢＣ１〜ＢＣ１０は、ＪＴＡＧ機能を使用していない
通常動作時には、入・出力ピンＰ１〜Ｐ１０と内部ロジ
ック１２間を短絡させており、ないに等しくなってい
る。ＴＡＰコントローラ１６よりキャプチャ、シフト、
アップデートの動作指示があった場合に、その短絡をや
めて、各動作を行う。

【００３４】さて、このフラッシュメモリ装置１０は、
ＪＴＡＧテストを実行させるためのＣＰＵ２０のＩＣチ
ップや、他のＩＣチップ（図示せず）とともに、プリン
ト基板上に配置される。そして、ＣＰＵ２０は、フラッ
シュメモリ装置１０に命令、データ、クロックなどを入
力し、或いは出力する。例えば、ＣＰＵ２０は、バウン
ダリスキャンレジスタＢＳＲのシリアルループのテスト
データ入力ＴＤＩの信号パッドｔｄｉへ与える命令やテ
ストデータを作成したり、テストデータ出力ＴＤＯの信
号パッドｔｄｏから出力されてきたテスト結果を解析す
る。

【００３５】フラッシュメモリ装置１０のＪＴＡＧテス
トには、外部テストモードと内部テストモードの２つの
動作モードがある。外部テストモードのテストは、フラ
ッシュメモリ装置１０の動作に影響を与えない。そのた
めＪＴＡＧ用制御パッドを通過するデータをフラッシュ
メモリ装置１０の動作に影響を与えずに、任意のタイミ
ングでバウンダリスキャンレジスタＢＳＲに取り込む。
取り込んだデータは、何回かシフトしてテストデータ出
力ＴＤＯの信号パッドｔｄｏから出力し、ＣＰＵ２０で
受け取って解析し、フラッシュメモリ装置１０の結線状
態などの良否を判定する。

【００３６】他方の内部テストモードでは、フラッシュ
メモリ装置１０の内部動作テスト、すなわちメモリセル
のデータの書き込み、消去及び読みだしの各動作テスト
を、入・出力ピンＰから分離して行い、内部エレメント
の物理的状態を検証する。つまり内部ロジック部１２、
メモリセル部１４は、入・出力ピンＰを介しての外部と
の入／出力が本質的にできなくなり、バウンダリスキャ
ンレジスタＢＳＲからのテスト信号だけを与える。

【００３７】このようにして、世界標準仕様のフラッシ
ュメモリ装置に、その標準仕様を壊すことがないよう
に、信号を入力したり取り出すためのパッドｔｄｉ〜ｔ
ｒｓｔを設けることによりＪＴＡＧ機能を搭載すること
ができる。そして、ＪＴＡＧ機能を搭載させるＪＴＡＧ
用のパッドｔｄｉ〜ｔｒｓｔをワイヤボンディング接続
することにより、基板実装後に、プリントパターンの断
線やショート或いはボンディングワイヤの接続不良など
の結線状態をテストすることもできる。また、内部のメ
モリセルの書き込み、消去及び読みだしの動作テストと
を行って、内部エレメントの物理的状態を検証すること
もできる。即ち、同一基板上に設けられている他ＩＣが
ＪＴＡＧに対応していなくとも、単独で結線テスト、動
作テストを行うことができる。

【００３８】また、搭載したＪＴＡＧ機能を使用しない
ユーザのために、そのＪＴＡＧ機能を停止するように構
成することができる。ＪＴＡＧ機能を必要に応じて停止
させることにより、ＪＴＡＧ機能を使用しないユーザ
は、他の汎用の揮発性メモリや不揮発性汎用メモリ装置
と全く等価のものとして取り扱うことができる。

【００３９】その機能停止は、このフラッシュメモリ装
置１０が設けられている基板上で、各ＪＴＡＧ用制御パ
ッドｔｄｉ〜ｔｒｓｔへの配線を行わないことによりな
される。或いはその配線を切断することによりできる。

【００４０】この場合に、図１に示されるように、ＪＴ
ＡＧ用制御パッドのうちのテストデータ入力ＴＤＩ用パ
ッドｔｄｉ、テストクロックＴＣＫ用パッドｔｃｋ、テ
ストモード選択信号ＴＭＳ用パッドｔｍｓ、テストリセ
ットＴＲＳＴ用パッドｔｒｓｔを、それぞれ電位固定用
のプルダウン抵抗Ｒｐを介してグランド電位点Ｖｇｎｄ
に接続し、パッドを接続しない時にはこれらの各パッド
をグランド電位Ｖｇｎｄに固定可能にしている。ここで
はグランド電位点Ｖｇｎｄに固定可能としているが、他
の電位に固定することもできる。このように、グランド
電位Ｖｇｎｄなどの所定電位に固定可能にすることによ
って、それらのＪＴＡＧ用制御パッドに外部から配線し
ない場合に、ＪＴＡＧ機能を完全に停止させることがで
きる。

【００４１】また、ＪＴＡＧ用制御パッドのうちのテス
トデータ出力ＴＤＯ用パッドｔｄｏへの出力回路にトラ
イステートバッファＴＳＢＦを設け、ＪＴＡＧ機能の不
使用時にはこのバッファＴＳＢＦを高インピーダンスに
する。これにより、テストデータ出力ＴＤＯ用パッドｔ
ｄｏを外部と接続している場合でもＪＴＡＧ機能を使用
しない場合には、テストデータ出力ＴＤＯ用パッドｔｄ
ｏを電気的に外部と切り放すことができる。

【００４２】図４は本発明の第２の実施の形態に係る、
ＪＴＡＧ機能を搭載したフラッシュメモリ装置１０の一
部の構成を示す図である。

【００４３】複数のＩＣが設けられたプリント基板上に
配置されることが多い汎用のフラッシュメモリ装置で
は、通常、消費電流の節減などのために、外部からのチ
ップイネーブル信号ＣＥで入・出力ピンＰ１〜Ｐ１０と
内部ロジック部１２との間に設けられたバッファＢＦ１
〜ＢＦ１０の動作／不動作をコントロールしている。

【００４４】この実施の形態では、これらのバッファＢ
Ｆ１〜ＢＦ１０を、入・出力ピンＰ１〜Ｐ１０とバウン
ダリスキャンセルＢＣ１〜ＢＣ１０との間にそれぞれ配
置している。チップイネーブル用ピンＰｃｅから入力さ
れるチップイネーブル信号ＣＥをバッファＢＦＣＥを介
して、オア回路ＯＲの一方の入力とする。このオア回路
ＯＲの他の入力に、ＴＡＰコントローラ１６からのＪＴ
ＡＧ用バウンダリスキャンイネーブル信号を入力する。
そして、このオア回路ＯＲの出力により、バッファＢＦ
１〜ＢＦ１０の動作／不動作をコントロールするように
している。なお、ＢＣＥは、チップイネーブル信号ＣＥ
用のバウンダリスキャンセルであり、他のバウンダリス
キャンセルＢＣ１〜ＢＣ１０と同様に構成されている。

【００４５】この構成により、チップイネーブル信号Ｃ
Ｅがディスイネーブル状態であるときには、バッファＢ
Ｆ１〜ＢＦ１０は不動作となる。しかし、この場合で
も、ＴＡＰコントローラ１６からのＪＴＡＧ用バウンダ
リスキャンイネーブル信号が出力されているときには、
バッファＢＦ１〜ＢＦ１０は動作状態にすることができ
る。したがって、フラッシュメモリ装置１０の結線テス
トなどを行う際に、チップイネーブル信号ＣＥがディス
イネーブル状態であってもバウンダリスキャンセルＢＣ
１〜ＢＣ１０と入・出力ピンＰ１〜Ｐ１０との間でのデ
ータのやり取りが可能であるから、ＪＴＡＧテストを実
施することができる。

【００４６】また、この実施の形態においても、第１の
実施の形態におけると同様に、搭載したＪＴＡＧ機能を
使用しないユーザのために、そのＪＴＡＧ機能を停止す
るように構成することができる。

【００４７】

【発明の効果】請求項１記載の半導体記憶装置によれ
ば、世界標準仕様の半導体記憶装置に、その標準仕様を
壊すことなくＪＴＡＧ機能を搭載することができる。そ
して、ＪＴＡＧ機能を搭載させているから、ウエハー状
態や、基板にワイヤボンディングした後に、プリントパ
ターンの断線やショート或いはボンディングワイヤの接
続不良などの結線状態をテストすることができる。ま
た、内部のメモリセルの書き込み、消去及び読みだしの
動作テストとを行って、内部エレメントの物理的状態を
検証することができる。また、同一基板上に設けられて
いる他ＩＣがＪＴＡＧに対応していなくとも、単独で結
線テスト、動作テストを行うことができる。

【００４８】請求項２記載の半導体記憶装置によれば、
バウンダリスキャンセルを入・出力バッファの内部ロジ
ック側に配置して、この入・出力バッファのイネーブル
制御を、チップイネーブル信号の他に、バウンダリスキ
ャンイネーブル信号によっても制御可能としている。こ
れにより、チップイネーブル端子がディスイネーブルで
あっても、バウンダリスキャンセルと入・出力ピンとの
間でのデータの遣り取りが可能となる。したがって、Ｊ
ＴＡＧ機能を実行することができる。

【００４９】請求項３記載の半導体記憶装置によれば、
ＪＴＡＧ機能を必要に応じて停止させることができるか
ら、ＪＴＡＧ機能を使用しないユーザは、他の汎用の不
揮発性汎用メモリ装置と全く等価のものとして取り扱う
ことができる。

【００５０】請求項４記載の半導体記憶装置によれば、
ＪＴＡＧ用制御パッドをプルダウン抵抗などの電位固定
用抵抗により、グランド電位などの所定電位に固定可能
であるから、各制御パッドを外部と配線しない場合で
も、ＪＴＡＧ機能を完全に停止させることができる。

【００５１】請求項５記載の半導体記憶装置によれば、
ＪＴＡＧ機能を停止させる場合には、テストデータ出力
用パッドの出力を高抵抗にして、電気的に外部から完全
に切り離すことができる。

【図面の簡単な説明】

【図１】第１の実施の形態に係る、ＪＴＡＧ機能を搭載
したフラッシュメモリ装置の全体構成を示す図。

【図２】バウンダリスキャンセルの構造を示す図。

【図３】バウンダリスキャンセルの動作を説明する図。

【図４】第２の実施の形態に係る、ＪＴＡＧ機能を搭載
したフラッシュメモリ装置の一部の構成を示す図。

【符号の説明】

１０フラッシュメモリ装置１２内部ロジック部１４メモリセル部１６ＴＡＰコントローラ２０ＣＰＵＰ１〜Ｐ１０入・出力ピンＢＳＲバウンダリスキャンレジスタＢＣ１〜ＢＣ１０、ＢＣＥバウンダリスキャンレジス
タセルＴＤＩテストデータ入力ＴＤＯテストデータ出力ＴＭＳテストモードセレクトＴＣＫテストクロックＴＲＳＴテストリセットｔｄｉ，ｔｄｏ，ｔｍｓ，ｔｃｋ，ｔｒｓｔＪＴＡＧ
用制御パッドＲｐプルダウン抵抗ＢＦ３〜ＢＦ５、ＢＦＣＥバッファＣＥチップイネーブル信号ＯＲオア回路

フロントページの続き (72)発明者中川道雄京都市右京区西院溝崎町21番地ローム株式会社内Ｆターム(参考） 2G132 AA01 AA07 AA08 AA09 AB01 AC14 AC15 AD15 AH04 AK13 AK14 AK15 AK22 AK23 AK24 AL11 AL12 5L106 AA10 DD00 DD08

Claims

【特許請求の範囲】

【請求項１】メモリセル部と、このメモリセル部への
データの書き込み、読み出し及び消去を制御するロジッ
ク部と、このロジック部に接続される複数の入・出力端
子とを有する半導体記憶装置において、テストデータ入力用パッド、テストデータ出力用パッ
ド、テストクロック用パッド、テストモード選択信号用
パッドを含むＪＴＡＧ用制御パッドと、上記制御パッドに印加されるデータにしたがってＪＴＡ
Ｇ動作を制御するためのＴＡＰコントローラと、前記テストデータ入力用パッドと前記テストデータ出力
用パッドとの間に、前記複数の入・出力端子と前記ロジ
ック部との間にそれぞれ配置されるバウンダリスキャン
セルが、チェーン状に接続されているバウンダリスキャ
ンレジスタを含む前記ＴＡＰコントローラにより制御さ
れるレジスタ群とを備え、基板実装後の結線及び動作に関するバウンダリスキャン
テストを行い得るようにしたことを特徴とする半導体記
憶装置。
【請求項２】前記入・出力端子の各々と前記各バウン
ダリスキャンセルとの間に入・出力バッファを設け、こ
の入・出力バッファのイネーブル制御を、外部から入力
されるチップイネーブル信号とＪＴＡＧ用イネーブル信
号との論理和により行うことを特徴とする、請求項１記
載の半導体記憶装置。
【請求項３】ＪＴＡＧの機能を停止させる機能停止手
段を備えることを特徴とする、請求項１，２記載の半導
体記憶装置。
【請求項４】前記ＪＴＡＧ用制御パッドのうちのテス
トデータ入力用パッド、テストクロック用パッド、テス
トモード選択信号用パッドに電位固定用抵抗を接続し、
これらのパッドを所定電位に固定可能にしたことを特徴
とする、請求項３記載の半導体記憶装置。
【請求項５】更に、前記ＪＴＡＧ用制御パッドのうち
のテストデータ出力用パッドへの出力回路にトライステ
ートバッファを用いることを特徴とする、請求項４記載
の半導体記憶装置。