JP3566157B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP3566157B2 JP3566157B2 JP34440199A JP34440199A JP3566157B2 JP 3566157 B2 JP3566157 B2 JP 3566157B2 JP 34440199 A JP34440199 A JP 34440199A JP 34440199 A JP34440199 A JP 34440199A JP 3566157 B2 JP3566157 B2 JP 3566157B2
- Authority
- JP
- Japan
- Prior art keywords
- chip
- boundary scan
- circuit
- test
- dedicated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、スタックドパッケージ内に収容するためのＩＣ(集積回路)チップを備えた半導体装置およびその製造方法に関する。
【０００２】
ここでスタックドパッケージとは、複数個のＩＣチップを積層して、その積層状態の複数個のＩＣチップを搭載することにより実装密度を高めている構造のパッケージをいう。
【０００３】
【従来の技術】
プリント基板に実装されたＩＣのテスト手法としてインサーキットテスト手法が主流である。このインサーキットテスト手法は、外部のホストコンピュータに接続されたテスト針を、実装されたＩＣの外部ピンに接続することにより、各ピンで発生する事象の観測、制御を行うテスト手法である。しかし、近年のＩＣ高集積化に伴いピン数が著しく増加しており、また高密度実装の需要からパッケージの小型化およびピン間隔の狭ピッチ化が進んでいる。そのピン間隔の狭ピッチ化により、ピン間隔がテスト針の径より狭くなりデバイステストが困難になってきている。
【０００４】
また、外部ピンをパッケージ裏面にエリアアレイ状に配置するＢＧＡ(Ball Grid Array)パッケージの登場により、インサーキットテスト手法での試験がますます困難な状況にある。その結果、上記インサーキットテスト手法に変わるテスト手法としてバウンダリスキャンテスト手法の採用が推進されている。
【０００５】
上記バウンダリスキャンテスト手法は、ＪＴＡＧ(Joint Test Action Group)テスト手法またはＩＥＥＥ(Institute of Electrical and Electronics Engineers)１１４９.１準拠のテスト手法とも言う。このバウンダリスキャンテスト手法とは、バウンダリスキャンテスト対応デバイスが搭載されたテスト対象のＩＣチップを、外部のホストコンピュータから５本の信号線で観測、制御するテスト手法である。その為、本テスト手法を用いるには、上記テスト対象のＩＣチップにバウンダリスキャン専用回路が組み込まれていなければならない。また、上記ＩＣチップ内の観測、制御を行う為の５本の信号線(外部入出力端子)を追加する必要がある。つまり、上記バウンダリスキャンテスト手法では、ＩＣチップに内蔵されたバウンダリスキャン専用回路と追加された信号線とによりインサーキット手法のテスト針と等価な働きを実現するものである。
【０００６】
従来、このようなバウンダリスキャンテストを行うための半導体装置としては、バウンダリスキャン専用回路と通常デバイス用設計回路とを有するＩＣチップを備えたものがある。通常、このバウンダリスキャン専用回路は、ＩＣチップの設計工程において通常デバイス用設計回路に組み込んでいる。
【０００７】
【発明が解決しようとする課題】
前述したように、通常デバイス用設計回路にバウンダリスキャン専用回路を組み込む手法が従来技術であるが、この場合、通常デバイス用設計回路内に設けられるバウンダリスキャン専用回路領域がデバイス本来の機能領域に対して大きな割合を持つ(オーバーヘッドが増大)ために、設計回路規模の増大つまりチップ面積の拡大といった弊害が生じるという問題点がある。
【０００８】
また、上記通常デバイス用設計回路にバウンダリスキャン専用回路を組み込むには、通常デバイス用設計回路の修正を行うと共に、バウンダリスキャン専用回路に対して、ファンクションテスト作業、故障検証作業等の検証作業を実施する必要がある。その結果、上記通常デバイス用設計回路にバウンダリスキャン専用回路を追加しないケースと比べて、ＩＣチップの設計時における作業工程数が増加し、設計日数が大幅に増加するという問題点がある。なお、これらの設計および検証作業は、現状で１０日程度要する。
【０００９】
また、上記バウンダリスキャン専用回路が組み込まれていないＩＣチップに対してバウンダリスキャンテストを実施することは不可能であるため、実装状態での動作確認を行うことができないという問題点がある。
【００１０】
そこで、本発明の目的は、チップ面積の増大を防ぐことができ、設計期間を短縮できると共に、バウンダリスキャン専用回路が組み込まれていないＩＣチップにおいても実装状態で動作確認を実施することができる半導体装置およびその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体装置は、１つの第１のＩＣチップを、その第１のＩＣチップをバウンダリスキャンするためのバウンダリスキャン専用回路のみからなる１つの第２のＩＣチップ上にスタックし、上記両ＩＣチップを樹脂封止し、上記第１のＩＣチップは上記第２のＩＣチップよりも小さく、上記第２のＩＣチップは、上記第１のＩＣチップ側の表面における縁近傍には、ワイヤを介して外部に接続されるワイヤボンディングパッドが形成されていることを特徴としている。
【００１２】
上記構成の半導体装置によれば、まずバウンダリスキャン専用回路のみで構成された第２のＩＣチップを事前に準備し、その第２のＩＣチップと、設計者が所望する機能のみを有する第１のＩＣチップとスタックして、第１のＩＣチップと第２のＩＣチップとを接続することにより、第１のＩＣチップに対してバウンダリスキャン回路の追加を実現する。つまり、従来技術では、設計段階でしか追加不可能であったバウンダリスキャン専用回路の追加を、第１,第２のＩＣチップのデバイス間接続により実現する。したがって、上記バウンダリスキャン専用回路が第１のＩＣチップに組み込まれていなくても、実装状態で第１のＩＣチップの動作確認を行うことができる。
【００１３】
また、上記バウンダリスキャン専用回路のみからなる第２のＩＣチップを有するので、第１のＩＣチップに対してバウンダリスキャン専用回路を組み込む必要がない。したがって、上記第１のＩＣチップのチップ面積の増大を防ぐことができる。
【００１４】
また、上記第１のＩＣチップにバウンダリスキャン専用回路を組み込む工程がなくなるに伴って、通常デバイス用設計回路の修正やバウンダリスキャン専用回路の検証作業等を省略することができるので、設計期間を大幅に短縮することができる。
【００１５】
【００１６】
上記第１,第２のＩＣチップの樹脂封止をスタックドパッケージを用いて行った場合、スタックドパッケージ内に第１,第２のＩＣチップを積層状態で収容して、実装密度を高めることができる。
【００１７】
また、本発明の半導体装置の製造方法は、バウンダリスキャンテストの専用回路のみからなるＩＣチップを予め用意するステップと、
上記ＩＣチップと、このＩＣチップよりも小さな任意のＩＣチップとが１つのＬＳＩとなるように、上記専用回路のみからなる１つのＩＣチップ上に上記１つの任意のＩＣチップをスタックして樹脂封止するステップとを有し、上記専用回路のみからなるＩＣチップの上記任意のＩＣチップ側の表面における縁近傍には、ワイヤを介して外部に接続されるワイヤボンディングパッドを形成することを特徴としている。
【００１８】
上記構成の半導体装置の製造方法によれば、上記バウンダリスキャンテストの専用回路のみからなるＩＣチップを予め用意して、このＩＣチップと任意のＩＣチップとを１つのＬＳＩとなるようにスタックして樹脂封止するので、バウンダリスキャンテストの専用回路を任意のＩＣチップに組み込む必要がない。したがって、上記任意のＩＣチップのチップ面積の増大を防ぐことができる。
【００１９】
また、上記任意のＩＣチップにバウンダリスキャンテストの専用回路を組み込む工程がなくなるに伴って、通常デバイス用設計回路の修正やバウンダリスキャンテストの専用回路の検証作業等を省略することができるので、設計期間を大幅に短縮することができる。
【００２０】
また、上記バウンダリスキャンテストの専用回路のみからなるＩＣチップと任意のＩＣチップとを１つのＬＳＩにするので、任意のＩＣチップに対してバウンダリスキャン回路の追加が実現されて、任意のＩＣチップにバウンダリスキャンテストの専用回路が組み込まれていなくても、実装状態で任意のＩＣチップの動作確認を行うことができる。
【００２１】
【発明の実施の形態】
以下、本発明の半導体装置およびその製造方法を図示の実施の形態により詳細に説明する。
【００２２】
図１は本発明の実施の一形態の半導体装置の断面図であり、図２は上記半導体装置のデバイス間接続を模式的に表した図である。
【００２３】
上記半導体装置は、図１に示すように、第１のＩＣチップ１と、この第１のＩＣチップ１をバウンダリスキャンするためのバウンダリスキャン専用回路のみからなる第２のＩＣチップ２とをスタックしている。この第１,第２のＩＣチップ１,２は、スタックドパッケージ３内に積層状態で収容されている。また、上記第１のＩＣチップ１は、設計者が所望する機能を実現するために必要な回路のみで構成されている一方、第２のＩＣチップ２は、ＩＥＥＥ１１４９.１に規定されるバウンダリスキャンテスト動作に準拠する動作を行う回路のみで構成されている。この第１のＩＣチップ１と第２のＩＣチップ２とをワイヤ４,４…が接続している。このワイヤ４,４…は、図２に示すように、第１,第２のＩＣチップ１,２の各端子毎に設けられたワイヤボンディングパッド８,８…,９,９…に接続している。また、上記第２のＩＣチップ２とスタックドパッケージ３をワイヤ６,６…が接続している。このワイヤ６,６…は、第２のＩＣチップ２とスタックドパッケージ３との各端子毎に設けられたワイヤボンディングパッド１０,１０…１１,１１…に接続している。
【００２４】
図３は上記第２のＩＣチップ２の構成を示す概略図である。この図３に示すように、上記第２のＩＣチップ２のワイヤボンディングパッド８,８…と第２のＩＣチップ端子１２,１２…との間にはバウンダリスキャンセル１３が介挿されている。このバウンダリスキャンセル１３によって、第１,第２のＩＣチップ１,２の各端子で発生する事象の観測、制御が可能となる。つまり、上記バウンダリスキャンセル１３,１３…がインサーキットテスト手法のテスト針(金属針)と等価な働きをしていることになる。また、このバウンダリスキャンセル１３,１３…を制御する為に必要な試験回路が、ＴＡＰ(test access port)コントローラ１６に組み込まれている。このＴＡＰコントローラ１６は、ＴＡＰＣとも言い、図示しないが、１６ステートの遷移によって動作が表される。また、１４はレジスタ群であり、１５はテスト端子である。このテスト端子１５は、ＪＴＡＧの規格となっているＴＤＩ(test data input),ＴＤＯ(test data output),ＴＣＫ(test clock),ＴＭＳ(test mode select)およびＴＲＳＴ(test reset)からなる。そして、上記テスト端子１５に接続された信号線を図示しない外部のホストコンピュー夕で制御、観測することにより、バウンダリスキャンテストが実施される。また、上記レジスタ群１４は、本発明の主要目的には無関係であるが、バウンダリスキャンテストと組合せて使うこともでき、ＴＡＰコントローラ１６の命令ビットを読み込んでデコードするインストラクションレジスタと、スキップすべきチップを指定するバイパスレジスタと、チップのＩＤの情報が入っているオプションレジスタとで構成されている。このレジスタ群１４はＴＡＰコントローラ１６の命令をデコードして、各種の機能を実現するために使用される。例えば、複数のチップから構成されるシステムの中で特定のチップだけをバウンダリスキャンテストをする為に、残りのチップをスキップさせたりする使い方ができる。なお、上記第２のＩＣチップ端子１２,１２…およびテスト端子１５,１５…は、図２に示すワイヤボンディングパッド１０,１０を介してワイヤ６,６…に接続されている。
【００２５】
上記構成の半導体装置は、まずバウンダリスキャン専用回路のみで構成された第２のＩＣチップ２を事前に準備し、その第２のＩＣチップ２と、設計者が所望する機能のみを有する第１のＩＣチップ１とを接続することにより、第１のＩＣチップ１に対してバウンダリスキャン回路の追加を実現する。つまり、従来において設計段階でしか追加不可能であったバウンダリスキャン専用回路の追加を、第１,第２のＩＣチップ１,２のデバイス間接続により実現する。したがって、上記バウンダリスキャン専用回路が第１のＩＣチップ１に組み込まれていなくても、実装状態で第１のＩＣチップ１の動作確認を行うことができる。具体的には、図示しない外部のホストコンピュータからテスト端子１５へ動作確認用の信号を送出して、ＴＡＰコントローラ１６とレジスタ群１４とバウンダリスキャンセル１３とによって動作確認用の信号を解読、制御され、テスト端子４からバウンダリスキャン試験の結果を得ることができるのである。
【００２６】
また、上記バウンダリスキャン専用回路のみからなる第２のＩＣチップ２を有するので、第１のＩＣチップ１に対してバウンダリスキャン専用回路を組み込む必要がなくなる。したがって、上記第１のＩＣチップ１のチップ面積の増大を防ぐことができる。
【００２７】
また、上記第１のＩＣチップ１にバウンダリスキャン専用回路を追加する工程がなくなるに伴って、通常デバイス用設計回路の修正やバウンダリスキャン専用回路の検証作業等を省略することができるので、設計期間を大幅に短縮することができる。
【００２８】
また、上記スタックドパッケージ３を用いて第１,第２のＩＣチップ１,２の樹脂封止を行うことによって、スタックドパッケージ３内に第１,第２のＩＣチップ１,２を積層状態で収容して、実装密度を高めることができる。
【００２９】
【発明の効果】
以上より明らかなように、本発明の半導体装置は、第１のＩＣチップと、バウンダリスキャン専用回路のみからなる第２のＩＣチップとを有しているので、第１のＩＣチップ内にバウンダリスキャン専用回路を組み込む必要がなく、通常デバイスのチップ面積の増大を防ぐことできる。また、その結果、通常デバイスのコストアップを押さえる効果がある。
【００３０】
また、上記第２のＩＣチップを事前に準備しておくことにより、通常デバイス用設計回路の修正、バウンダリスキャン専用回路の作成、バウンダリスキャン専用回路の検証作業を省略することができるので、設計期間を大幅に短縮することができる。
【００３１】
また、上記設計段階でしか追加不可能であったバウンダリスキャン専用回路の追加を、第１,第２のＩＣチップのデバイス間接続により実現するので、バウンダリスキャン専用回路が組み込まれていない第１のＩＣチップにも実装状態で動作確認を行うことができる。
【００３２】
また、上記第１,第２のＩＣチップの樹脂封止をスタックドパッケージを用いて行った場合、スタックドパッケージ内に第１,第２のＩＣチップを積層状態で収容して、実装密度を高めることができる。
【００３３】
また、本発明の半導体装置の製造方法は、バウンダリスキャンテストの専用回路のみからなるＩＣチップを予め用意して、このＩＣチップと任意のＩＣチップとを１つのＬＳＩとなるようにスタックして樹脂封止するので、バウンダリスキャンテストの専用回路を任意のＩＣチップに組み込む必要がなく、任意のＩＣチップのチップ面積の増大を防ぐことができる。
【００３４】
また、上記任意のＩＣチップに対してバウンダリスキャンテストの専用回路を組み込む工程がなくなるに伴って、通常デバイス用設計回路の修正やバウンダリスキャンテストの専用回路の検証作業等を省略することができるので、設計期間を大幅に短縮することができる。
【００３５】
また、上記バウンダリスキャンテストの専用回路のみからなるＩＣチップと任意のＩＣチップとを１つのＬＳＩにするので、任意のＩＣチップにバウンダリスキャンテストの専用回路が組み込まれていなくても、実装状態で任意のＩＣチップの動作確認を行うことができる。
【図面の簡単な説明】
【図１】図１は本発明の実施の一形態の半導体装置の断面図である。
【図２】図２は上記半導体装置のデバイス間接続を説明するための模式図である。
【図３】図３は上記半導体装置の第２のＩＣチップの構成を示す概略図である。
【符号の説明】
１ 第１のＩＣチップ
２ 第２のＩＣチップ
３ スタックドパッケージ
【発明の属する技術分野】
本発明は、スタックドパッケージ内に収容するためのＩＣ(集積回路)チップを備えた半導体装置およびその製造方法に関する。
【０００２】
ここでスタックドパッケージとは、複数個のＩＣチップを積層して、その積層状態の複数個のＩＣチップを搭載することにより実装密度を高めている構造のパッケージをいう。
【０００３】
【従来の技術】
プリント基板に実装されたＩＣのテスト手法としてインサーキットテスト手法が主流である。このインサーキットテスト手法は、外部のホストコンピュータに接続されたテスト針を、実装されたＩＣの外部ピンに接続することにより、各ピンで発生する事象の観測、制御を行うテスト手法である。しかし、近年のＩＣ高集積化に伴いピン数が著しく増加しており、また高密度実装の需要からパッケージの小型化およびピン間隔の狭ピッチ化が進んでいる。そのピン間隔の狭ピッチ化により、ピン間隔がテスト針の径より狭くなりデバイステストが困難になってきている。
【０００４】
また、外部ピンをパッケージ裏面にエリアアレイ状に配置するＢＧＡ(Ball Grid Array)パッケージの登場により、インサーキットテスト手法での試験がますます困難な状況にある。その結果、上記インサーキットテスト手法に変わるテスト手法としてバウンダリスキャンテスト手法の採用が推進されている。
【０００５】
上記バウンダリスキャンテスト手法は、ＪＴＡＧ(Joint Test Action Group)テスト手法またはＩＥＥＥ(Institute of Electrical and Electronics Engineers)１１４９.１準拠のテスト手法とも言う。このバウンダリスキャンテスト手法とは、バウンダリスキャンテスト対応デバイスが搭載されたテスト対象のＩＣチップを、外部のホストコンピュータから５本の信号線で観測、制御するテスト手法である。その為、本テスト手法を用いるには、上記テスト対象のＩＣチップにバウンダリスキャン専用回路が組み込まれていなければならない。また、上記ＩＣチップ内の観測、制御を行う為の５本の信号線(外部入出力端子)を追加する必要がある。つまり、上記バウンダリスキャンテスト手法では、ＩＣチップに内蔵されたバウンダリスキャン専用回路と追加された信号線とによりインサーキット手法のテスト針と等価な働きを実現するものである。
【０００６】
従来、このようなバウンダリスキャンテストを行うための半導体装置としては、バウンダリスキャン専用回路と通常デバイス用設計回路とを有するＩＣチップを備えたものがある。通常、このバウンダリスキャン専用回路は、ＩＣチップの設計工程において通常デバイス用設計回路に組み込んでいる。
【０００７】
【発明が解決しようとする課題】
前述したように、通常デバイス用設計回路にバウンダリスキャン専用回路を組み込む手法が従来技術であるが、この場合、通常デバイス用設計回路内に設けられるバウンダリスキャン専用回路領域がデバイス本来の機能領域に対して大きな割合を持つ(オーバーヘッドが増大)ために、設計回路規模の増大つまりチップ面積の拡大といった弊害が生じるという問題点がある。
【０００８】
また、上記通常デバイス用設計回路にバウンダリスキャン専用回路を組み込むには、通常デバイス用設計回路の修正を行うと共に、バウンダリスキャン専用回路に対して、ファンクションテスト作業、故障検証作業等の検証作業を実施する必要がある。その結果、上記通常デバイス用設計回路にバウンダリスキャン専用回路を追加しないケースと比べて、ＩＣチップの設計時における作業工程数が増加し、設計日数が大幅に増加するという問題点がある。なお、これらの設計および検証作業は、現状で１０日程度要する。
【０００９】
また、上記バウンダリスキャン専用回路が組み込まれていないＩＣチップに対してバウンダリスキャンテストを実施することは不可能であるため、実装状態での動作確認を行うことができないという問題点がある。
【００１０】
そこで、本発明の目的は、チップ面積の増大を防ぐことができ、設計期間を短縮できると共に、バウンダリスキャン専用回路が組み込まれていないＩＣチップにおいても実装状態で動作確認を実施することができる半導体装置およびその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体装置は、１つの第１のＩＣチップを、その第１のＩＣチップをバウンダリスキャンするためのバウンダリスキャン専用回路のみからなる１つの第２のＩＣチップ上にスタックし、上記両ＩＣチップを樹脂封止し、上記第１のＩＣチップは上記第２のＩＣチップよりも小さく、上記第２のＩＣチップは、上記第１のＩＣチップ側の表面における縁近傍には、ワイヤを介して外部に接続されるワイヤボンディングパッドが形成されていることを特徴としている。
【００１２】
上記構成の半導体装置によれば、まずバウンダリスキャン専用回路のみで構成された第２のＩＣチップを事前に準備し、その第２のＩＣチップと、設計者が所望する機能のみを有する第１のＩＣチップとスタックして、第１のＩＣチップと第２のＩＣチップとを接続することにより、第１のＩＣチップに対してバウンダリスキャン回路の追加を実現する。つまり、従来技術では、設計段階でしか追加不可能であったバウンダリスキャン専用回路の追加を、第１,第２のＩＣチップのデバイス間接続により実現する。したがって、上記バウンダリスキャン専用回路が第１のＩＣチップに組み込まれていなくても、実装状態で第１のＩＣチップの動作確認を行うことができる。
【００１３】
また、上記バウンダリスキャン専用回路のみからなる第２のＩＣチップを有するので、第１のＩＣチップに対してバウンダリスキャン専用回路を組み込む必要がない。したがって、上記第１のＩＣチップのチップ面積の増大を防ぐことができる。
【００１４】
また、上記第１のＩＣチップにバウンダリスキャン専用回路を組み込む工程がなくなるに伴って、通常デバイス用設計回路の修正やバウンダリスキャン専用回路の検証作業等を省略することができるので、設計期間を大幅に短縮することができる。
【００１５】
【００１６】
上記第１,第２のＩＣチップの樹脂封止をスタックドパッケージを用いて行った場合、スタックドパッケージ内に第１,第２のＩＣチップを積層状態で収容して、実装密度を高めることができる。
【００１７】
また、本発明の半導体装置の製造方法は、バウンダリスキャンテストの専用回路のみからなるＩＣチップを予め用意するステップと、
上記ＩＣチップと、このＩＣチップよりも小さな任意のＩＣチップとが１つのＬＳＩとなるように、上記専用回路のみからなる１つのＩＣチップ上に上記１つの任意のＩＣチップをスタックして樹脂封止するステップとを有し、上記専用回路のみからなるＩＣチップの上記任意のＩＣチップ側の表面における縁近傍には、ワイヤを介して外部に接続されるワイヤボンディングパッドを形成することを特徴としている。
【００１８】
上記構成の半導体装置の製造方法によれば、上記バウンダリスキャンテストの専用回路のみからなるＩＣチップを予め用意して、このＩＣチップと任意のＩＣチップとを１つのＬＳＩとなるようにスタックして樹脂封止するので、バウンダリスキャンテストの専用回路を任意のＩＣチップに組み込む必要がない。したがって、上記任意のＩＣチップのチップ面積の増大を防ぐことができる。
【００１９】
また、上記任意のＩＣチップにバウンダリスキャンテストの専用回路を組み込む工程がなくなるに伴って、通常デバイス用設計回路の修正やバウンダリスキャンテストの専用回路の検証作業等を省略することができるので、設計期間を大幅に短縮することができる。
【００２０】
また、上記バウンダリスキャンテストの専用回路のみからなるＩＣチップと任意のＩＣチップとを１つのＬＳＩにするので、任意のＩＣチップに対してバウンダリスキャン回路の追加が実現されて、任意のＩＣチップにバウンダリスキャンテストの専用回路が組み込まれていなくても、実装状態で任意のＩＣチップの動作確認を行うことができる。
【００２１】
【発明の実施の形態】
以下、本発明の半導体装置およびその製造方法を図示の実施の形態により詳細に説明する。
【００２２】
図１は本発明の実施の一形態の半導体装置の断面図であり、図２は上記半導体装置のデバイス間接続を模式的に表した図である。
【００２３】
上記半導体装置は、図１に示すように、第１のＩＣチップ１と、この第１のＩＣチップ１をバウンダリスキャンするためのバウンダリスキャン専用回路のみからなる第２のＩＣチップ２とをスタックしている。この第１,第２のＩＣチップ１,２は、スタックドパッケージ３内に積層状態で収容されている。また、上記第１のＩＣチップ１は、設計者が所望する機能を実現するために必要な回路のみで構成されている一方、第２のＩＣチップ２は、ＩＥＥＥ１１４９.１に規定されるバウンダリスキャンテスト動作に準拠する動作を行う回路のみで構成されている。この第１のＩＣチップ１と第２のＩＣチップ２とをワイヤ４,４…が接続している。このワイヤ４,４…は、図２に示すように、第１,第２のＩＣチップ１,２の各端子毎に設けられたワイヤボンディングパッド８,８…,９,９…に接続している。また、上記第２のＩＣチップ２とスタックドパッケージ３をワイヤ６,６…が接続している。このワイヤ６,６…は、第２のＩＣチップ２とスタックドパッケージ３との各端子毎に設けられたワイヤボンディングパッド１０,１０…１１,１１…に接続している。
【００２４】
図３は上記第２のＩＣチップ２の構成を示す概略図である。この図３に示すように、上記第２のＩＣチップ２のワイヤボンディングパッド８,８…と第２のＩＣチップ端子１２,１２…との間にはバウンダリスキャンセル１３が介挿されている。このバウンダリスキャンセル１３によって、第１,第２のＩＣチップ１,２の各端子で発生する事象の観測、制御が可能となる。つまり、上記バウンダリスキャンセル１３,１３…がインサーキットテスト手法のテスト針(金属針)と等価な働きをしていることになる。また、このバウンダリスキャンセル１３,１３…を制御する為に必要な試験回路が、ＴＡＰ(test access port)コントローラ１６に組み込まれている。このＴＡＰコントローラ１６は、ＴＡＰＣとも言い、図示しないが、１６ステートの遷移によって動作が表される。また、１４はレジスタ群であり、１５はテスト端子である。このテスト端子１５は、ＪＴＡＧの規格となっているＴＤＩ(test data input),ＴＤＯ(test data output),ＴＣＫ(test clock),ＴＭＳ(test mode select)およびＴＲＳＴ(test reset)からなる。そして、上記テスト端子１５に接続された信号線を図示しない外部のホストコンピュー夕で制御、観測することにより、バウンダリスキャンテストが実施される。また、上記レジスタ群１４は、本発明の主要目的には無関係であるが、バウンダリスキャンテストと組合せて使うこともでき、ＴＡＰコントローラ１６の命令ビットを読み込んでデコードするインストラクションレジスタと、スキップすべきチップを指定するバイパスレジスタと、チップのＩＤの情報が入っているオプションレジスタとで構成されている。このレジスタ群１４はＴＡＰコントローラ１６の命令をデコードして、各種の機能を実現するために使用される。例えば、複数のチップから構成されるシステムの中で特定のチップだけをバウンダリスキャンテストをする為に、残りのチップをスキップさせたりする使い方ができる。なお、上記第２のＩＣチップ端子１２,１２…およびテスト端子１５,１５…は、図２に示すワイヤボンディングパッド１０,１０を介してワイヤ６,６…に接続されている。
【００２５】
上記構成の半導体装置は、まずバウンダリスキャン専用回路のみで構成された第２のＩＣチップ２を事前に準備し、その第２のＩＣチップ２と、設計者が所望する機能のみを有する第１のＩＣチップ１とを接続することにより、第１のＩＣチップ１に対してバウンダリスキャン回路の追加を実現する。つまり、従来において設計段階でしか追加不可能であったバウンダリスキャン専用回路の追加を、第１,第２のＩＣチップ１,２のデバイス間接続により実現する。したがって、上記バウンダリスキャン専用回路が第１のＩＣチップ１に組み込まれていなくても、実装状態で第１のＩＣチップ１の動作確認を行うことができる。具体的には、図示しない外部のホストコンピュータからテスト端子１５へ動作確認用の信号を送出して、ＴＡＰコントローラ１６とレジスタ群１４とバウンダリスキャンセル１３とによって動作確認用の信号を解読、制御され、テスト端子４からバウンダリスキャン試験の結果を得ることができるのである。
【００２６】
また、上記バウンダリスキャン専用回路のみからなる第２のＩＣチップ２を有するので、第１のＩＣチップ１に対してバウンダリスキャン専用回路を組み込む必要がなくなる。したがって、上記第１のＩＣチップ１のチップ面積の増大を防ぐことができる。
【００２７】
また、上記第１のＩＣチップ１にバウンダリスキャン専用回路を追加する工程がなくなるに伴って、通常デバイス用設計回路の修正やバウンダリスキャン専用回路の検証作業等を省略することができるので、設計期間を大幅に短縮することができる。
【００２８】
また、上記スタックドパッケージ３を用いて第１,第２のＩＣチップ１,２の樹脂封止を行うことによって、スタックドパッケージ３内に第１,第２のＩＣチップ１,２を積層状態で収容して、実装密度を高めることができる。
【００２９】
【発明の効果】
以上より明らかなように、本発明の半導体装置は、第１のＩＣチップと、バウンダリスキャン専用回路のみからなる第２のＩＣチップとを有しているので、第１のＩＣチップ内にバウンダリスキャン専用回路を組み込む必要がなく、通常デバイスのチップ面積の増大を防ぐことできる。また、その結果、通常デバイスのコストアップを押さえる効果がある。
【００３０】
また、上記第２のＩＣチップを事前に準備しておくことにより、通常デバイス用設計回路の修正、バウンダリスキャン専用回路の作成、バウンダリスキャン専用回路の検証作業を省略することができるので、設計期間を大幅に短縮することができる。
【００３１】
また、上記設計段階でしか追加不可能であったバウンダリスキャン専用回路の追加を、第１,第２のＩＣチップのデバイス間接続により実現するので、バウンダリスキャン専用回路が組み込まれていない第１のＩＣチップにも実装状態で動作確認を行うことができる。
【００３２】
また、上記第１,第２のＩＣチップの樹脂封止をスタックドパッケージを用いて行った場合、スタックドパッケージ内に第１,第２のＩＣチップを積層状態で収容して、実装密度を高めることができる。
【００３３】
また、本発明の半導体装置の製造方法は、バウンダリスキャンテストの専用回路のみからなるＩＣチップを予め用意して、このＩＣチップと任意のＩＣチップとを１つのＬＳＩとなるようにスタックして樹脂封止するので、バウンダリスキャンテストの専用回路を任意のＩＣチップに組み込む必要がなく、任意のＩＣチップのチップ面積の増大を防ぐことができる。
【００３４】
また、上記任意のＩＣチップに対してバウンダリスキャンテストの専用回路を組み込む工程がなくなるに伴って、通常デバイス用設計回路の修正やバウンダリスキャンテストの専用回路の検証作業等を省略することができるので、設計期間を大幅に短縮することができる。
【００３５】
また、上記バウンダリスキャンテストの専用回路のみからなるＩＣチップと任意のＩＣチップとを１つのＬＳＩにするので、任意のＩＣチップにバウンダリスキャンテストの専用回路が組み込まれていなくても、実装状態で任意のＩＣチップの動作確認を行うことができる。
【図面の簡単な説明】
【図１】図１は本発明の実施の一形態の半導体装置の断面図である。
【図２】図２は上記半導体装置のデバイス間接続を説明するための模式図である。
【図３】図３は上記半導体装置の第２のＩＣチップの構成を示す概略図である。
【符号の説明】
１ 第１のＩＣチップ
２ 第２のＩＣチップ
３ スタックドパッケージ
Claims (2)
- １つの第１のＩＣチップを、その第１のＩＣチップをバウンダリスキャンするためのバウンダリスキャン専用回路のみからなる１つの第２のＩＣチップ上にスタックし、
上記両ＩＣチップを樹脂封止し、
上記第１のＩＣチップは上記第２のＩＣチップよりも小さく、
上記第２のＩＣチップは、上記第１のＩＣチップ側の表面における縁近傍には、ワイヤを介して外部に接続されるワイヤボンディングパッドが形成されていることを特徴とする半導体装置。 - バウンダリスキャンテストの専用回路のみからなるＩＣチップを予め用意するステップと、
上記ＩＣチップと、このＩＣチップよりも小さな任意のＩＣチップとが１つのＬＳＩとなるように、上記専用回路のみからなる１つのＩＣチップ上に上記１つの任意のＩＣチップをスタックして樹脂封止するステップとを有し、
上記専用回路のみからなるＩＣチップの上記任意のＩＣチップ側の表面における縁近傍には、ワイヤを介して外部に接続されるワイヤボンディングパッドを形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34440199A JP3566157B2 (ja) | 1999-12-03 | 1999-12-03 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34440199A JP3566157B2 (ja) | 1999-12-03 | 1999-12-03 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001168273A JP2001168273A (ja) | 2001-06-22 |
| JP3566157B2 true JP3566157B2 (ja) | 2004-09-15 |
Family
ID=18368977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34440199A Expired - Fee Related JP3566157B2 (ja) | 1999-12-03 | 1999-12-03 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3566157B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5114835B2 (ja) * | 2005-09-28 | 2013-01-09 | 株式会社リキッド・デザイン・システムズ | ３次元配線用ｂｓｃマクロ構造および半導体装置 |
| US8243245B2 (en) | 2008-03-17 | 2012-08-14 | Liquid Design Systems Inc. | BSC macrostructure for three-dimensional wiring and substrate having the BSC macrostructure |
-
1999
- 1999-12-03 JP JP34440199A patent/JP3566157B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001168273A (ja) | 2001-06-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6002124B2 (ja) | Ｔｓｖベースの３次元積層ｉｃのためのテストアーキテクチャ | |
| JP3103013B2 (ja) | 集積試験回路付マルチチップ・モジュールおよびその製造方法 | |
| US6734549B2 (en) | Semiconductor device having a device for testing the semiconductor | |
| TWI447408B (zh) | 具有主動電路元件之測試中介器及其方法 | |
| US7466158B2 (en) | Multilayer semiconductor device | |
| KR101489509B1 (ko) | 반도체 장치와 반도체 장치의 제조 방법 및 테스트 방법 | |
| CN102103185A (zh) | 用于测量芯片间信号的方法和装置 | |
| KR20080022454A (ko) | 기판 양면에 검사용 패드를 갖는 반도체 패키지 및검사방법 | |
| US5396032A (en) | Method and apparatus for providing electrical access to devices in a multi-chip module | |
| JPH1048298A (ja) | 半導体装置の高速試験方法 | |
| JP3763385B2 (ja) | 半導体装置 | |
| JP2012220438A (ja) | 半導体集積回路装置の製造方法 | |
| KR100687687B1 (ko) | 멀티칩 모듈 패키징 방법 | |
| JP3566157B2 (ja) | 半導体装置およびその製造方法 | |
| US7714429B2 (en) | Wafer structure with a plurality of functional macro chips for chip-on-chip configuration | |
| US8044498B2 (en) | Interposer, semiconductor chip mounted sub-board, and semiconductor package | |
| JP4022698B2 (ja) | 検査回路基板 | |
| KR0141453B1 (ko) | 노운 굳 다이의 제조장치와 제조방법 | |
| JPH06232295A (ja) | 集積回路 | |
| JPH06222109A (ja) | 集積回路 | |
| JP3163903B2 (ja) | マルチチップモジュール用基板の検査用部品 | |
| JP2000307053A (ja) | 半導体装置 | |
| TW533573B (en) | Layout method for probe card | |
| JP2006222109A (ja) | マルチチップモジュール | |
| JP2000284024A (ja) | 半導体装置及び集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040127 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040325 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040601 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040609 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090618 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100618 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |