JP2005235368A - 半導体集積回路の検査方法 - Google Patents
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Abstract
【解決手段】 検査前にメモリ101の値を初期化する工程ST201を設けて、メモリ101の値を確定させた後に、メモリ101をアクセスする論理回路102,103に対して、擬似ランダムパタン発生回路105からランダムパタンを印加する。印加されたランダムパタンに応じて論理回路102,103が動作し、その結果メモリ101へのアクセスが行われ、メモリ101から出力された値を通常動作と同じ経路で論理回路103に取り込む。ランダムパタンのテスト入力と、メモリ101からの出力を論理回路103のテスト入力とし、その出力応答を圧縮回路106に取り込んで期待値と比較することで、不良があったかどうかを判断する。
【選択図】 図1
Description
メモリの実速度検査を行う方法の1つとしてメモリBISTがある(メモリBISTを用いた手法については、非特許文献1,Figure12.3に記載)。
メモリのインタフェースの実速度検査を行うもう一つの方法として、論理回路に対するテストであるスキャンテストによる検査手法がある(スキャンテストを用いた手法については、非特許文献2に記載)。
「A Designer's Guide to Built-in Self-Test」by Chrles E.Stroud, Kluwer Academic Publishers, ISBN 1-4020-7050-0 12.2 章 RAM BIST Architectures, Figure 12.3 12.4 章 Bypassing Regular Structures During BIST, Figure 12.6 「FASTSCAN AND THE ATPG PROCUCT FAMILY DATASHEET」by MentorGraphics, http://www.mentor.com/dft/fastscan#ds.pdf
図1は本発明の第1の実施の形態における半導体集積回路例である。第1の実施形態では、図1に示した半導体集積回路に含まれているメモリ101のインタフェース(入力および出力)の実速度検査について説明する。メモリ101は、論理回路102から制御され、メモリ101の出力が論理回路103に取り込まれる。論理回路102および103はスキャンテスト設計が行われていて、内部にスキャンフリップフロップと組合せ回路部を有し、スキャンフリップフロップはスキャンチェーンを形成し、スキャンイン端子SI、スキャンアウト端子SO、Scan Enable端子SEを持つ。擬似ランダムパタン発生回路105は、論理回路102および論理回路103のSI端子に擬似ランダムパタンを印加する。圧縮回路106は、擬似ランダムパタンに対する論理回路102および論理回路103の出力応答をSO端子から取り込み、その値を圧縮してシグネチャを生成する。制御回路104は論理回路102および論理回路103を制御する。
時刻t0のクロックCKの立ち上がりで、擬似ランダムパタン発生回路105からのテストパタンに応じて論理回路102からメモリ101に対するアドレス信号ADが生成される(図2のADの斜線部)。時刻t0で生成されたアドレス信号ADは、時刻t1のクロックCKの立ち上がりで、メモリ101に取り込まれる。この時のWrite Enable信号WEの値が1なので、メモリ101からデータが読み出される(図2のDOの斜線部)。メモリ101はステップST201で既に初期化されているため、メモリ101のデータ出力信号DOとして不定値が出力されることはなく、初期化によってメモリ101に書き込まれた確定した値がデータ出力信号DOとして出力される。
時刻t3におけるクロックCKの立ち上がりで、擬似ランダムパタン発生回路105からのテストパタンに応じて論理回路102からメモリ101に対して信号が印加される。図3の例では、アドレス値「2E」、データ入力値「FFFF」およびWrite Enable信号値「0」が論理回路102からメモリ101に印加される。時刻t4のクロックCKの立ち上がりで、Write Enable信号が「0」、アドレス値「2E」、データ入力値「FFFF」がメモリ101に取り込まれ、論理回路102からメモリ101に対して、通常動作と同じ経路を通って、アドレス「2E」に対して、データ値「FFFF」が書き込まれる。
また、論理回路102に対しては、擬似ランダムパタン発生回路105で生成されたランダムパタンがテスト入力として印加される。論理回路103に対しては、論理回路102に印加されたランダムパタンに対する応答として論理回路102からメモリ101へアクセスし、その結果メモリ101から読み出されて論理回路103に入力される信号と、擬似ランダムパタン発生回路105で生成されたランダムパタンとがテスト入力として印加される。これらのテスト入力に対する論理回路102,103の出力応答が圧縮回路106に取り込まれ圧縮される。この圧縮された値とあらかじめ求められた期待値とを比較することで論理回路102、103のテストも実施できる。
図6は本発明の第2の実施の形態における半導体集積回路例である。第2の実施形態では、図6に示した半導体集積回路に含まれているメモリ101のインタフェース(入力および出力)の実速度検査について説明する。
このステップST701は、ステップST704で行われるメモリテスト実行後のメモリ101の初期値を決定するステップと、ステップST705で行われるメモリ101に接続された組合せ回路601の検査が最適に行われるための設定値を決めるステップとで構成される。
図6の半導体集積回路の例においては、メモリ101へ印加されるクロックは、論理回路102や論理回路103へ印加されるクロックに対して、遅延回路602によって遅延しているため、クロックのエッジで考えた場合、メモリ101はクロック端子が動作に影響しないとしてモデル化することができる。また、スキャンテスト時にメモリ101に対して書き込みを行わない場合には、端子WE,端子DIも動作に影響しないとしてモデル化することができる。最終的に、メモリ101は、図9に示すように、端子ADに対して端子DOからデータを出力する組合せ回路にモデル化することができる。
図6の半導体集積回路に対して、図6のメモリ101を図9のメモリ101に置き換えてスキャンテストパタンを生成する。この時、メモリ101以外の回路がフルスキャンテスト設計であれば、モデル化した半導体集積回路もフルスキャンテスト設計となり、従来のスキャンテストツールでパタン生成が可能であり、パーシャルスキャンテスト対応ツールを使った場合においてもテストパタン生成時間を短縮することができる。
メモリテスト時、メモリテストモード端子610は「1」に設定され、外部端子431,432,433からセレクタ411,412,413を介してメモリアクセス信号AD,WE,DIを印加したり、外部端子611の値を取り込んだりすることで、書き込みや読み込みを行い、配線やトランジスタの故障の検証に加え、隣り合うメモリセル同士の保持値の関係や読み込みや書き込みの順序に関するテストが行われる。このステップによってメモリ101は図8(a)に示す値に設定される。
メモリテストと同様、メモリテストモード端子610を「1」に設定し、外部端子431,432,433からセレクタ411,412,413を介してメモリアクセス信号AD,WE,DIを印加し、図8(c)に示す値の書き込みを行う。このステップによってメモリ101は図8(d)に示す値に設定される。
スキャンテスト時には、メモリテストモード端子610は「0」となり、論理回路102からの信号がセレクタ411,412,413により選択され、同時に、スキャンモード信号608は「1」となり、メモリ101への書き込みが禁止される。
102 メモリにアクセスする論理回路
103 メモリの出力を取り込む論理回路
104 制御回路
105 擬似ランダムパタン発生回路
106 圧縮回路
107 メモリBIST部
CK クロック信号
AD アドレス信号
WE ライトイネーブル信号
DI データ入力信号
DO データ出力信号
SE スキャンイネーブル信号
Claims (16)
- 第1の記憶素子と第2の記憶素子との間に設けられたメモリ回路を有する半導体集積回路を検査する方法であって、
前記メモリ回路を初期化するステップ(a)と、
前記第1の記憶素子にテストパタンを与えるステップ(b)と、
前記第1の記憶素子に与えられたテストパタンに応じたメモリアクセス信号を通常動作で使用する経路を使って前記メモリ回路に与えるステップ(c)と、
前記メモリアクセス信号に応答して前記メモリ回路から出力された値を通常動作で使用する経路を使って前記第2の記憶素子に取り込むステップ(d)と、
前記第2の記憶素子に取り込まれた値と期待値とを比較するステップ(e)とを備える、
ことを特徴とする検査方法。 - 請求項1において、
前記半導体集積回路は、擬似ランダムパタン発生回路と圧縮回路とをさらに備え、
前記ステップ(b)では、
前記擬似ランダムパタン発生回路からのランダムパタンを前記テストパタンとして前記第1の記憶素子に与え、
前記ステップ(e)では、
前記第2の記憶素子に取り込まれた値を前記圧縮回路で圧縮し、当該圧縮の結果得られた信号と前記期待値とを比較する、
ことを特徴とする検査方法。 - 請求項1において、
前記第1および第2の記憶素子はスキャン可能な記憶素子であり、
前記ステップ(b)では、
前記第1の記憶素子にテストパタンをシフト動作により与え、
前記ステップ(e)では、
前記第2の記憶素子に取り込まれた値をシフト動作により読み出し、読み出した値と前記期待値と比較する、
ことを特徴とする検査方法。 - 請求項2において、
前記メモリ回路は、
書き込みポートと読み出しポートを個別に持つマルチポートメモリであり、
前記半導体集積回路は、
前記第1の記憶素子と前記メモリ回路との間に設けられ、テスト時に、前記メモリ回路の書き込みポートと読み出しポートの同一のアドレスに同時に書き込みおよび読み出しを行わないようにするアドレス変換回路をさらに備える、
ことを特徴とする検査方法。 - 請求項1において、
前記半導体集積回路は、
前記第1の記憶素子と前記メモリ回路との間に設けられ、前記ステップ(c)〜(d)において行われる前記メモリ回路へのアクセスを所定の領域に限定するアドレス変換回路をさらに備え、
前記ステップ(a)では、
前記メモリ回路の領域のうち前記アドレス変換回路によって限定された領域を初期化する、
ことを特徴とする検査方法。 - 請求項1において、
前記ステップ(b)において、
前記メモリ回路への書き込みを行うパタンを前記テストパタンとして前記第1の記憶素子に与える、
ことを特徴とする検査方法。 - 請求項1において、
前記半導体集積回路は、
前記第1の記憶素子と前記メモリ回路との間に設けられ、前記ステップ(b)〜(e)において前記メモリ回路への書き込みを禁止する書き込み禁止回路をさらに備える、
ことを特徴とする検査方法。 - 請求項1において、
前記ステップ(a)における前記メモリ回路の初期化をメモリテストにおいて行う、
ことを特徴とする検査方法。 - 請求項1において、
前記ステップ(a)は、
メモリテストを行うステップ(a1)と、
前記メモリ回路の一部の領域の値を設定するステップ(a2)とを含む、
ことを特徴とする検査方法。 - 請求項8または9において、
前記半導体集積回路は、前記メモリ回路を検査するためのメモリBIST回路をさらに備え、
前記メモリテストは、前記メモリBIST回路を用いて行われる、
ことを特徴とする検査方法。 - 請求項1において、
前記メモリ回路は不揮発性領域を有しており、
前記ステップ(a)では、
前記不揮発性領域に初期値を格納する、
ことを特徴とする検査方法。 - 請求項1において、
前記ステップ(a)では、
前記メモリ回路を初期化する値として、
前記メモリ回路のデータ出力端子を始点に含み、前記メモリ回路のデータ出力端子から出力される信号が到達可能な記憶素子を終点とする組合せ回路に対して作成した検査系列の前記データ出力端子に割り当てられた検査系列を用いる、
ことを特徴とする検査方法。 - 請求項1において、
前記ステップ(b)〜(e)において行われる行程を前記半導体集積回路の実動作速度で行う、
ことを特徴とする検査方法。 - 請求項7において、
前記メモリ回路を組合せ順序回路にモデル化するステップ(f)と、
前記モデル化されたメモリ回路を用いてテストパタンを生成するステップ(g)とをさらに備え、
前記ステップ(b)では、
前記ステップ(g)において生成されたテストパタンを前記第1の記憶素子に与える、
ことを特徴とする検査方法。 - 請求項1において、
前記メモリ回路を組合せ順序回路にモデル化するステップ(f)と、
前記メモリ回路への書き込みを含まないテストパタンを前記モデル化されたメモリ回路を用いて生成するステップ(g)とをさらに備え、
前記ステップ(b)では、
前記ステップ(g)において生成されたテストパタンを前記第1の記憶素子に与える、
ことを特徴とする検査方法。 - 請求項14または15において、
前記ステップ(f)では、
前記メモリ回路は組合せ回路にモデル化される、
ことを特徴とする検査方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009210449A (ja) * | 2008-03-05 | 2009-09-17 | Fujitsu Microelectronics Ltd | 半導体集積回路 |
JP2011060392A (ja) * | 2009-09-11 | 2011-03-24 | Nec Corp | 半導体記憶装置の試験方法 |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7536613B2 (en) * | 2004-05-11 | 2009-05-19 | International Business Machines Corporation | BIST address generation architecture for multi-port memories |
US7447956B2 (en) * | 2006-03-03 | 2008-11-04 | Qualcomm Incorporated | Method and apparatus for testing data steering logic for data storage having independently addressable subunits |
JP2007272982A (ja) * | 2006-03-31 | 2007-10-18 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその検査方法 |
US7966529B2 (en) * | 2006-10-16 | 2011-06-21 | Freescale Semiconductor, Inc. | System and method for testing memory blocks in an SOC design |
JP2008262630A (ja) * | 2007-04-11 | 2008-10-30 | Matsushita Electric Ind Co Ltd | 半導体集積回路及びメモリ検査方法 |
TWI466124B (zh) * | 2011-05-27 | 2014-12-21 | Realtek Semiconductor Corp | 測試系統 |
US9595350B2 (en) * | 2012-11-05 | 2017-03-14 | Nxp Usa, Inc. | Hardware-based memory initialization |
JP5911816B2 (ja) * | 2013-02-26 | 2016-04-27 | 株式会社東芝 | 半導体集積回路装置 |
JP6438353B2 (ja) * | 2015-05-27 | 2018-12-12 | ルネサスエレクトロニクス株式会社 | 半導体装置及び診断テスト方法 |
CN114127853A (zh) * | 2019-08-21 | 2022-03-01 | 华为技术有限公司 | 一种存储器测试电路及装置 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0935498A (ja) * | 1995-05-16 | 1997-02-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH11352188A (ja) * | 1998-06-11 | 1999-12-24 | Mitsubishi Electric Corp | 半導体装置 |
JP2003228999A (ja) * | 2002-02-01 | 2003-08-15 | Rohm Co Ltd | 半導体記憶装置 |
JP2004013980A (ja) * | 2002-06-06 | 2004-01-15 | Matsushita Electric Ind Co Ltd | デュアルポートメモリのテスト回路 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7134058B2 (en) * | 2001-09-14 | 2006-11-07 | Stmicroelectronics Limited | Memory circuit scan arrangement |
JP2003121499A (ja) * | 2001-10-09 | 2003-04-23 | Hitachi Ltd | 組込みテスト機能付き半導体集積回路、テストコード生成プログラムから成る電子設計データを保存する記憶媒体、該半導体集積回路のテスト方法、テストコード生成自動化方法及びそのプログラム |
US8621304B2 (en) * | 2004-10-07 | 2013-12-31 | Hewlett-Packard Development Company, L.P. | Built-in self-test system and method for an integrated circuit |
-
2005
- 2005-01-14 JP JP2005008210A patent/JP2005235368A/ja active Pending
- 2005-01-21 US US11/038,493 patent/US20050204239A1/en not_active Abandoned
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0935498A (ja) * | 1995-05-16 | 1997-02-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH11352188A (ja) * | 1998-06-11 | 1999-12-24 | Mitsubishi Electric Corp | 半導体装置 |
JP2003228999A (ja) * | 2002-02-01 | 2003-08-15 | Rohm Co Ltd | 半導体記憶装置 |
JP2004013980A (ja) * | 2002-06-06 | 2004-01-15 | Matsushita Electric Ind Co Ltd | デュアルポートメモリのテスト回路 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009210449A (ja) * | 2008-03-05 | 2009-09-17 | Fujitsu Microelectronics Ltd | 半導体集積回路 |
JP2011060392A (ja) * | 2009-09-11 | 2011-03-24 | Nec Corp | 半導体記憶装置の試験方法 |
Also Published As
Publication number | Publication date |
---|---|
US20050204239A1 (en) | 2005-09-15 |
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