JP2004013980A - デュアルポートメモリのテスト回路 - Google Patents
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Abstract
【課題】デュアルポートメモリのテスト回路において、集積度の低下を抑え、テストパターンの生成を容易にすることを目的とする。
【解決手段】デュアルポートメモリ１１のテスト回路のＡポートに入力されるクロック信号ＴＡＣＫ、ポートイネーブル信号ＴＡＣＳをＢポートのクロック信号、ポートイネーブル信号とし、Ａポートに入力されるアドレスＴＡＡＤＲをアドレス変換手段１４により変換したアドレスＴＢＡＤＲをＢポートのアドレスとして入力し、Ａポートのリードライトイネーブル信号ＴＡＲＷを反転した信号を、Ｂポートのリードライトイネーブル信号として入力する構成とする。この構成により、デュアルポートメモリ１１用に独立したテスト回路を持つ必要がなく、これまでのマーチパターンのメモリテストを行えるため、テスト回路の配線や端子を増やすことなく、回路規模を抑えてデュアルポートメモリ１１のテストを実現することができる。
【選択図】 図１
【解決手段】デュアルポートメモリ１１のテスト回路のＡポートに入力されるクロック信号ＴＡＣＫ、ポートイネーブル信号ＴＡＣＳをＢポートのクロック信号、ポートイネーブル信号とし、Ａポートに入力されるアドレスＴＡＡＤＲをアドレス変換手段１４により変換したアドレスＴＢＡＤＲをＢポートのアドレスとして入力し、Ａポートのリードライトイネーブル信号ＴＡＲＷを反転した信号を、Ｂポートのリードライトイネーブル信号として入力する構成とする。この構成により、デュアルポートメモリ１１用に独立したテスト回路を持つ必要がなく、これまでのマーチパターンのメモリテストを行えるため、テスト回路の配線や端子を増やすことなく、回路規模を抑えてデュアルポートメモリ１１のテストを実現することができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、システムＬＳＩなどの集積回路におけるデュアルポートメモリのテスト回路に関するものである。
【０００２】
【従来の技術】
システムＬＳＩなどの集積回路は、回路規模が増大し、その中で実現される機能も多機能となってきているため、処理の高速化が要求されてきている。それに伴い、用いられるメモリも高速化に対応するために、これまで用いられてきたシングルポートメモリに代わって、同一メモリセルアレイ（ただし同一セルは不可）に２つのポートから独立して、同時に読み書きできるデュアルポートメモリが搭載されるようになってきている。
【０００３】
従来のデュアルポートメモリのテスト回路を図６に示す。
図６において、６１はデュアルポート、すなわちＡポートのアドレスポートＡＡＤＲ，入力データポートＡＤＡＴＩ，クロックポートＡＣＫ，チップセレクトポートＡＣＳ，リードライトイネーブルポートＡＲＷ，出力データポートＡＤＡＴＯと、ＢポートのアドレスポートＢＡＤＲ，入力データポートＢＤＡＴＩ，クロックポートＢＣＫ，チップセレクトポートＢＣＳ，リードライトイネーブルポートＢＲＷ，出力データポートＢＤＡＴＯを備え、これらのそれぞれのポートに信号、データを入力することで、独立してメモリセルに読み書きできるデュアルポートメモリである。
【０００４】
図６に示すメモリテスト回路では、このようなデュアルポートメモリ６１に対して、それぞれのポートに、ＬＳＩ外部あるいはテスト回路を制御する回路、たとえばＢＩＳＴ（ＢＵＩＬＴ ＩＮ ＳＥＬＦ ＴＥＳＴ）回路により生成されたテストＴＡ（ＴＢ）用のアドレスＡＤＲ、入力データＤＡＴＩ、クロック信号ＣＫ、チップセレクト信号ＣＳ、リードライト制御信号ＲＷを入力し、その出力データＤＡＴＯに対して期待値比較を行なっている。
【０００５】
また、通常の処理に使用する通常処理用ＵＡ（ＵＢ）の信号およびデータと、テストに使用するテスト用ＴＡ（ＴＢ）の信号およびデータは、モード選択信号ＴＣＴＲＬに応じてセレクタ６２ａ，６２ｂ，６２ｃ，６２ｄ，６２ｅ，６３ａ，６３ｂ，６３ｃ，６３ｄ，６３ｅにより選択されてデュアルポートメモリ６１へ入力される。たとえば、通常の処理に使用するアドレスＵＡＡＤＲとテストに用いるアドレスＴＡＡＤＲはセレクタ６２ａに入力され、そのときのモード選択信号ＴＣＴＲＬが“０”であればＵＡＡＤＲが選択され、モード選択信号ＴＣＴＲＬが“１”であればＴＡＤＤＲが選択される。他のチップセレクト信号ＣＳ、クロック信号ＣＫ、リードライト制御信号ＲＷおよびデータについても同様であり、モード選択信号ＴＣＴＲＬを“０”とすることで、通常の処理に使用する信号およびデータが選択され、通常の処理が可能となり、モード選択信号ＴＣＴＲＬを“１”とすることで、テストに使用する信号およびデータが選択され、テスト回路からのテストが可能となる。
【０００６】
【発明が解決しようとする課題】
しかし、従来のメモリテスト回路ではアドレスとデータおよび制御信号の組がそれぞれ独立しており、制御するための多くの外部端子あるいは制御回路が必要であり、よって端子数の増加あるいはテスト回路の増加に伴う、アドレスおよびデータなどの配線増加による集積度の低下などの課題が生じる。
【０００７】
さらに、各ポートが独立してアクセスすることが可能であるために、同一アドレスに各ポートからアクセスすることを考慮して、テストパターンを生成する必要があるなどの課題がある。
【０００８】
本発明は、このようなデュアルポートメモリのテスト回路において、集積度の低下を抑え、テストパターンの生成を容易にすることを目的とする。
【０００９】
【課題を解決するための手段】
本発明のデュアルポートメモリのテスト回路は、行方向および列方向に配列された１つ以上のメモリセルと前記メモリセルに対し互いに独立してアクセス可能な第１ポートと第２ポートを備えたデュアルポートメモリをテストする回路であって、
テストモード時に、前記第１ポートのクロック信号およびポートイネーブル信号を、前記第２ポートのクロック信号およびポートイネーブル信号として入力し、前記第１ポートのアドレスを変換したアドレスを、前記第２ポートのアドレスとして入力し、前記第１ポートのリードライトイネーブル信号の反転信号を、前記第２ポートのリードライトイネーブル信号として入力する構成としたこととしたものである。
【００１０】
この本発明によれば、集積度の低下を抑え、テストパターンの生成を容易にするデュアルポートメモリのテスト回路が得られる。
【００１１】
【発明の実施の形態】
本発明の請求項１に記載の発明は、行方向および列方向に配列された１つ以上のメモリセルと前記メモリセルに対し互いに独立してアクセス可能な第１ポートと第２ポートを備えたデュアルポートメモリをテストする回路であって、
テストモード時に、前記第１ポートのクロック信号およびポートイネーブル信号を、前記第２ポートのクロック信号およびポートイネーブル信号として入力し、前記第１ポートのアドレスを変換したアドレスを、前記第２ポートのアドレスとして入力し、前記第１ポートのリードライトイネーブル信号の反転信号を、前記第２ポートのリードライトイネーブル信号として入力する構成としたこととしたものであり、
第１ポートのクロック信号およびポートイネーブル信号が第２ポートで共通に使用され、また第１ポートと第２ボートのアクセス状態時のライトとリードが常に逆となり、さらに第１ポートに入力されるアドレスが変換されて、第１ポートに入力されるアドレスとは異なったアドレスが第２ポートのアドレスとして入力されることにより、それぞれのポートに対して独立したテスト回路が必要でなくなり、不要な配線や外部端子を減らすことができ、よって集積度の低下を抑えることができ、さらに第１ポートと第２ボートのアドレスが異なることにより、同一メモリセルへ同時にアクセスすることがなくなり、テストパターンの生成が容易となり、テストパターンの開発の負担を軽減することができる、という作用を有する。
【００１２】
また請求項２に記載の発明は、上記請求項１に記載の発明であって、テストモード時に前記第１ポートの書き込みデータを前記第２ポートの書き込みデータとして入力する構成とし、テストモード時に前記第２ポートへ入力するリードライトイネーブル信号として、前記第１ポートのリードライトイネーブル信号とその反転信号の一方を選択する構成としたこととしたものであり、
第２ポートへ第１ポートのリードライトイネーブル信号を入力することにより第１ポートと第２ポートを同時にライト状態とすることが可能となり、よって第１ポートと第２ポートから同じ書き込みデータを異なるアドレスのメモリセルに同時に書き込むことが可能となり、テストパターンを半分とすることができる、という作用を有する。
【００１３】
また請求項３に記載の発明は、上記請求項１に記載の発明であって、テストモード時に、前記第１ポートがリードのアクセス状態のとき、前記第２ポートを非アクセス状態とする構成としたこととしたものであり、
第１ポートがリードのアクセス状態となると、第２ポートは非アクセス状態となることにより、第２ポートからのメモリセルへのアクセスなしで第１ポートからリードを実行できる、という作用を有する。
【００１４】
また請求項４に記載の発明は、上記請求項１〜請求項３のいずれかに記載の発明であって、前記第１ポートのアドレスから前記第２ポートのアドレスへの変換を、前記第１ポートのアドレスに予め設定された設定値を加算または減算することにより実行する構成としたこととしたものであり、
アドレスの変換を、第１ポートのアドレスに予め設定された設定値を加算または減算することにより実行することにより、第２ポートのアドレスを任意の設定値に設定することができる、という作用を有する。
【００１５】
以下、本発明の実施の形態を図面を参照しながら説明する。
（実施の形態１）
図１は、本発明の実施の形態１におけるデュアルポートメモリのテスト回路の構成図である。
【００１６】
図１において、１１は、デュアルポート、すなわちＡポートのアドレスポートＡＡＤＲ，入力データポートＡＤＡＴＩ，クロックポートＡＣＫ，チップセレクトポートＡＣＳ，リードライトイネーブルポートＡＲＷ，出力データポートＡＤＡＴＯと、ＢポートのアドレスポートＢＡＤＲ，入力データポートＢＤＡＴＩ，クロックポートＢＣＫ，チップセレクトポートＢＣＳ，リードライトイネーブルポートＢＲＷ，出力データポートＢＤＡＴＯを備え、これらのそれぞれのポートに信号、データを入力することで独立してメモリセルに読み書きできるデュアルポートメモリ、すなわち行方向および列方向に配列された複数（１つ以上）のメモリセルと前記メモリセルに対し互いに独立してアクセス可能なＡポート（第１ポート）とＢポート（第２ポート）を備えたデュアルポートメモリである。
【００１７】
このデュアルポートメモリ１１のＡポートへのアクセスは、通常時に使用するデータおよび信号｛アドレスＵＡＡＤＲ，入力データＵＡＤＡＴＩ，クロック信号ＵＡＣＫ，チップセレクト信号（ポートイネーブル信号）ＵＡＣＳ，リードライト制御信号ＵＡＲＷ｝と、テストモード時に使用するデータおよび信号｛アドレスＴＡＡＤＲ，入力データＴＡＤＡＴＩ，クロック信号ＴＡＣＫ，チップセレクト信号（ポートイネーブル信号）ＴＡＣＳ，リードライト制御信号ＴＡＲＷ｝の一方が、モード選択信号ＴＣＴＲＬにより制御されるセレクタ１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅにより選択されて実行される。本実施の形態では、モード選択信号ＴＣＴＲＬが“１”のときに、前記テストモード時に使用するデータおよび信号が選択されるものとしている。
【００１８】
一方、デュアルポートメモリ１１のＢポートのクロックポートＢＣＫおよびチップセレクトＢＣＳへのテストモード時の入力として、それぞれＡポートのテストモード時（ＴＣＴＲＬ＝１）の信号と同じクロック信号ＴＡＣＫとチップセレクト信号（ポートイネーブル信号）ＴＡＣＳが、これらＢポートへのクロックＢＣＫのクロック信号ＴＢＣＫおよびチップセレクトＢＣＳのチップセレクト信号（ポートイネーブル信号）ＴＢＣＳとなるように、セレクタ１３ｃ，１３ｄにより、通常時に使用される信号（クロック信号ＵＡＣＫ，チップセレクト信号ＵＡＣＳ）と選択されるように構成されている。
【００１９】
また、ＢポートのアドレスポートＢＡＤＲへ入力されるアドレスＴＢＡＤＲは、セレクタ１３ａにより、テストモード時のＡポートへのアドレスＴＡＡＤＲをアドレス変換手段１４で変換したアドレスと、Ｂポートへの通常アドレスＵＢＡＤＲの一方が選択されるように構成されている。
【００２０】
また、ＢポートのリードライトイネーブルポートＢＲＷへのリードライトイネーブル信号ＴＢＲＷは、セレクタ１３ｅにより、テストモード時のＡポートへのリードライトイネーブル信号ＴＡＲＷを反転器（第１ポートのリードライトイネーブル信号を反転する反転手段）１５により反転させた信号と、Ｂポートへの通常信号ＵＢＲＷの一方が選択されるように構成されている。この構成によりテストモード時には、ＡポートとＢポートではリードとライトが逆になるように、リードライトイネーブル信号が入力され、ＡポートとＢポートがアクセス状態のとき、リードとライトが逆の状態になる。
【００２１】
またテストモード時には、Ｂポートの出力データポートＢＤＡＴＯの出力データをテストモード時の出力データＴＤＡＴＯとしている。
前記アドレス変換手段１４は、ＡポートとＢポートのアクセスが同一メモリセルに対して発生しないようにするために、Ａポートのアドレスを変換して、ＢポートへのアドレスＴＢＡＤＲを生成する変換手段であり、図１に示すように、予めＡポートのアドレスＴＡＡＤＲに対して加算する値（プラスの値またはマイナスの値）が設定されたレジスタ（第１ポートのアドレスに対して加算または減算する値が予め設定された記憶手段）１７と、ＡポートのアドレスＴＡＡＤＲとレジスタ１７の設定値を加算する加算器（第１ポートのアドレスと前記記憶手段の設定値を加算する加算手段）１８から構成されている。このように、ＡポートのアドレスＴＡＡＤＲとレジスタ１７の設定値を加算する加算器１８で構成することにより、ＢポートのアドレスＴＢＡＤＲを任意の設定値に設定できることができる。たとえば、アドレス変換手段１４が式（１）、式（２）に示される場合、マーチパターンを生成することができる。また、この２つの式はレジスタ１７の設定により、切り替えられるように構成される。
【００２２】
ＴＢＡＤＲ ＝ ＴＡＡＤＲ ＋ １ …（１）
ＴＢＡＤＲ ＝ ＴＡＡＤＲ − １ …（２）
マーチパターンのアルゴリズム（メモリテスト）を図２を参照しながら説明する。
【００２３】
まず全てのメモリセルを初期化し｛図２（ａ）｝、最初のメモリセルから“Ｌ”を読み出して期待値と比較し｛図２（ｂ）｝、次に読み出したメモリセルに“１”を書き込む｛図２（ｃ）｝。この期待値比較と“１”の書き込みという処理を、以降アドレスをインクリメントしながら全メモリセルに対して行う｛図２（ｂ）（ｃ）｝。次に、最後に書き込みを行ったメモリセルから“Ｈ”を読み出し｛図２（ｄ）｝、続いて“０”を書きこむ｛図２（ｅ）｝。この期待値比較と“０”の書き込みという処理をアドレスＴＡＡＤＲをデクリメントしながら全メモリセルに対して行う｛図２（ｄ）（ｅ）｝。さらに、これらのシーケンスをデータ入力、期待値を反対にして再度繰り返す。
【００２４】
本実施の形態の場合、マーチパターンは、図３に示すアルゴリズムで実現することができる。図３でメモリセル内に書かれている０／１の数字はライトを示し、Ｌ／Ｈの記号はリードを示し、記号がない場合は不定であることを示している。
【００２５】
初期化するために、Ａポートから全メモリセルに“０”を書きこむ（ライト；Ｗ）。メモリセルに“０”を書きこむと同時に、リードライトイネーブル信号ＴＡＲＷが反転することによりＢポート（出力データポートＢＤＡＴＯ）のアドレスＴＢＡＤＲ（＝ＴＡＡＤＲ＋１）からデータの読み出し（リード；Ｒ）が行われる｛図３（ａ）｝。このとき、Ｂポートから読み出したデータは、初期化前のデータであり期待値との比較は行わない。ただし、最後のアドレスにＡポートから“０”を書きこむ場合に、Ｂポートから読み出される最初のアドレスのデータは、“Ｌ”が読み出されているので、期待値との比較を行う｛図３（ｂ）｝。
【００２６】
次に図３（ｃ）に示すように、Ａポートから最初のアドレスのメモリセルに“１”を書き込む（アドレスＴＡＡＤＲにおけるライト；Ｗ）と同時にＢポートのアドレスＴＢＡＤＲ（＝ＴＡＡＤＲ＋１）からデータを読み出し（リード；Ｒ）、Ｂポートから読み出しているデータが“Ｌ”（＝０）であること確認しながら（期待値との比較を行いながら）、ＡポートのアドレスＴＡＡＤＲをインクリメントし、全アドレスに“１”が書き込まれるまで行う。
【００２７】
次にＡポートのアドレスＴＡＡＤＲをデクリメントしながら“０”を書き込んでいくことになり、式（２）を用いるようにアドレス変換手段１４を設定する。しかし、このとき最終のアドレスのメモリセルからＢポートに“Ｈ”（＝１）を読み出す機会がなくなる。そこで、最初のアドレスのメモリセルにＡポートから“１”を書きこむ（ライト；Ｗ）と同時に最終アドレスからＢポートに“Ｈ”を読み出し（リード；Ｒ）、期待値と比較する｛図３（ｄ）｝。
【００２８】
次にＡポートのアドレスＴＡＡＤＲをデクリメントし、Ａポートから“０”を書き込むと同時に、ＢポートのアドレスＴＢＡＤＲ（＝ＴＡＡＤＲ−１）からデータを読み出し、このデータが“Ｈ”（＝１）であること確認する（期待値と比較する）｛図３（ｅ）｝。同様にアドレスＴＡＡＤＲをデクリメントし、全メモリセルに“０”が書き込まれるまで繰り返す｛図３（ｆ）｝。
【００２９】
さらにデータと期待値を反転して図３（ａ）〜（ｆ）のテストを実行する。
このように本実施の形態１のメモリ回路によれば、Ａポートのクロック信号ＴＡＣＫおよびチップセレクト信号（ポートイネーブル信号）ＴＡＣＳがＢポートで共通に使用され、またＡポートとＢボートのアクセス状態時のライトとリードが常に逆となり、さらにＡポートに入力されるアドレスＴＡＡＤＲが変換されて、Ａポートに入力されるアドレスとは異なったアドレスＴＢＡＤＲがＢポートのアドレスとして入力されることにより、デュアルポートメモリ用に独立したテスト回路を持つ必要がなく、これまでのマーチパターンのメモリテストを行えるため、２つのＡポート，Ｂポートそれぞれにテスト回路を持った場合より多少のテストパターン数（あるいはテスト時間）増加で、テスト回路の配線や外部端子の増加を回避でき（不要な配線や外部端子を減らすことができ）、集積度の低下を抑える（回路規模を抑える）ことができる。
【００３０】
またアドレス変換手段１４によりＡポートに入力されるアドレスＴＡＡＤＲが変換されて、このアドレスＴＡＡＤＲとは異なったアドレスがＢポートのアドレスＴＢＡＤＲとして入力されることにより、同一メモリセルへの同時アクセスがなくなり、よってテストパターンの生成が容易となり、テストパターンの開発の負担を軽減することができる。
【００３１】
また合わせてデュアルポートメモリ１１への同時アクセスを容易に行えるため、ビット線、ワード線間のショートも検出することができる。
（実施の形態２）
図４は、本発明の実施の形態２を示すデュアルポートメモリのテスト回路の構成図である。なお、図１の構成と同一の構成には同一の符号を付して説明を省略する。
【００３２】
図４に示すように、Ｂポートの入力データポートＢＤＡＴＩの入力データとして、通常時のデータＵＢＤＡＴＩとＡポートの入力データＴＡＤＡＴＩの一方をセレクタ４３ｂにより選択できるように構成し、さらに、ＢポートのリードライトイネーブルポートＢＲＷのテストモード時の信号として、Ａポートのリードライトイネーブル信号ＴＡＲＷとこのＡポートのリードライトイネーブル信号ＴＡＲＷの反転信号の一方を選択信号ＴＢＲＷＳＥＬによりセレクタ４１で選択できるように構成している。
【００３３】
このような実施の形態２のメモリ回路によれば、テストモード時に、ＢポートのリードライトイネーブルポートＢＲＷのテストモード時の信号として、セレクタ４１を用いてＡポートのリードライトイネーブル信号ＴＡＲＷを選択することにより、Ａ，Ｂポートの双方をライト状態として、アドレス変換手段１４による異なるアドレスのメモリセルに、同時に同じ入力データＴＡＤＡＴＩ“０”を書き込むことができ、よって図３（ａ）にある初期化を１／２のテストパターン数で実行することができ、テスト時間を削減することができる。
（実施の形態３）
図５は、本発明の実施の形態３を示すデュアルポートメモリのテスト回路の構成図である。なお、図１の構成と同一の構成には同一の符号を付して説明を省略する。
【００３４】
Ａポートのチップセレクト信号ＴＡＣＳとＡポートのリードライトイネーブル信号ＴＡＲＷとのＮＡＮＤゲート５１が新たに設けられ、このＮＡＮＤゲート５１の出力信号と、通常のチップセレクト信号ＵＢＣＳの一方がセレクタ１３ｄにより選択され、ＢポートのチップセレクトポートＢＣＳへ入力されている。
【００３５】
なお実施の形態３では、リードライトイネーブルポートＡＲＷ，ＢＲＷが“１”のとき、各ポートを読み出し（リード）状態とし、チップセレクトポートＡＣＳ，ＢＣＳが“１”のとき、各ポートを読み出し／書き込み状態（アクセス状態）としている。
【００３６】
このような実施の形態３のメモリ回路によれば、Ａポートのチップセレクト信号ＴＡＣＳが“１”で、リードライトイネーブル信号ＴＡＲＷが“０”のとき、Ａポートはライトのアクセス状態となり、このときＮＡＮＤゲート５１によりＢポートのチップセレクトポートＢＣＳへ入力されるチップセレクト信号ＴＢＣＳは“１”となることから、Ｂポートはリードのアクセス状態となる。またＡポートのチップセレクト信号ＴＡＣＳとリードライトイネーブル信号ＴＡＲＷがともに“１”のとき、Ａポートはリードのアクセス状態となり、このときＮＡＮＤゲート５１によりＢポートのチップセレクトポートＢＣＳへ入力されるチップセレクト信号ＴＢＣＳは“０”となることから、Ｂポートは非アクセス状態となる（ライトアクセスが制限される）。
【００３７】
よって、マーチパターンでのテストにおいて最終アドレスの期待値比較を行う場合に、図３（ｄ）に示すように最初のアドレスにＡポートから“１”を書き込むと同時に最終のアドレスからＢポートに“Ｈ”を読み出しているが、この最終アドレスのデータの読み出しを、Ａポートをリード（リードライトイネーブル信号ＴＡＲＷを“１”）としてＡポートから行うように変更することにより、図３（ｄ）に示される場合の無駄なＡポートからの書き込みを無くすことができ、テスト時間を削減することができる。このとき、Ｂポートからのライトアクセスが制限されているのでメモリセルのデータが変更されることはない。
【００３８】
なお、上記実施の形態１〜３では、デュアルポートメモリ１１の各ポートにリードライトイネーブル兼用のリードライトイネーブルポートＡＲＷとリードライトイネーブルポートＢＲＷを備えているが、各ポートに、リードイネーブルポートとライトイネーブルポートがそれぞれ備わっているときには、テストモード時にＡポートのリードイネーブル信号をＢポートのライトイネーブル信号として、Ａポートのライトイネーブル信号をＢポートのリードイネーブル信号として接続する。
【００３９】
【発明の効果】
以上述べたように本発明によれば、デュアルポートメモリ用に独立したテスト回路を持つ必要がなく、これまでのマーチパターンのメモリテストを行えるため、テスト回路の配線や端子を増やすことなく、回路規模を抑えてデュアルポートメモリのテストを実現することができる、という有利な効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるデュアルポートメモリのテスト回路の構成図である。
【図２】マーチパターンの説明図である。
【図３】本発明の実施の形態１におけるデュアルポートメモリのテスト回路におけるマーチパターンの説明図である。
【図４】本発明の実施の形態２におけるデュアルポートメモリのテスト回路の構成図である。
【図５】本発明の実施の形態３におけるデュアルポートメモリのテスト回路の構成図である。
【図６】従来のデュアルポートメモリのテスト回路の構成図である。
【符号の説明】
１１ デュアルポートメモリ
１２ａ ａポートアドレスセレクタ
１２ｂ ａポートデータ入力セレクタ
１２ｃ ａポートクロックセレクタ
１２ｄ ａポートポートイネーブルセレクタ
１２ｅ ａポートリードライトイネーブルセレクタ
１３ａ ｂポートアドレスセレクタ
１３ｃ ｂポートクロックセレクタ
１３ｄ ｂポートポートイネーブルセレクタ
１３ｅ ｂポートリードライトイネーブルセレクタ
１４ アドレス変換手段
１５ 反転器
１７ 加算値用レジスタ
１８ アドレス変換手段用加算器
４１ 第２ｂポートリードライトイネーブルセレクタ
４３ｂ ｂポートデータ入力セレクタ
５１ ＮＡＮＤゲート
【発明の属する技術分野】
本発明は、システムＬＳＩなどの集積回路におけるデュアルポートメモリのテスト回路に関するものである。
【０００２】
【従来の技術】
システムＬＳＩなどの集積回路は、回路規模が増大し、その中で実現される機能も多機能となってきているため、処理の高速化が要求されてきている。それに伴い、用いられるメモリも高速化に対応するために、これまで用いられてきたシングルポートメモリに代わって、同一メモリセルアレイ（ただし同一セルは不可）に２つのポートから独立して、同時に読み書きできるデュアルポートメモリが搭載されるようになってきている。
【０００３】
従来のデュアルポートメモリのテスト回路を図６に示す。
図６において、６１はデュアルポート、すなわちＡポートのアドレスポートＡＡＤＲ，入力データポートＡＤＡＴＩ，クロックポートＡＣＫ，チップセレクトポートＡＣＳ，リードライトイネーブルポートＡＲＷ，出力データポートＡＤＡＴＯと、ＢポートのアドレスポートＢＡＤＲ，入力データポートＢＤＡＴＩ，クロックポートＢＣＫ，チップセレクトポートＢＣＳ，リードライトイネーブルポートＢＲＷ，出力データポートＢＤＡＴＯを備え、これらのそれぞれのポートに信号、データを入力することで、独立してメモリセルに読み書きできるデュアルポートメモリである。
【０００４】
図６に示すメモリテスト回路では、このようなデュアルポートメモリ６１に対して、それぞれのポートに、ＬＳＩ外部あるいはテスト回路を制御する回路、たとえばＢＩＳＴ（ＢＵＩＬＴ ＩＮ ＳＥＬＦ ＴＥＳＴ）回路により生成されたテストＴＡ（ＴＢ）用のアドレスＡＤＲ、入力データＤＡＴＩ、クロック信号ＣＫ、チップセレクト信号ＣＳ、リードライト制御信号ＲＷを入力し、その出力データＤＡＴＯに対して期待値比較を行なっている。
【０００５】
また、通常の処理に使用する通常処理用ＵＡ（ＵＢ）の信号およびデータと、テストに使用するテスト用ＴＡ（ＴＢ）の信号およびデータは、モード選択信号ＴＣＴＲＬに応じてセレクタ６２ａ，６２ｂ，６２ｃ，６２ｄ，６２ｅ，６３ａ，６３ｂ，６３ｃ，６３ｄ，６３ｅにより選択されてデュアルポートメモリ６１へ入力される。たとえば、通常の処理に使用するアドレスＵＡＡＤＲとテストに用いるアドレスＴＡＡＤＲはセレクタ６２ａに入力され、そのときのモード選択信号ＴＣＴＲＬが“０”であればＵＡＡＤＲが選択され、モード選択信号ＴＣＴＲＬが“１”であればＴＡＤＤＲが選択される。他のチップセレクト信号ＣＳ、クロック信号ＣＫ、リードライト制御信号ＲＷおよびデータについても同様であり、モード選択信号ＴＣＴＲＬを“０”とすることで、通常の処理に使用する信号およびデータが選択され、通常の処理が可能となり、モード選択信号ＴＣＴＲＬを“１”とすることで、テストに使用する信号およびデータが選択され、テスト回路からのテストが可能となる。
【０００６】
【発明が解決しようとする課題】
しかし、従来のメモリテスト回路ではアドレスとデータおよび制御信号の組がそれぞれ独立しており、制御するための多くの外部端子あるいは制御回路が必要であり、よって端子数の増加あるいはテスト回路の増加に伴う、アドレスおよびデータなどの配線増加による集積度の低下などの課題が生じる。
【０００７】
さらに、各ポートが独立してアクセスすることが可能であるために、同一アドレスに各ポートからアクセスすることを考慮して、テストパターンを生成する必要があるなどの課題がある。
【０００８】
本発明は、このようなデュアルポートメモリのテスト回路において、集積度の低下を抑え、テストパターンの生成を容易にすることを目的とする。
【０００９】
【課題を解決するための手段】
本発明のデュアルポートメモリのテスト回路は、行方向および列方向に配列された１つ以上のメモリセルと前記メモリセルに対し互いに独立してアクセス可能な第１ポートと第２ポートを備えたデュアルポートメモリをテストする回路であって、
テストモード時に、前記第１ポートのクロック信号およびポートイネーブル信号を、前記第２ポートのクロック信号およびポートイネーブル信号として入力し、前記第１ポートのアドレスを変換したアドレスを、前記第２ポートのアドレスとして入力し、前記第１ポートのリードライトイネーブル信号の反転信号を、前記第２ポートのリードライトイネーブル信号として入力する構成としたこととしたものである。
【００１０】
この本発明によれば、集積度の低下を抑え、テストパターンの生成を容易にするデュアルポートメモリのテスト回路が得られる。
【００１１】
【発明の実施の形態】
本発明の請求項１に記載の発明は、行方向および列方向に配列された１つ以上のメモリセルと前記メモリセルに対し互いに独立してアクセス可能な第１ポートと第２ポートを備えたデュアルポートメモリをテストする回路であって、
テストモード時に、前記第１ポートのクロック信号およびポートイネーブル信号を、前記第２ポートのクロック信号およびポートイネーブル信号として入力し、前記第１ポートのアドレスを変換したアドレスを、前記第２ポートのアドレスとして入力し、前記第１ポートのリードライトイネーブル信号の反転信号を、前記第２ポートのリードライトイネーブル信号として入力する構成としたこととしたものであり、
第１ポートのクロック信号およびポートイネーブル信号が第２ポートで共通に使用され、また第１ポートと第２ボートのアクセス状態時のライトとリードが常に逆となり、さらに第１ポートに入力されるアドレスが変換されて、第１ポートに入力されるアドレスとは異なったアドレスが第２ポートのアドレスとして入力されることにより、それぞれのポートに対して独立したテスト回路が必要でなくなり、不要な配線や外部端子を減らすことができ、よって集積度の低下を抑えることができ、さらに第１ポートと第２ボートのアドレスが異なることにより、同一メモリセルへ同時にアクセスすることがなくなり、テストパターンの生成が容易となり、テストパターンの開発の負担を軽減することができる、という作用を有する。
【００１２】
また請求項２に記載の発明は、上記請求項１に記載の発明であって、テストモード時に前記第１ポートの書き込みデータを前記第２ポートの書き込みデータとして入力する構成とし、テストモード時に前記第２ポートへ入力するリードライトイネーブル信号として、前記第１ポートのリードライトイネーブル信号とその反転信号の一方を選択する構成としたこととしたものであり、
第２ポートへ第１ポートのリードライトイネーブル信号を入力することにより第１ポートと第２ポートを同時にライト状態とすることが可能となり、よって第１ポートと第２ポートから同じ書き込みデータを異なるアドレスのメモリセルに同時に書き込むことが可能となり、テストパターンを半分とすることができる、という作用を有する。
【００１３】
また請求項３に記載の発明は、上記請求項１に記載の発明であって、テストモード時に、前記第１ポートがリードのアクセス状態のとき、前記第２ポートを非アクセス状態とする構成としたこととしたものであり、
第１ポートがリードのアクセス状態となると、第２ポートは非アクセス状態となることにより、第２ポートからのメモリセルへのアクセスなしで第１ポートからリードを実行できる、という作用を有する。
【００１４】
また請求項４に記載の発明は、上記請求項１〜請求項３のいずれかに記載の発明であって、前記第１ポートのアドレスから前記第２ポートのアドレスへの変換を、前記第１ポートのアドレスに予め設定された設定値を加算または減算することにより実行する構成としたこととしたものであり、
アドレスの変換を、第１ポートのアドレスに予め設定された設定値を加算または減算することにより実行することにより、第２ポートのアドレスを任意の設定値に設定することができる、という作用を有する。
【００１５】
以下、本発明の実施の形態を図面を参照しながら説明する。
（実施の形態１）
図１は、本発明の実施の形態１におけるデュアルポートメモリのテスト回路の構成図である。
【００１６】
図１において、１１は、デュアルポート、すなわちＡポートのアドレスポートＡＡＤＲ，入力データポートＡＤＡＴＩ，クロックポートＡＣＫ，チップセレクトポートＡＣＳ，リードライトイネーブルポートＡＲＷ，出力データポートＡＤＡＴＯと、ＢポートのアドレスポートＢＡＤＲ，入力データポートＢＤＡＴＩ，クロックポートＢＣＫ，チップセレクトポートＢＣＳ，リードライトイネーブルポートＢＲＷ，出力データポートＢＤＡＴＯを備え、これらのそれぞれのポートに信号、データを入力することで独立してメモリセルに読み書きできるデュアルポートメモリ、すなわち行方向および列方向に配列された複数（１つ以上）のメモリセルと前記メモリセルに対し互いに独立してアクセス可能なＡポート（第１ポート）とＢポート（第２ポート）を備えたデュアルポートメモリである。
【００１７】
このデュアルポートメモリ１１のＡポートへのアクセスは、通常時に使用するデータおよび信号｛アドレスＵＡＡＤＲ，入力データＵＡＤＡＴＩ，クロック信号ＵＡＣＫ，チップセレクト信号（ポートイネーブル信号）ＵＡＣＳ，リードライト制御信号ＵＡＲＷ｝と、テストモード時に使用するデータおよび信号｛アドレスＴＡＡＤＲ，入力データＴＡＤＡＴＩ，クロック信号ＴＡＣＫ，チップセレクト信号（ポートイネーブル信号）ＴＡＣＳ，リードライト制御信号ＴＡＲＷ｝の一方が、モード選択信号ＴＣＴＲＬにより制御されるセレクタ１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅにより選択されて実行される。本実施の形態では、モード選択信号ＴＣＴＲＬが“１”のときに、前記テストモード時に使用するデータおよび信号が選択されるものとしている。
【００１８】
一方、デュアルポートメモリ１１のＢポートのクロックポートＢＣＫおよびチップセレクトＢＣＳへのテストモード時の入力として、それぞれＡポートのテストモード時（ＴＣＴＲＬ＝１）の信号と同じクロック信号ＴＡＣＫとチップセレクト信号（ポートイネーブル信号）ＴＡＣＳが、これらＢポートへのクロックＢＣＫのクロック信号ＴＢＣＫおよびチップセレクトＢＣＳのチップセレクト信号（ポートイネーブル信号）ＴＢＣＳとなるように、セレクタ１３ｃ，１３ｄにより、通常時に使用される信号（クロック信号ＵＡＣＫ，チップセレクト信号ＵＡＣＳ）と選択されるように構成されている。
【００１９】
また、ＢポートのアドレスポートＢＡＤＲへ入力されるアドレスＴＢＡＤＲは、セレクタ１３ａにより、テストモード時のＡポートへのアドレスＴＡＡＤＲをアドレス変換手段１４で変換したアドレスと、Ｂポートへの通常アドレスＵＢＡＤＲの一方が選択されるように構成されている。
【００２０】
また、ＢポートのリードライトイネーブルポートＢＲＷへのリードライトイネーブル信号ＴＢＲＷは、セレクタ１３ｅにより、テストモード時のＡポートへのリードライトイネーブル信号ＴＡＲＷを反転器（第１ポートのリードライトイネーブル信号を反転する反転手段）１５により反転させた信号と、Ｂポートへの通常信号ＵＢＲＷの一方が選択されるように構成されている。この構成によりテストモード時には、ＡポートとＢポートではリードとライトが逆になるように、リードライトイネーブル信号が入力され、ＡポートとＢポートがアクセス状態のとき、リードとライトが逆の状態になる。
【００２１】
またテストモード時には、Ｂポートの出力データポートＢＤＡＴＯの出力データをテストモード時の出力データＴＤＡＴＯとしている。
前記アドレス変換手段１４は、ＡポートとＢポートのアクセスが同一メモリセルに対して発生しないようにするために、Ａポートのアドレスを変換して、ＢポートへのアドレスＴＢＡＤＲを生成する変換手段であり、図１に示すように、予めＡポートのアドレスＴＡＡＤＲに対して加算する値（プラスの値またはマイナスの値）が設定されたレジスタ（第１ポートのアドレスに対して加算または減算する値が予め設定された記憶手段）１７と、ＡポートのアドレスＴＡＡＤＲとレジスタ１７の設定値を加算する加算器（第１ポートのアドレスと前記記憶手段の設定値を加算する加算手段）１８から構成されている。このように、ＡポートのアドレスＴＡＡＤＲとレジスタ１７の設定値を加算する加算器１８で構成することにより、ＢポートのアドレスＴＢＡＤＲを任意の設定値に設定できることができる。たとえば、アドレス変換手段１４が式（１）、式（２）に示される場合、マーチパターンを生成することができる。また、この２つの式はレジスタ１７の設定により、切り替えられるように構成される。
【００２２】
ＴＢＡＤＲ ＝ ＴＡＡＤＲ ＋ １ …（１）
ＴＢＡＤＲ ＝ ＴＡＡＤＲ − １ …（２）
マーチパターンのアルゴリズム（メモリテスト）を図２を参照しながら説明する。
【００２３】
まず全てのメモリセルを初期化し｛図２（ａ）｝、最初のメモリセルから“Ｌ”を読み出して期待値と比較し｛図２（ｂ）｝、次に読み出したメモリセルに“１”を書き込む｛図２（ｃ）｝。この期待値比較と“１”の書き込みという処理を、以降アドレスをインクリメントしながら全メモリセルに対して行う｛図２（ｂ）（ｃ）｝。次に、最後に書き込みを行ったメモリセルから“Ｈ”を読み出し｛図２（ｄ）｝、続いて“０”を書きこむ｛図２（ｅ）｝。この期待値比較と“０”の書き込みという処理をアドレスＴＡＡＤＲをデクリメントしながら全メモリセルに対して行う｛図２（ｄ）（ｅ）｝。さらに、これらのシーケンスをデータ入力、期待値を反対にして再度繰り返す。
【００２４】
本実施の形態の場合、マーチパターンは、図３に示すアルゴリズムで実現することができる。図３でメモリセル内に書かれている０／１の数字はライトを示し、Ｌ／Ｈの記号はリードを示し、記号がない場合は不定であることを示している。
【００２５】
初期化するために、Ａポートから全メモリセルに“０”を書きこむ（ライト；Ｗ）。メモリセルに“０”を書きこむと同時に、リードライトイネーブル信号ＴＡＲＷが反転することによりＢポート（出力データポートＢＤＡＴＯ）のアドレスＴＢＡＤＲ（＝ＴＡＡＤＲ＋１）からデータの読み出し（リード；Ｒ）が行われる｛図３（ａ）｝。このとき、Ｂポートから読み出したデータは、初期化前のデータであり期待値との比較は行わない。ただし、最後のアドレスにＡポートから“０”を書きこむ場合に、Ｂポートから読み出される最初のアドレスのデータは、“Ｌ”が読み出されているので、期待値との比較を行う｛図３（ｂ）｝。
【００２６】
次に図３（ｃ）に示すように、Ａポートから最初のアドレスのメモリセルに“１”を書き込む（アドレスＴＡＡＤＲにおけるライト；Ｗ）と同時にＢポートのアドレスＴＢＡＤＲ（＝ＴＡＡＤＲ＋１）からデータを読み出し（リード；Ｒ）、Ｂポートから読み出しているデータが“Ｌ”（＝０）であること確認しながら（期待値との比較を行いながら）、ＡポートのアドレスＴＡＡＤＲをインクリメントし、全アドレスに“１”が書き込まれるまで行う。
【００２７】
次にＡポートのアドレスＴＡＡＤＲをデクリメントしながら“０”を書き込んでいくことになり、式（２）を用いるようにアドレス変換手段１４を設定する。しかし、このとき最終のアドレスのメモリセルからＢポートに“Ｈ”（＝１）を読み出す機会がなくなる。そこで、最初のアドレスのメモリセルにＡポートから“１”を書きこむ（ライト；Ｗ）と同時に最終アドレスからＢポートに“Ｈ”を読み出し（リード；Ｒ）、期待値と比較する｛図３（ｄ）｝。
【００２８】
次にＡポートのアドレスＴＡＡＤＲをデクリメントし、Ａポートから“０”を書き込むと同時に、ＢポートのアドレスＴＢＡＤＲ（＝ＴＡＡＤＲ−１）からデータを読み出し、このデータが“Ｈ”（＝１）であること確認する（期待値と比較する）｛図３（ｅ）｝。同様にアドレスＴＡＡＤＲをデクリメントし、全メモリセルに“０”が書き込まれるまで繰り返す｛図３（ｆ）｝。
【００２９】
さらにデータと期待値を反転して図３（ａ）〜（ｆ）のテストを実行する。
このように本実施の形態１のメモリ回路によれば、Ａポートのクロック信号ＴＡＣＫおよびチップセレクト信号（ポートイネーブル信号）ＴＡＣＳがＢポートで共通に使用され、またＡポートとＢボートのアクセス状態時のライトとリードが常に逆となり、さらにＡポートに入力されるアドレスＴＡＡＤＲが変換されて、Ａポートに入力されるアドレスとは異なったアドレスＴＢＡＤＲがＢポートのアドレスとして入力されることにより、デュアルポートメモリ用に独立したテスト回路を持つ必要がなく、これまでのマーチパターンのメモリテストを行えるため、２つのＡポート，Ｂポートそれぞれにテスト回路を持った場合より多少のテストパターン数（あるいはテスト時間）増加で、テスト回路の配線や外部端子の増加を回避でき（不要な配線や外部端子を減らすことができ）、集積度の低下を抑える（回路規模を抑える）ことができる。
【００３０】
またアドレス変換手段１４によりＡポートに入力されるアドレスＴＡＡＤＲが変換されて、このアドレスＴＡＡＤＲとは異なったアドレスがＢポートのアドレスＴＢＡＤＲとして入力されることにより、同一メモリセルへの同時アクセスがなくなり、よってテストパターンの生成が容易となり、テストパターンの開発の負担を軽減することができる。
【００３１】
また合わせてデュアルポートメモリ１１への同時アクセスを容易に行えるため、ビット線、ワード線間のショートも検出することができる。
（実施の形態２）
図４は、本発明の実施の形態２を示すデュアルポートメモリのテスト回路の構成図である。なお、図１の構成と同一の構成には同一の符号を付して説明を省略する。
【００３２】
図４に示すように、Ｂポートの入力データポートＢＤＡＴＩの入力データとして、通常時のデータＵＢＤＡＴＩとＡポートの入力データＴＡＤＡＴＩの一方をセレクタ４３ｂにより選択できるように構成し、さらに、ＢポートのリードライトイネーブルポートＢＲＷのテストモード時の信号として、Ａポートのリードライトイネーブル信号ＴＡＲＷとこのＡポートのリードライトイネーブル信号ＴＡＲＷの反転信号の一方を選択信号ＴＢＲＷＳＥＬによりセレクタ４１で選択できるように構成している。
【００３３】
このような実施の形態２のメモリ回路によれば、テストモード時に、ＢポートのリードライトイネーブルポートＢＲＷのテストモード時の信号として、セレクタ４１を用いてＡポートのリードライトイネーブル信号ＴＡＲＷを選択することにより、Ａ，Ｂポートの双方をライト状態として、アドレス変換手段１４による異なるアドレスのメモリセルに、同時に同じ入力データＴＡＤＡＴＩ“０”を書き込むことができ、よって図３（ａ）にある初期化を１／２のテストパターン数で実行することができ、テスト時間を削減することができる。
（実施の形態３）
図５は、本発明の実施の形態３を示すデュアルポートメモリのテスト回路の構成図である。なお、図１の構成と同一の構成には同一の符号を付して説明を省略する。
【００３４】
Ａポートのチップセレクト信号ＴＡＣＳとＡポートのリードライトイネーブル信号ＴＡＲＷとのＮＡＮＤゲート５１が新たに設けられ、このＮＡＮＤゲート５１の出力信号と、通常のチップセレクト信号ＵＢＣＳの一方がセレクタ１３ｄにより選択され、ＢポートのチップセレクトポートＢＣＳへ入力されている。
【００３５】
なお実施の形態３では、リードライトイネーブルポートＡＲＷ，ＢＲＷが“１”のとき、各ポートを読み出し（リード）状態とし、チップセレクトポートＡＣＳ，ＢＣＳが“１”のとき、各ポートを読み出し／書き込み状態（アクセス状態）としている。
【００３６】
このような実施の形態３のメモリ回路によれば、Ａポートのチップセレクト信号ＴＡＣＳが“１”で、リードライトイネーブル信号ＴＡＲＷが“０”のとき、Ａポートはライトのアクセス状態となり、このときＮＡＮＤゲート５１によりＢポートのチップセレクトポートＢＣＳへ入力されるチップセレクト信号ＴＢＣＳは“１”となることから、Ｂポートはリードのアクセス状態となる。またＡポートのチップセレクト信号ＴＡＣＳとリードライトイネーブル信号ＴＡＲＷがともに“１”のとき、Ａポートはリードのアクセス状態となり、このときＮＡＮＤゲート５１によりＢポートのチップセレクトポートＢＣＳへ入力されるチップセレクト信号ＴＢＣＳは“０”となることから、Ｂポートは非アクセス状態となる（ライトアクセスが制限される）。
【００３７】
よって、マーチパターンでのテストにおいて最終アドレスの期待値比較を行う場合に、図３（ｄ）に示すように最初のアドレスにＡポートから“１”を書き込むと同時に最終のアドレスからＢポートに“Ｈ”を読み出しているが、この最終アドレスのデータの読み出しを、Ａポートをリード（リードライトイネーブル信号ＴＡＲＷを“１”）としてＡポートから行うように変更することにより、図３（ｄ）に示される場合の無駄なＡポートからの書き込みを無くすことができ、テスト時間を削減することができる。このとき、Ｂポートからのライトアクセスが制限されているのでメモリセルのデータが変更されることはない。
【００３８】
なお、上記実施の形態１〜３では、デュアルポートメモリ１１の各ポートにリードライトイネーブル兼用のリードライトイネーブルポートＡＲＷとリードライトイネーブルポートＢＲＷを備えているが、各ポートに、リードイネーブルポートとライトイネーブルポートがそれぞれ備わっているときには、テストモード時にＡポートのリードイネーブル信号をＢポートのライトイネーブル信号として、Ａポートのライトイネーブル信号をＢポートのリードイネーブル信号として接続する。
【００３９】
【発明の効果】
以上述べたように本発明によれば、デュアルポートメモリ用に独立したテスト回路を持つ必要がなく、これまでのマーチパターンのメモリテストを行えるため、テスト回路の配線や端子を増やすことなく、回路規模を抑えてデュアルポートメモリのテストを実現することができる、という有利な効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるデュアルポートメモリのテスト回路の構成図である。
【図２】マーチパターンの説明図である。
【図３】本発明の実施の形態１におけるデュアルポートメモリのテスト回路におけるマーチパターンの説明図である。
【図４】本発明の実施の形態２におけるデュアルポートメモリのテスト回路の構成図である。
【図５】本発明の実施の形態３におけるデュアルポートメモリのテスト回路の構成図である。
【図６】従来のデュアルポートメモリのテスト回路の構成図である。
【符号の説明】
１１ デュアルポートメモリ
１２ａ ａポートアドレスセレクタ
１２ｂ ａポートデータ入力セレクタ
１２ｃ ａポートクロックセレクタ
１２ｄ ａポートポートイネーブルセレクタ
１２ｅ ａポートリードライトイネーブルセレクタ
１３ａ ｂポートアドレスセレクタ
１３ｃ ｂポートクロックセレクタ
１３ｄ ｂポートポートイネーブルセレクタ
１３ｅ ｂポートリードライトイネーブルセレクタ
１４ アドレス変換手段
１５ 反転器
１７ 加算値用レジスタ
１８ アドレス変換手段用加算器
４１ 第２ｂポートリードライトイネーブルセレクタ
４３ｂ ｂポートデータ入力セレクタ
５１ ＮＡＮＤゲート
Claims (4)
- 行方向および列方向に配列された１つ以上のメモリセルと前記メモリセルに対し互いに独立してアクセス可能な第１ポートと第２ポートを備えたデュアルポートメモリをテストする回路であって、
テストモード時に、
前記第１ポートのクロック信号およびポートイネーブル信号を、前記第２ポートのクロック信号およびポートイネーブル信号として入力し、
前記第１ポートのアドレスを変換したアドレスを、前記第２ポートのアドレスとして入力し、
前記第１ポートのリードライトイネーブル信号の反転信号を、前記第２ポートのリードライトイネーブル信号として入力する
構成としたこと
を特徴とするデュアルポートメモリのテスト回路。 - テストモード時に前記第１ポートの書き込みデータを前記第２ポートの書き込みデータとして入力する構成とし、
テストモード時に前記第２ポートへ入力するリードライトイネーブル信号として、前記第１ポートのリードライトイネーブル信号とその反転信号の一方を選択する構成としたこと
を特徴とする請求項１に記載のデュアルポートメモリのテスト回路。 - テストモード時に、前記第１ポートがリードのアクセス状態のとき、前記第２ポートを非アクセス状態とする構成としたこと
を特徴とする請求項１に記載のデュアルポートメモリのテスト回路。 - 前記第１ポートのアドレスから前記第２ポートのアドレスへの変換を、前記第１ポートのアドレスに予め設定された設定値を加算または減算することにより実行する構成としたこと
を特徴とする請求項１〜請求項３のいずれかに記載のデュアルポートメモリのテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002165003A JP2004013980A (ja) | 2002-06-06 | 2002-06-06 | デュアルポートメモリのテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2002165003A JP2004013980A (ja) | 2002-06-06 | 2002-06-06 | デュアルポートメモリのテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004013980A true JP2004013980A (ja) | 2004-01-15 |
Family
ID=30432963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002165003A Pending JP2004013980A (ja) | 2002-06-06 | 2002-06-06 | デュアルポートメモリのテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004013980A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005235368A (ja) * | 2004-01-21 | 2005-09-02 | Matsushita Electric Ind Co Ltd | 半導体集積回路の検査方法 |
| US8131897B2 (en) | 2006-11-29 | 2012-03-06 | Samsung Electronics Co., Ltd. | Semiconductor memory device inputting and outputting a plurality of data length formats and method thereof |
| JP2013097827A (ja) * | 2011-10-28 | 2013-05-20 | Fujitsu Ltd | 集積回路，試験回路，試験装置，及び試験方法 |
| CN111341376A (zh) * | 2020-03-11 | 2020-06-26 | 展讯通信（上海）有限公司 | Sram时序测试电路及测试方法 |
-
2002
- 2002-06-06 JP JP2002165003A patent/JP2004013980A/ja active Pending
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