JP2008071470A - データ入出力エラー検出機能を有する半導体メモリ装置 - Google Patents
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Abstract
【解決手段】 メモリセルブロックと、外部から入力されたデータをメモリセルブロックに記録するように所定の信号処理を行うデータ入力部と、データ入力部とメモリセルブロックとの間に連結された第1の広域データラインと、メモリセルブロックから出力されたデータを半導体メモリ装置の外部に出力可能なように所定の信号処理を行うデータ出力部と、メモリセルブロックとデータ出力部との間に連結された第2の広域データラインと、制御信号によって第1の広域データライン又は第2の広域データラインのデータを選択して出力する多重化部と、多重化部から出力されたデータのエラー発生有無を定義する複数のビットからなるエラー検出コードを生成し、半導体メモリ装置の外部に出力するエラー検出コード生成部とを含む。
【選択図】 図2
Description
図2に示されたように、本発明の第1の実施形態に係るデータ入出力エラー検出機能を有する半導体メモリ装置300は、複数のメモリセルを備えるメモリセルブロック110と;複数のデータ入出力ピンDQ<0:7>とエラー検出コードピンEDCを備えるパッド310と;直列/並列変換部(Serial to Parallel Converter:以下、SPCとする。)130と、第1のタイミング信号DINSTBPによって動作するラッチ部140とから構成され、半導体メモリ装置300の外部、すなわち半導体メモリ装置300が内蔵されたチップセット(Chip Set)のGPU200から前記パッド310を介して入力されたデータを前記メモリセルブロック110に記録可能なように所定の信号処理を行うデータ入力部130、140と;前記データ入力部130、140と前記メモリセルブロック110との間に連結された第1の広域データラインWGIOと;レジスタ150と並列/直列変換部(Parallel to Serial Converter:以下、PSCとする。)160とから構成され、前記メモリセルブロック110から出力されたデータを前記パッド310を介して半導体メモリ装置300の外部に出力可能なように所定の信号処理を行うデータ出力部150、160と;前記メモリセルブロック110と前記データ出力部150、160との間に連結された第2の広域データラインRGIOと;制御信号RDWTによって前記第1の広域データラインWGIO又は第2の広域データラインRGIOのデータを選択して出力する第1の多重化部(以下、MUX1とする。)320と;前記MUX1(320)から出力されたデータのエラー発生有無を定義する複数のビットからなるエラー検出コードR<0:7>を生成し、前記半導体メモリ装置300の外部に出力するエラー検出コード生成部(以下、EDC)330と;前記エラー検出コードR<0:7>を格納し、第2のタイミング信号FIFO_INSTBPによって所定のビット単位で出力する第2のレジスタ340と;前記制御信号RDWTによって異なるタイミングを有する信号DINSTBP_D、IOSASTBP_Dのうち1つを選択して前記第2のタイミング信号FIFO_INSTBPとして出力する第2の多重化部(以下、MUX2とする。)360と;前記第2のレジスタ340から出力されたエラー検出コードR<0:7>を直列に変換して出力するPSC_2350と;を含む。
図4に示されたように、本発明の第2の実施形態に係るデータ入出力エラー検出機能を有する半導体メモリ装置400は、複数のメモリセルを備えたメモリセルブロック110と;複数のデータ入出力ピンDQ<0:7>、DBI(Data Bus Inversion)ピン、及びエラー検出コードピンEDCを備えたパッド410と;SPC420と、第1のタイミング信号DINSTBPによって動作するラッチ部430とから構成され、半導体メモリ装置400の外部、すなわち半導体メモリ装置400が内蔵されたチップセット(Chip Set)のGPU200から前記パッド410を介して入力されたデータを前記メモリセルブロック110に記録可能なように所定の信号処理を行うデータ入力部420、430と;前記データ入力部420、430と前記メモリセルブロック110との間に連結された第1の広域データラインWGIOと;前記第1の広域データラインWGIOの間に連結され、前記ラッチ部430から出力されたデータを以前データとの比較結果、すなわちパッド410のDBIピンを介して入力されたDBI信号によって反転させて、前記メモリセルブロック110に伝送する第1のデータバス反転部(以下、DBI_1とする。)440と;レジスタ460とPSC470とから構成され、前記メモリセルブロック110から出力されたデータを前記パッド410を介して半導体メモリ装置400の外部に出力可能なように所定の信号処理を行うデータ出力部460、470と;前記メモリセルブロック110と前記データ出力部460、470との間に連結された第2の広域データラインRGIOと;前記第2の広域データラインRGIOの間に連結され、前記メモリセルブロック110から出力されたデータを以前データと比較して反転させ、前記比較結果によってDBI信号を生成し、前記反転させたデータと一緒に出力する第2のデータバス反転部(以下、DBI_2とする。)450と;制御信号RDWTによって前記ラッチ部430と前記DBI_1(440)との間に連結された第1の広域データラインWGIOのデータ、又は前記DBI_2(450)と前記レジスタ460との間に連結された第2の広域データラインRGIOのデータを選択して出力する多重化部MUX1(480)と;前記MUX1(480)から出力されたデータのエラー発生有無を定義する複数のビットからなるエラー検出コードR<0:7>を生成し、前記半導体メモリ装置400の外部に出力するEDC490と;前記エラー検出コードR<0:7>を格納し、第2のタイミング信号FIFO_INSTBPによって所定のビット単位で出力する第2のレジスタ500と;前記制御信号RDWTによって異なるタイミングを有する信号DINSTBP_D、IOSASTBP_Dのうち1つを選択して前記第2のタイミング信号FIFO_INSTBPとして出力するMUX2(520)と;前記第2のレジスタ500から出力されたエラー検出コードR<0:7>を直列に変換して出力するPSC_2(510)と;を含む。
図5に示されたように、本発明の第3の実施形態に係るデータ入出力エラー検出機能を有する半導体メモリ装置600は、複数のメモリセルを備えたメモリセルブロック110と;複数のデータ入出力ピンDQ<0:7>とエラー検出コードピンEDCを備えたパッド310と;SPC130と、第1のタイミング信号DINSTBPによって動作するラッチ部140とから構成され、半導体メモリ装置600の外部、すなわち半導体メモリ装置600が内蔵されたチップセット(Chip Set)のGPU200から前記パッド310を介して入力されたデータを前記メモリセルブロック110に記録可能なように所定の信号処理を行うデータ入力部130、140と;レジスタ150とPSC160とから構成され、前記メモリセルブロック110から出力されたデータを前記パッド310を介して半導体メモリ装置600の外部に出力可能なように所定の信号処理を行うデータ出力部150、160と;前記データ入力部130、140及び前記データ出力部150、160と、前記メモリセルブロック110との間に共通連結された広域データラインGIOと;前記広域データラインGIOを介して双方向に伝送されるデータのエラー発生有無を定義する複数のビットからなるエラー検出コードR<0:7>を生成し、前記半導体メモリ装置600の外部に出力するEDC330と;前記エラー検出コードR<0:7>を格納し、第2のタイミング信号FIFO_INSTBPによって所定のビット単位で出力する第2のレジスタ340と;前記制御信号RDWTによって異なるタイミングを有する信号DINSTBP_D、IOSASTBP_Dのうち1つを選択して前記第2のタイミング信号FIFO_INSTBPとして出力するMUX610と;前記第2のレジスタ340から出力されたエラー検出コードR<0:7>を直列に変換して出力するPSC_2(350)と;を含む。
図6に示されたように、本発明の第4の実施形態に係るデータ入出力エラー検出機能を有する半導体メモリ装置700は、複数のメモリセルを備えたメモリセルブロック110と;複数のデータ入出力ピンDQ<0:7>、DBI(Data Bus Inversion)ピン、及びエラー検出コードピンEDCを備えたパッド410と;SPC420と、第1のタイミング信号DINSTBPによって動作するラッチ部430とから構成され、半導体メモリ装置700の外部、すなわち半導体メモリ装置700が内蔵されたチップセット(Chip Set)のGPU200から前記パッド410を介して入力されたデータを前記メモリセルブロック110に記録可能なように所定の信号処理を行うデータ入力部420、430と;レジスタ460とPSC470とから構成され、前記メモリセルブロック110から出力されたデータを前記パッド410を介して半導体メモリ装置700の外部に出力可能なように所定の信号処理を行うデータ出力部460、470と;前記データ入力部420、430及び前記データ出力部460、470と、前記メモリセルブロック110との間に共通連結された広域データラインGIOと;前記広域データラインGIOの間に連結され、前記広域データラインGIOを介して双方向に伝送されるデータの各々に対して以前データとの比較結果によって反転させて出力するDBI710と;前記DBI710に入力されるデータ及び前記DBI710から出力されるデータのエラー発生有無を定義する複数のビットからなるエラー検出コードR<0:7>を生成して出力するEDC490と;前記エラー検出コードR<0:7>を格納し、第2のタイミング信号FIFO_INSTBPによって所定のビット単位で出力する第2のレジスタ500と;前記制御信号RDWTによって異なるタイミングを有する信号DINSTBP_D、IOSASTBP_Dのうち1つを選択して前記第2のタイミング信号FIFO_INSTBPとして出力するMUX720と;前記第2のレジスタ500から出力されたエラー検出コードR<0:7>を直列に変換して出力するPSC_2(510)と;を含む。
110…メモリセルブロック
120、310、410…パッド
130、420…直列/並列変換部(Serial to Parallel Converter:SPC)
140、430…ラッチ部
150、340、460、500…レジスタ
160、350、470、510…並列/直列変換部(Parallel to Serial Converter:PSC)
200…GPU(Graphic Processing Unit)
320、360、480、520、610、720…多重化部(Multiplexer:MUX)
330、490…エラー検出コード生成部(Error Detection Code Generator:EDC)
440、450、710…データバス反転部(Data Bus Inversion Unit:DBI)
Claims (22)
- 複数のメモリセルを備えたメモリセルブロックと、
半導体メモリ装置の外部から入力されたデータを前記メモリセルブロックに記録可能なように所定の信号処理を行うデータ入力部と、
前記データ入力部と前記メモリセルブロックとの間に連結された第1の広域データラインと、
前記メモリセルブロックから出力されたデータを前記半導体メモリ装置の外部に出力可能なように所定の信号処理を行うデータ出力部と、
前記メモリセルブロックと前記データ出力部との間に連結された第2の広域データラインと、
制御信号によって前記第1の広域データライン又は前記第2の広域データラインのデータを選択して出力する多重化部と、
前記多重化部から出力されたデータのエラー発生有無を定義する複数のビットからなるエラー検出コードを生成し、前記半導体メモリ装置の外部に出力するエラー検出コード生成部と、
を含むことを特徴とするデータ入出力エラー検出機能を有する半導体メモリ装置。 - 前記データ入力部は、
前記半導体メモリ装置の外部から入力される直列データを並列データに変換する直列/並列変換部と、
前記並列データをラッチし、第1のタイミング信号によって前記第1の広域データラインに出力するラッチ部と、
を含むことを特徴とする請求項1に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。 - 前記第1のタイミング信号は、前記半導体メモリ装置の外部から入力されたライト命令によって生成された信号であることを特徴とする請求項2に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。
- 前記データ出力部は、
前記メモリセルブロックから前記第2の広域データラインを介して入力された並列データを格納し、所定のビット単位で出力するレジスタと、
前記レジスタから出力された並列データを直列データに変換して出力する並列/直列変換部と、を含むことを特徴とする請求項1に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。 - 前記制御信号は、リード動作の際及びライト動作の際、各々信号レベルが異なることを特徴とする請求項1に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。
- 前記エラー検出コードを格納し、第2のタイミング信号によって所定のビット単位で出力するレジスタと、
前記制御信号によって異なるタイミングを有する信号のうち1つを選択して前記第2のタイミング信号として出力する多重化部と、
前記レジスタから出力されたエラー検出コードを直列に変換して出力する並列/直列変換部と、をさらに含むことを特徴とする請求項1に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。 - 前記第2のタイミング信号は、前記データ入力部からデータが出力される時点から前記エラー検出コード生成部のデータ処理時間が経過した後にイネーブルされたり、前記メモリセルブロックからデータが出力される時点から前記エラー検出コード生成部のデータ処理時間が経過した後にイネーブルされることを特徴とする請求項6に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。
- 複数のメモリセルを備えたメモリセルブロックと、
半導体メモリ装置の外部から入力されたデータを前記メモリセルブロックに記録可能なように所定の信号処理を行うデータ入力部と、
前記データ入力部と前記メモリセルブロックとの間に連結された第1の広域データラインと、
前記第1の広域データラインの間に連結され、前記第1の広域データラインを介して入力されたデータを以前データとの比較結果によって反転させて、前記メモリセルブロックに伝送する第1のデータバス反転部と、
前記メモリセルブロックから出力されたデータを前記半導体メモリ装置の外部に出力可能なように所定の信号処理を行うデータ出力部と、
前記メモリセルブロックと前記データ出力部との間に連結された第2の広域データラインと、
前記第2の広域データラインの間に連結され、前記メモリセルブロックから前記第2の広域データラインを介して入力されたデータを以前データとの比較結果によって反転させて出力する第2のデータバス反転部と、
リード動作及びライト動作に適合するように、前記データ入力部と前記第1のデータバス反転部との間に連結された第1の広域データラインのデータ、又は前記第2のデータバス反転部と前記データ出力部との間に連結された第2の広域データラインのデータを選択して出力する多重化部と、
前記多重化部から出力されたデータのエラー発生有無を定義する複数のビットからなるエラー検出コードを生成し、前記半導体メモリ装置の外部に出力するエラー検出コード生成部と、
を含むことを特徴とするデータ入出力エラー検出機能を有する半導体メモリ装置。 - 前記データ入力部は、
前記半導体メモリ装置の外部から入力される直列データを並列データに変換する直列/並列変換部と、
前記並列データをラッチし、前記第1の広域データラインに出力するラッチ部と、を含むことを特徴とする請求項8に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。 - 前記データ出力部は、
前記第2の広域データラインを介して入力された並列データを格納し、所定のビット単位で出力するレジスタと、
前記レジスタから出力された並列データを直列データに変換して出力する並列/直列変換部と、を含むことを特徴とする請求項8に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。 - 前記エラー検出コードを格納し、タイミング信号によって所定のビット単位で出力するレジスタと、
リード動作及びライト動作に適合するように、異なるタイミング信号のうち1つを選択して前記レジスタに出力する多重化部と、
前記レジスタから出力されたエラー検出コードを直列に変換して出力する並列/直列変換部と、をさらに含むことを特徴とする請求項8に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。 - 前記タイミング信号は、前記ライト動作の際、前記データ入力部からデータが出力される時点から前記エラー検出コード生成部のデータ処理時間が経過した後にイネーブルされ、前記リード動作の際、前記メモリセルブロックからデータが出力される時点から前記エラー検出コード生成部のデータ処理時間が経過した後にイネーブルされることを特徴とする請求項11に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。
- 複数のメモリセルを備えたメモリセルブロックと、
半導体メモリ装置の外部から入力されたデータを前記メモリセルブロックに記録可能なように所定の信号処理を行うデータ入力部と、
前記メモリセルブロックから出力されたデータを半導体メモリ装置の外部に出力可能なように所定の信号処理を行うデータ出力部と、
前記データ入力部及び前記データ出力部と、前記メモリセルブロックとの間に共通連結された広域データラインと、
前記広域データラインを介して伝送されるデータのエラー発生有無を定義する複数のビットからなるエラー検出コードを生成し、前記半導体メモリ装置の外部に出力するエラー検出コード生成部と、を含むことを特徴とするデータ入出力エラー検出機能を有する半導体メモリ装置。 - 前記エラー検出コードを格納し、第2のタイミング信号によって所定のビット単位で出力するレジスタと、
リード動作及びライト動作に適合するように、異なるタイミングを有する信号のうち1つを選択して前記第2のタイミング信号として出力する多重化部と、
前記レジスタから出力されたエラー検出コードを直列に変換して出力する並列/直列変換部と、をさらに含むことを特徴とする請求項13に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。 - 前記第2のタイミング信号は、前記データ入力部からデータが出力される時点から前記エラー検出コード生成部のデータ処理時間が経過した後にイネーブルされたり、前記メモリセルブロックからデータが出力される時点から前記エラー検出コード生成部のデータ処理時間が経過した後にイネーブルされることを特徴とする請求項14に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。
- 複数のメモリセルを備えたメモリセルブロックと、
半導体メモリ装置の外部から入力されたデータを前記メモリセルブロックに記録可能なように所定の信号処理を行うデータ入力部と、
前記メモリセルブロックから出力されたデータを前記半導体メモリ装置の外部から出力可能なように所定の信号処理を行うデータ出力部と、
前記データ入力部及び前記データ出力部と、前記メモリセルブロックとの間に共通連結された広域データラインと、
前記広域データラインの間に連結され、前記広域データラインを介して双方向に伝送されるデータの各々を以前データとの比較結果によって反転させて出力するデータバス反転部と、
前記データバス反転部に入力されるデータ及び前記データバス反転部から出力されるデータのエラー発生有無を定義する複数のビットからなるエラー検出コードを生成し、前記半導体メモリ装置の外部に出力するエラー検出コード生成部と、を含むことを特徴とするデータ入出力エラー検出機能を有する半導体メモリ装置。 - 前記データ入力部は、
前記半導体メモリ装置の外部から入力される直列データを並列データに変換する直列/並列変換部と、
前記並列データをラッチし、第1のタイミング信号によって前記広域データラインに出力するラッチ部と、を含むことを特徴とする請求項13 又は 16に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。 - 前記第1のタイミング信号は、前記半導体メモリ装置の外部から入力されたライト命令によって生成される信号であることを特徴とする請求項17に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。
- 前記データ出力部は、
前記メモリセルブロックから前記広域データラインを介して入力された並列データを格納し、所定のビット単位で出力するレジスタと、
前記レジスタから出力された並列データを直列データに変換して出力する並列/直列変換部と、を含むことを特徴とする請求項13又は16に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。 - 前記エラー検出コード生成部は、
入力されるデータの十進値を所定の数で除算し、その残りに該当する十進値を算出し、それに相当する前記エラー検出コードを生成するロジック回路で構成されることを特徴とする請求項1,7,13又は16のいずれかに記載のデータ入出力エラー検出機能を有する半導体メモリ装置。 - 前記エラー検出コードを格納し、第2のタイミング信号によって所定のビット単位で出力するレジスタと、
リード動作及びライト動作に適合するように、異なるタイミングを有する信号のうち1つを選択して前記第2のタイミング信号として出力する多重化部と、
前記レジスタから出力されたエラー検出コードを直列に変換して出力する並列/直列変換部と、をさらに含むことを特徴とする請求項16に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。 - 前記第2のタイミング信号は、前記データ入力部からデータが出力される時点から前記エラー検出コード生成部のデータ処理時間が経過した後にイネーブルされたり、前記メモリセルブロックからデータが出力される時点から前記エラー検出コード生成部のデータ処理時間が経過した後にイネーブルされることを特徴とする請求項21に記載のデータ入出力エラー検出機能を有する半導体メモリ装置。
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