CN112712833A - 写操作电路、半导体存储器和写操作方法 - Google Patents

写操作电路、半导体存储器和写操作方法 Download PDF

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Abstract

本申请实施例至少提供一种写操作电路，包括：串并转换电路，用于对DBI端口的第一DBI数据进行串并转换，以生成供DBI信号线传输的第二DBI数据，以及根据第二DBI数据和DQ端口的输入数据，生成数据缓冲模块的输入数据；数据缓冲模块，用于根据数据缓冲模块的输入数据，确定是否翻转全局总线；DBI解码模块，用于根据第二DBI数据，对全局总线数据进行解码，并将解码后的数据写入存储块，解码包括确定是否翻转全局总线数据；预充电模块，连接于预充电信号线，用于将全局总线的初始态设置为高。本申请实施例的技术方案可以实现在Precharge上拉架构下，减少全局总线的翻转次数，从而大幅压缩电流，降低功耗。

Description

写操作电路、半导体存储器和写操作方法
技术领域
本申请涉及半导体存储器技术领域，尤其涉及一种写操作电路、半导体存储器和写操作方法。
背景技术
本部分旨在为权利要求书中陈述的本申请的实施例提供背景或上下文。此处的描述不因为包括在本部分中就承认是现有技术。
半导体存储器包括静态随机存取存储器(Static Random-Access Memory，简称SRAM)、动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)、同步动态随机存取内存(Synchronous Dynamic Random Access Memory，简称SDRAM)、只读存储器(Read-Only Memory，简称ROM)、闪存等。
在固态技术协会(Joint Electron Device Engineering Council，JEDEC)的DRAM协议中，对DRAM的速度、省电都有具体要求。如何使DRAM更省电的同时，亦能保证信号的完整性以及数据传输和存储的可靠性，是行业内亟待解决的问题。
发明内容
本申请实施例提供一种写操作电路、半导体存储器和写操作方法，以解决或缓解现有技术中的一项或更多项技术问题。
第一方面，本申请实施例提供一种写操作电路，应用于半导体存储器，该半导体存储器包括DQ端口、DBI端口和存储块，写操作电路包括：
串并转换电路，连接于DBI端口和DQ端口，用于对DBI端口的第一DBI数据进行串并转换，以生成供DBI信号线传输的第二DBI数据，以及根据第二DBI数据和DQ端口的输入数据，生成数据缓冲模块的输入数据；
数据缓冲模块，包括多个NMOS晶体管，NMOS晶体管的栅极连接于串并转换电路，以接收数据缓冲模块的输入数据，NMOS晶体管的漏极连接于全局总线，数据缓冲模块用于根据数据缓冲模块的输入数据，确定是否翻转全局总线；
DBI解码模块，连接于存储块，DBI解码模块接收全局总线上的全局总线数据，并通过DBI信号线接收第二DBI数据，并用于根据第二DBI数据，对全局总线数据进行解码，并将解码后的数据写入存储块，解码包括确定是否翻转全局总线数据；
预充电模块，连接于预充电信号线，用于将全局总线的初始态设置为高。
在一种实施方式中，在外部数据中为低的数据的位数大于预设值的情况下，第一DBI数据被置为高，DQ端口的输入数据为外部数据的翻转数据；在外部数据中为低的数据的位数小于等于预设值的情况下，第一DBI数据被置为低，DQ端口的输入数据为外部数据；以及串并转换电路用于对DQ端口的输入数据进行串并转换，以生成转换后数据，并在第二DBI数据为高的情况下，翻转转换后数据，以生成数据缓冲模块的输入数据，在第二DBI数据为低的情况下，将转换后数据作为数据缓冲模块的输入数据。
在一种实施方式中，串并转换电路用于对一位第一DBI数据进行串并转换，以生成M位第二DBI数据，全局总线数据被划分为M组，M位第二DBI数据与M组全局总线数据一一对应；DBI解码模块包括M个DBI解码子模块，DBI解码子模块连接于存储块，各DBI解码子模块用于根据一位第二DBI数据，对对应组的全局总线数据进行解码；其中，M为大于1的整数。
在一种实施方式中，DBI解码子模块包括：
第一反相器，第一反相器的输入端连接于DBI信号线；
解码单元，解码单元的输入端连接于全局总线，解码单元的输出端连接于存储块，用于在第二DBI数据为高的情况下，输出全局总线数据的翻转数据；以及在第二DBI数据为低的情况下，输出原始的全局总线数据。
在一种实施方式中，解码单元包括：
第二反相器，第二反相器的输入端连接于全局总线；
第一逻辑与门，第一逻辑与门的两个输入端分别连接于第一反相器的输出端和第二反相器的输出端；
第二逻辑与门，第二逻辑与门的两个输入端分别连接于DBI信号线和全局总线；
逻辑或非门，逻辑或非门的两个输入端分别连接于第一逻辑与门的输出端和第二逻辑与门的输出端，逻辑或非门的输出端连接于存储块。
在一种实施方式中，预充电模块包括多个PMOS晶体管和多个保持电路，PMOS晶体管的栅极连接于预充电信号线，PMOS晶体管的漏极连接于全局总线，保持电路的输入和输出端连接于全局总线。
第二方面，本申请实施例提供一种半导体存储器，包括DQ端口、DBI端口、存储块以及以上任一项的写操作电路。
第三方面，本申请实施例提供一种写操作方法，应用于半导体存储器，该半导体存储器包括DQ端口、DBI端口和存储块，写操作方法包括：
将全局总线的初始态设置为高；
对DBI端口的第一DBI数据进行串并转换，以生成第二DBI数据；
根据第二DBI数据和DQ端口的输入数据，生成数据缓冲模块的输入数据；
根据数据缓冲模块的输入数据，确定是否翻转全局总线；
根据第二DBI数据，对全局总线上的全局总线数据进行解码，解码包括确定是否翻转全局总线数据；
将解码后的数据写入存储块。
在一种实施方式中，根据第二DBI数据和DQ端口的输入数据，生成数据缓冲模块的输入数据，包括：
对DQ端口的输入数据进行串并转换，以生成转换后数据；
在第二DBI数据为高的情况下，翻转转换后数据，以生成数据缓冲模块的输入数据；
在第二DBI数据为低的情况下，将转换后数据作为数据缓冲模块的输入数据。
在一种实施方式中，根据第二DBI数据，对全局总线上的全局总线数据进行解码，包括：
对DBI端口的一位第一DBI数据进行串并转换，以生成M位第二DBI数据，其中，M为大于的整数；
将全局总线数据划分为M组；
根据一位第二DBI数据，对对应组的全局总线数据进行解码。
本申请实施例采用上述技术方案，可以实现在Precharge上拉架构下，减少全局总线的翻转次数，从而可以大幅压缩电流，降低功耗。
上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本申请进一步的方面、实施方式和特征将会是容易明白的。
附图说明
在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本申请公开的一些实施方式，而不应将其视为是对本申请范围的限制。
图1示意性地示出了本实施例一种实施方式的半导体存储器部分结构的框图；
图2示意性地示出了本实施例另一种实施方式的半导体存储器部分结构的框图；
图3示意性地示出了DBI功能的原理图；
图4示意性地示出了本实施例一种实施方式的数据缓冲模块和预充电模块的电路图(对应于一个存储块)；
图5示意性地示出了本实施例一种实施方式的数据缓冲模块和预充电模块的电路图(对应于多个存储块)；
图6示意性地示出了本实施例一种实施方式的DBI解码模块的框图；
图7示意性地示出了本实施例一种实施方式的DBI解码子模块的框图；
图8示意性地示出了本实施例一种实施方式的写操作方法的流程图。
附图标记说明：
10：控制器；
20：半导体存储器；
21：串并转换电路；
22：数据缓冲模块；
23：DBI解码模块；
24：DQ端口；
25：DBI端口；
26：存储块；
27：预充电模块；
221：PMOS管；
222：NMOS管；
223：保持电路；
230：DBI解码子模块；
231：第一反相器；
232：解码单元；
232A：第二反相器；
232B：第一逻辑与门；
232C：第二逻辑与门；
232D：逻辑或非门。
具体实施方式
现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的实施例；相反，提供这些实施例使得本申请将全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。在图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。
图1示意性地示出了本实施例一种实施方式的半导体存储器部分结构的框图。如图1所示，半导体存储器20包括DQ端口24、数据线翻转(Data Bus Inversion，DBI)端口25、存储块(Bank)26以及写操作电路，其中，写操作电路包括全局总线(Global Bus)、DBI信号线、串并转换电路21、数据缓冲模块(Data Buffer)22和DBI解码模块(Decoder)23。在一种实施方式中，半导体存储器为DRAM，如第四代双倍速率同步动态随机存储器(Double DataRate SDRAM 4，简称DDR4)。
在一个示例中，如图1所示，从DQ端口24输入的8位输入数据DQ<7:0>通过写操作电路，将写入数据D<127:0>写入存储块26。一次激活(Active)命令打开唯一指定的存储块26，写操作也只能针对一个存储块26进行。也就是说，当八个存储块26(即Bank<7:0>)中，有一个Bank工作的时候，其他Bank不工作。需要说明的是，存储块26的数量、每个存储块26的数据位数以及DQ端口24的数据位数和数量，本实施例不作限定。例如：DQ端口24也可以为一个，用作输入16位输入数据；DQ端口24也可以为两个，即每个DQ端口24用作输入8位输入数据DQ<7:0>或DQ<15:8>。
在另一个示例中，如图2所示，从DQ端口24输入的16位输入数据DQ<15:0>中，输入数据DQ<7:0>通过上述的一个写操作电路对一组存储块Bank<7:0>执行写操作；输入数据DQ<15:8>通过上述的另一个写操作电路对另一组存储块Bank<15:8>执行写操作。相应地，与DQ<15:8>对应的八个存储块26(即Bank<15:8>)中，当有一个Bank工作的时候，其他Bank不工作。
下面结合图3介绍DBI端口25的作用。半导体存储器20的片上终结电阻(On-DieTermination，ODT)可以将DQ端口24的电流通过接地引脚吸收掉，防止信号在半导体存储器20的内部电路上形成反射。在半导体存储器20的工作过程中调节ODT的大小使之与控制器10匹配。在一个示例中，ODT结构为上拉结构，当DQ端口24的数据为“0”时，通过ODT的漏电流较大，这会增加功耗。因此，在外部数据中为低的数据的位数大于预设值的情况下，DBI端口25的第一DBI数据被置为高，并翻转外部数据得到DQ端口的输入数据；在外部数据中为低的数据的位数小于等于预设值的情况下，第一DBI数据被置为低，DQ端口的输入数据即为外部数据。
例如：向DQ端口24写入的外部数据中，如果“0”的数据较多，则每位外部数据都会被翻转后输入半导体存储器20，同时DBI端口的第一DBI数据置为高，用于指示输入数据为翻转后的外部数据。例如：如果输入数据DQ<7:0>为<11111111>且第一DBI数据等于0，则表示输入数据DQ<7:0>为原始的外部数据，即外部数据也为<11111111>；如果输入数据DQ<7:0>为<11111111>且第一DBI数据等于1，则表示输入数据DQ<7:0>为外部数据翻转后的数据，即外部数据为<00000000>。DQ端口24的输入数据DQ<15:8>亦是同样的道理。从而，DQ端口24的输入数据DQ<15:0>中，为“1”的数据较多，从而可以降低功耗。
其中，数据为高可以是数据等于“1”，数据为“低”可以是数据等于“0”。数据的翻转可以理解为从“0”变为“1”，或者，从“1”变为“0”。数据线或信号线的翻转可以理解为高电平变为低电平，或低电平变为高电平。
半导体存储器20为阵列式结构，各单元结构可以相同，但因输入的数据不同，各单元输出的数据可能不同。下面以其中一个存储块为例，介绍本实施例的写操作电路。
如图1所示，串并转换电路21连接于DBI端口25，用于对DBI端口25的第一DBI数据进行串并转换，以生成供DBI信号线传输的第二DBI数据。串并转换电路21连接于DQ端口24，用于根据第二DBI数据和DQ端口的输入数据DQ，生成数据缓冲模块22的输入数据。
在一种实施方式中，串并转换电路21用于对DQ端口24的输入数据进行串并转换，以生成转换后数据，并根据第二DBI数据，确定是否翻转转换后数据，以生成数据缓冲模块的输入数据。
例如：串并转换电路21对输入的8位输入数据DQ<7:0>进行串并转换，生成128位的转换后数据，然后根据16位的第二DBI数据DBI<0:15>，确定是否翻转转换数据，进而向数据缓冲模块22输出128位的输入数据D2′<127:0>。
在一个示例中，128位的转换后数据被分为16组，每组转换后数据为8位，一位第二DBI数据对应一组8位的转换后数据，进而生成一组8位的输入数据D2′。
需要说明的是，串并转换电路21可以包括两个串并转换模块，分别用于对DQ端口24的输入数据和第一DBI数据进行串并转换，本实施例不作限定。
预充电模块27连接于预充电信号线(Precharge)，用于将全局总线的初始态设置为高。也就是说，本实施例中，半导体存储器20采用的是Precharge上拉(High)的全局总线传输结构。
图4示意性地示出了本实施例一种实施方式的数据缓冲模块22的电路图(对应于一个存储块26)。图5示意性地示出了本实施例一种实施方式的数据缓冲模块22的电路图(对应于8个存储块26)。
如图4和图5所示，数据缓冲模块22包括多个NMOS(Negative Channel MetalOxide Semiconductor)晶体管222，预充电模块27包括多个PMOS(Positive Channel MetalOxide Semiconductor)晶体管221、和多个保持(hold)电路223。其中，PMOS晶体管221的栅极连接于预充电信号线，PMOS晶体管221的漏极连接于全局总线；NMOS晶体管222的栅极连接于串并转换电路21，以接收数据缓冲模块22的输入数据，NMOS晶体管222的漏极连接于全局总线，从而数据缓冲模块22将根据数据缓冲模块22的输入数据，确定是否翻转全局总线；保持电路223的输入和输出端连接于全局总线，从而形成正反馈电路。
Precharge的作用是将每根全局总线的初始态设置为高，具体过程为Precharge产生一个上拉脉冲(pulse，大约2ns左右)，将相应的某根全局总线上拉片刻，保持电路223形成正反馈并将这根全局总线锁在高电平，但是该保持电路223的上拉和下拉电流的能力比较弱；当某根全局总线需要变为低电平的时候，将代表这根全局总线对应的数据线(即对应的NMOS晶体管222的栅极上连接的数据线)拉高一下(也是一个pulse，大约2ns左右)，这样相应的NMOS晶体管222就会将这根全局总线下拉片刻(下拉能力大于保持电路223的上拉能力)，然后会通过正反馈将这根全局总线锁到低电平，完成数据线的翻转动作。
由于数据缓冲模块22的输入数据D2′<127:0>(即NMOS晶体管222的栅极连接的数据线上的数据)中，为“0”的数据较多，因此需要翻转的全局总线的数量就会较少，并且全局总线数据D1′<127:0>中，为“1”的数据较多。因此，半导体存储器的IDD4W(写入电流)将会被降低，从而可以降低半导体存储器的功耗。也就是说，如果全局总线数据中为“1”的数据较多，则可以减低IDD4W，从而降低功耗。
由于DQ端口24的输入数据DQ<7:0>中，为“1”的数据较多，由于此时还未解码，因此，128位的全局总线数据D1′<127:0>中，为“1”的数据较多。相应地，在图2所示的半导体存储器20中，输入数据DQ<15:0>中，为“1”的数据较多，由于此时还未解码，因此，256位的全局总线数据(包括与DQ<7:0>对应的128位全局总线数据和与DQ<15:8>对应的128位全局总线数据)中，为“1”的数据较多。
进一步地，DBI解码模块23通过连接于存储块26，并通过DBI信号线接收第二DBI数据，通过全局总线接收全局总线数据。DBI解码模块23用于根据第二DBI数据，对全局总线数据进行解码，并将解码后的数据写入存储块26，该解码包括确定是否翻转全局总线数据。其中，解码后的数据即为写入数据，如D<127:0>。也就是说，在数据被写入存储块26之前，全局总线上传输的为“1”的数据较多。
而相关技术中，DBI功能被使能(enable)的情况下，当半导体存储器在执行写操作时，输入数据在刚进入半导体存储器内部时，半导体存储器即会根据DBI端口的状态对输入数据进行解码。如果DBI的状态为“1”，所有的输入数据都会取反(翻转)；如果DBI的状态为“0”，所有的输入数据不翻转，即为原先的值。这个解码的模块在输入数据刚进入半导体存储器的位置，即位于串并转换的模块之前。因此，在相关技术中，半导体存储器内部全局总线传输的数据“0”较多，会造成IDD4W过大，功耗较高。
在一种实施方式中，第一DBI数据只有一位，串并转换电路21用于对一位第一DBI数据进行串并转换，以生成M位第二DBI数据。例如：串并转换电路21可以对一位DBI端口25的数据进行串并转换，生成16位第二DBI数据DBI<15:0>。
全局总线数据被划分为M组，M位第二DBI数据与M组全局总线数据一一对应。如图6所示，DBI解码模块23包括M个DBI解码子模块230，每个DBI解码子模块230均连接于一个存储块26，各DBI解码子模块230用于根据一位第二DBI数据，对对应组的全局总线数据进行解码；其中，M为大于1的整数。
DBI解码模块23在第二DBI数据为高的情况下，输出全局总线数据的翻转数据；以及在第二DBI数据为低的情况下，输出原始的全局总线数据。
例如：全局总线数据D1′<127:0>被划分为16组，每组全局总线数据为8位，相应地，第二DBI数据为16位，如DBI<15:0>。每组全局总线数据与一位DBI数据对应。于是，当DBI<15>＝1时，从DBI解码模块23输出的解码后的数据，即向存储块26(如Bank0)写入的写入数据D<127:120>为全局总线数据D1′<127：120>的翻转数据；当DBI<15>＝0时，写入数据D<127:120>即为全局总线数据D1′<127：120>。类似地，当DBI<1>＝1时，写入数据D<15:8>为全局总线数据D1′<15:8>的翻转数据；当DBI<1>＝0时，写入数据D<15:8>即为全局总线数据D1′<15:8>。当DBI<0>＝1时，写入数据D<7:0>为全局总线数据D1′<7:0>的翻转数据；当DBI<0>＝0时，写入数据D<7:0>即为全局总线数据D1′<7:0>。
在一个示例中，全局总线为多根且被划分为M(M为大于1的整数)组，每根全局总线传输一位全局总线数据。例如：全局总线为128根，128根全局总线分为16组。全局总线<0>传输全局总线数据D1′<0>；全局总线<1>传输全局总线数据D1′<1>；……；全局总线<127>传输全局总线数据D1′<127>。
在一个示例中，DBI信号线为16根，每根DBI信号线传输1位第二DBI数据，如DBI信号线<0>传输第二DBI数据DBI<0>，用于表征写入数据D<7:0>是否为全局总线数据D1′<7:0>翻转后的数据；DBI信号线<1>传输第二DBI数据DBI<1>，用于表征写入数据D<8:15>是否为全局总线数据D1′<8:15>翻转后的数据；……；DBI信号线<15>传输第二DBI数据DBI<15>，用于表征写入数据D<120:127>是否为全局总线数据D1′<120:127>翻转后的数据。
根据本实施例的半导体存储器20，当DQ<7:0>第一次输入<11111111>且第一DBI数据等于0；第二次输入<11111111>且第一DBI数据等于1时，对应的每组全局总线数据(8位)，在写入存储块26之前将会一直是<11111111>，只有与其对应的一位第二DBI数据等于1。因此，本实施例中，当全局总线数据为256位(包括与DQ<7:0>对应的128位全局总线数据和与DQ<15:8>对应的128位全局总线数据)时，如果需要256位全局总线数据翻转，将变成只有32位第二DBI数据在翻转，IDD4W电流将会大幅压缩。
在一种实施方式中，如图7所示，DBI解码子模块230可以包括第一反相器231和解码单元232。第一反相器231的输入端连接于DBI信号线，解码单元232的输入端连接于全局总线，解码单元232的输出端连接于存储块26，用于在第二DBI数据为高的情况下，输出全局总线数据的翻转数据；以及在第二DBI数据为低的情况下，输出原始的全局总线数据。
在一种实施方式中，解码单元232包括：第二反相器232A、第一逻辑与门232B、第二逻辑与门232C和逻辑或非门232D。其中，第二反相器232A的输入端连接于全局总线；第一逻辑与门232B的两个输入端分别连接于第一反相器231的输出端和第二反相器232A的输出端；第二逻辑与门232C的两个输入端分别连接于DBI信号线和全局总线；逻辑或非门232D的两个输入端分别连接于第一逻辑与门232B的输出端和第二逻辑与门232C的输出端，逻辑或非门232D的输出端连接于存储块26。
如图7所示，以DBI<0>、写入数据D<7:0>和全局总线数据D1′<7:0>对应的解码单元232为例，当DBI<0>＝1时，D<7>等于D1′<7>的翻转数据，……，D<1>等于D1′<1>的翻转数据，D<0>等于D1′<0>的翻转数据；当DBI<0>＝0时，D<7>等于D1′<7>，……，D<1>等于D1′<1>，D<0>等于D1′<0>。
需要说明的是，每个DBI解码子模块230的相同，但因输入的数据不同，输出的数据不同。图7示出了其中一个DBI解码子模块230的结构，输入该DBI解码子模块的数据为D1′<7:0>和DBI<0>，输出的数据为D<7:0>。另外，本实施例不对DBI解码子模块230的实现电路不作限定，只要可以在第二DBI数据为1时，输出全局总线数据的翻转数据，在第二DBI数据为0时，输出全局总线数据即可。
本实施例的半导体存储器20在实际应用中还包括灵敏放大器、预充电电路等其他结构，因其均为现有技术本实施例在此不复赘述。
图8示出示意性地示出了本实施例一种实施方式的写操作方法的流程图。该写操作方法可以应用上述的半导体存储器20中。如图8所示，该写操作方法可以包括：
步骤S801、将全局总线的初始态设置为高；
步骤S802、对DBI端口的第一DBI数据进行串并转换，以生成第二DBI数据；
步骤S803、根据第二DBI数据和DQ端口的输入数据，生成数据缓冲模块的输入数据；
步骤S804、根据数据缓冲模块的输入数据，确定是否翻转全局总线；
步骤S805、根据第二DBI数据，对全局总线上的全局总线数据进行解码，解码包括确定是否翻转全局总线数据；
步骤S806、将解码后的数据写入存储块。
在一种实施方式中，在步骤S803中可以包括：对DQ端口的输入数据进行串并转换，以生成转换后数据；在第二DBI数据为高的情况下，翻转转换后数据，以生成数据缓冲模块的输入数据；在第二DBI数据为低的情况下，将转换后数据作为数据缓冲模块的输入数据。
在一种实施方式中，在步骤S805中可以包括：对DBI端口的一位第一DBI数据进行串并转换，以生成M位第二DBI数据，其中，M为大于的整数；将全局总线数据划分为M组；根据一位第二DBI数据，对对应组的全局总线数据进行解码。
本申请实施例提供的写操作电路，应用于全局总线传输结构为Precharge上拉的半导体存储器，通过将DBI解码模块设置在串并转换电路与存储块之间，可以实现在数据被写入存储块之前，全局总线上传输为“1”的数据较多，从而减少内部全局总线翻转次数，可以大幅压缩电流，降低功耗。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例或示例中。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
此外，所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。然而，本领域技术人员将意识到，可以实践本申请的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、组元、材料、装置、步骤等。在其它情况下，不详细示出或描述公知结构、方法、装置、实现、材料或者操作以避免模糊本申请的各方面。
术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
需要说明的是，尽管在附图中以特定顺序描述了本申请中方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等。上述附图仅是根据本申请示例性实施例的方法所包括的处理的示意性说明，而不是限制目的。易于理解，上述附图所示的处理并不表明或限制这些处理的时间顺序。另外，也易于理解，这些处理可以是例如在多个模块中同步或异步执行的。
此外，虽然已经参考若干具体实施方式描述了本申请的精神和原理，但是应该理解，本申请并不限于所公开的具体实施方式，对各方面的划分也不意味着这些方面中的特征不能组合以进行受益，这种划分仅是为了表述的方便。本申请旨在涵盖所附权利要求的精神和范围内所包括的各种修改和等同布置。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种写操作电路，应用于半导体存储器，其特征在于，所述半导体存储器包括DQ端口、DBI端口和存储块，所述写操作电路包括：
串并转换电路，连接于所述DBI端口和所述DQ端口，用于对所述DBI端口的第一DBI数据进行串并转换，以生成供所述DBI信号线传输的第二DBI数据，以及根据所述第二DBI数据和所述DQ端口的输入数据，生成数据缓冲模块的输入数据；
数据缓冲模块，包括多个NMOS晶体管，所述NMOS晶体管的栅极连接于所述串并转换电路，以接收所述数据缓冲模块的输入数据，所述NMOS晶体管的漏极连接于所述全局总线，所述数据缓冲模块用于根据所述数据缓冲模块的输入数据，确定是否翻转所述全局总线；
DBI解码模块，连接于所述存储块，所述DBI解码模块接收所述全局总线上的全局总线数据，并通过所述DBI信号线接收所述第二DBI数据，并用于根据所述第二DBI数据，对所述全局总线数据进行解码，并将解码后的数据写入所述存储块，所述解码包括确定是否翻转所述全局总线数据；
预充电模块，连接于预充电信号线，用于将所述全局总线的初始态设置为高。
2.根据权利要求1所述的写操作电路，其特征在于，在外部数据中为低的数据的位数大于预设值的情况下，所述第一DBI数据被置为高，所述DQ端口的输入数据为所述外部数据的翻转数据；在所述外部数据中为低的数据的位数小于等于所述预设值的情况下，所述第一DBI数据被置为低，所述DQ端口的输入数据为所述外部数据；以及所述串并转换电路用于对所述DQ端口的输入数据进行串并转换，以生成转换后数据，并在所述第二DBI数据为高的情况下，翻转所述转换后数据，以生成所述数据缓冲模块的输入数据，在所述第二DBI数据为低的情况下，将所述转换后数据作为所述数据缓冲模块的输入数据。
3.根据权利要求1所述的写操作电路，其特征在于，所述串并转换电路用于对一位第一DBI数据进行串并转换，以生成M位第二DBI数据，所述全局总线数据被划分为M组，M位第二DBI数据与M组全局总线数据一一对应；所述DBI解码模块包括M个DBI解码子模块，所述DBI解码子模块连接于所述存储块，各所述DBI解码子模块用于根据一位第二DBI数据，对对应组的全局总线数据进行所述解码；其中，M为大于1的整数。
4.根据权利要求3所述的写操作电路，其特征在于，所述DBI解码子模块包括：
第一反相器，所述第一反相器的输入端连接于所述DBI信号线；
解码单元，所述解码单元的输入端连接于所述全局总线，所述解码单元的输出端连接于所述存储块，用于在所述第二DBI数据为高的情况下，输出所述全局总线数据的翻转数据；以及在所述第二DBI数据为低的情况下，输出原始的全局总线数据。
5.根据权利要求4所述的写操作电路，其特征在于，所述解码单元包括：
第二反相器，所述第二反相器的输入端连接于所述全局总线；
第一逻辑与门，所述第一逻辑与门的两个输入端分别连接于所述第一反相器的输出端和所述第二反相器的输出端；
第二逻辑与门，所述第二逻辑与门的两个输入端分别连接于所述DBI信号线和所述全局总线；
逻辑或非门，所述逻辑或非门的两个输入端分别连接于所述第一逻辑与门的输出端和所述第二逻辑与门的输出端，所述逻辑或非门的输出端连接于所述存储块。
6.根据权利要求1至5任一项所述的写操作电路，其特征在于，所述预充电模块包括多个PMOS晶体管和多个保持电路，所述PMOS晶体管的栅极连接于所述预充电信号线，所述PMOS晶体管的漏极连接于所述全局总线，所述保持电路的输入和输出端连接于所述全局总线。
7.一种半导体存储器，其特征在于，包括DQ端口、DBI端口、存储块以及权利要求1至6任一项所述的写操作电路。
8.一种写操作方法，应用于半导体存储器，其特征在于，所述半导体存储器包括DQ端口、DBI端口和存储块，所述写操作方法包括：
将全局总线的初始态设置为高；
对所述DBI端口的第一DBI数据进行串并转换，以生成第二DBI数据；
根据所述第二DBI数据和所述DQ端口的输入数据，生成数据缓冲模块的输入数据；
根据所述数据缓冲模块的输入数据，确定是否翻转所述全局总线；
根据所述第二DBI数据，对所述全局总线上的全局总线数据进行解码，所述解码包括确定是否翻转所述全局总线数据；
将解码后的数据写入所述存储块。
9.根据权利要求8所述的写操作方法，其特征在于，根据所述第二DBI数据和所述DQ端口的输入数据，生成数据缓冲模块的输入数据，包括：
对所述DQ端口的输入数据进行串并转换，以生成转换后数据；
在所述第二DBI数据为高的情况下，翻转所述转换后数据，以生成所述数据缓冲模块的输入数据；
在所述第二DBI数据为低的情况下，将所述转换后数据作为所述数据缓冲模块的输入数据。
10.根据权利要求8所述的写操作方法，其特征在于，根据所述第二DBI数据，对所述全局总线上的全局总线数据进行解码，包括：
对DBI端口的一位第一DBI数据进行串并转换，以生成M位第二DBI数据，其中，M为大于的整数；
将所述全局总线数据划分为M组；
根据一位第二DBI数据，对对应组的全局总线数据进行所述解码。
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