CN107545918B - 存储器控制电路单元与存储装置及参考电压产生方法 - Google Patents
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Abstract
本发明提供一种存储器控制电路单元与存储装置及参考电压产生方法。所述方法包括：通过存储器接口的第一连接接口检测存储器控制器的第一阻抗特性并通过存储器接口的第二连接接口检测易失性存储器的第二阻抗特性；根据检测结果产生内部参考电压；以及根据内部参考电压解析存储器接口接收的数据信号。藉此，可减少存储器控制器和/或易失性存储器的阻抗元件的制程误差对于内部参考电压的影响。
Description
技术领域
本发明涉及一种存储器控制器的参考电压产生技术，尤其涉及一种存储器控制电路单元与存储装置及参考电压产生方法。
背景技术
数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。
随着存储器技术的进步，易失性存储器的存储容量与数据存取速度也逐渐提升。其中，双倍数据率同步动态随机存取存储器(Double Data Rate Synchronous DynamicRandom Access Memory,DDR SDRAM)更是广泛地应用于台式电脑、笔记本电脑及存储器存储装置中，以提高数据的存取效率。
发明内容
本发明提供一种存储器控制电路单元与存储装置及参考电压产生方法，可通过检测使用环境的阻抗来动态地在存储器接口中产生内部参考电压。
本发明的一范例实施例提供一种存储器控制电路单元，其用于控制易失性存储器，所述存储器控制电路单元包括处理器核心、存储器控制器及存储器接口。所述存储器控制器连接至所述处理器核心。所述存储器接口连接至所述存储器控制器与所述易失性存储器，其中所述存储器接口用以检测所述存储器控制器的第一阻抗特性、检测所述易失性存储器的第二阻抗特性并根据检测结果产生内部参考电压，其中所述内部参考电压的电压值正相关于所述存储器控制器的供应电压的电压值，且所述内部参考电压用以解析所述存储器接口接收的数据信号。
在本发明的一范例实施例中，所述存储器接口包括第一连接接口、第二连接接口及参考电压产生器。所述第一连接接口用以连接至所述存储器控制器。所述第二连接接口用以连接至所述易失性存储器。所述参考电压产生器连接至所述第一连接接口与所述第二连接接口，其中所述参考电压产生器用以通过所述第一连接接口检测所述存储器控制器的所述第一阻抗特性、通过所述第二连接接口检测所述易失性存储器的所述第二阻抗特性并根据所述检测结果产生所述内部参考电压。
本发明的另一范例实施例提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块、易失性存储器及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述存储器控制电路单元连接至所述连接接口单元、所述可复写式非易失性存储器模块及所述易失性存储器，其中所述存储器控制电路单元用以检测存储器控制器的第一阻抗特性、检测所述易失性存储器的第二阻抗特性并根据检测结果产生内部参考电压，其中所述内部参考电压的电压值正相关于所述存储器控制器的供应电压的电压值，且所述内部参考电压用以解析所述存储器控制电路单元接收的数据信号。
在本发明的一范例实施例中，所述存储器控制电路单元包括存储器接口，其中所述存储器接口包括第一连接接口、第二连接接口及参考电压产生器。所述第一连接接口用以连接至所述存储器控制器。所述第二连接接口用以连接至所述易失性存储器。所述参考电压产生器连接至所述第一连接接口与所述第二连接接口，其中所述参考电压产生器用以通过所述第一连接接口检测所述存储器控制器的所述第一阻抗特性、通过所述第二连接接口检测所述易失性存储器的所述第二阻抗特性并根据所述检测结果产生所述内部参考电压。
在本发明的一范例实施例中，所述参考电压产生器包括电压检测电路，其用以响应于所述第一阻抗特性与所述第二阻抗特性而检测芯片内终结阻抗元件的第一电压，其中所述第一电压的电压值正相关于所述存储器控制器的所述供应电压的所述电压值。
在本发明的一范例实施例中，所述参考电压产生器还包括分压电路与电压输出电路。所述分压电路连接至所述电压检测电路并且用以对所述电压检测电路的输出端的第二电压执行分压操作。所述电压输出电路连接至所述分压电路并且用以响应于所述分压电路的输出端的第三电压而产生所述内部参考电压。
在本发明的一范例实施例中，所述电压检测电路包括第一比较器、第一上/下计数器及第一分压器。所述第一比较器用以比较所述第一电压与第二电压并产生第一比较信号。所述第一上/下计数器连接至所述第一比较器并且用以根据所述第一比较信号产生第一计数信号。所述第一分压器连接至所述第一上/下计数器并且用以根据所述第一计数信号输出所述第二电压。
在本发明的一范例实施例中，所述分压电路包括第一阻抗元件与第二阻抗元件。所述第一阻抗元件的第一端连接所述存储器控制器的所述供应电压，所述第一阻抗元件的第二端连接所述电压输出电路的输入端。所述第二阻抗元件的第一端连接所述电压检测电路的所述输出端，所述第二阻抗元件的第二端连接所述第一阻抗元件的所述第二端。
在本发明的一范例实施例中，所述电压输出电路包括第二比较器、第二上/下计数器及第二分压器。所述第二比较器用以比较所述第三电压与所述内部参考电压并产生第二比较信号。所述第二上/下计数器连接至所述第二比较器并且用以根据所述第二比较信号产生第二计数信号。所述第二分压器连接至所述第二上/下计数器并且用以根据所述第二计数信号产生所述内部参考电压。
在本发明的一范例实施例中，所述参考电压产生器还包括存储器单元，其连接至所述电压输出电路，其中在产生所述内部参考电压之后，所述电压输出电路还用以将对应于所述内部参考电压的控制码存储于所述存储器单元并且根据所述控制码来产生所述内部参考电压。
在本发明的一范例实施例中，在产生所述内部参考电压之后，所述电压输出电路中的一部分电子元件被禁能。
本发明的另一范例实施例提供一种参考电压产生方法，其用于将存储器控制器连接至易失性存储器的存储器接口，所述参考电压产生方法包括：通过所述存储器接口的第一连接接口检测所述存储器控制器的第一阻抗特性并通过所述存储器接口的第二连接接口检测所述易失性存储器的第二阻抗特性；根据检测结果产生内部参考电压，其中所述内部参考电压的电压值正相关于所述存储器控制器的供应电压的电压值；以及根据所述内部参考电压解析所述存储器接口接收的数据信号。
在本发明的一范例实施例中，根据所述内部参考电压解析所述存储器接口接收的所述数据信号的步骤包括：基于时脉信号的上升缘与所述时脉信号的下降缘来取样所述数据信号。
在本发明的一范例实施例中，所述第一阻抗特性对应于所述存储器控制器的芯片内终结阻抗元件的阻抗特性，所述第二阻抗特性对应于所述易失性存储器的离线芯片驱动阻抗元件的阻抗特性。
在本发明的一范例实施例中，所述内部参考电压的所述电压值大于所述供应电压的所述电压值的0.6倍。
在本发明的一范例实施例中，所述易失性存储器为第四代双倍数据率同步动态随机存取存储器。
在本发明的一范例实施例中，所述供应电压的所述电压值低于1.2伏特，且所述内部参考电压的所述电压值不等于所述供应电压的所述电压值的0.5倍。
基于上述，本发明可检测当前存储器控制器与易失性存储器的阻抗特性来动态地在存储器接口中产生用于存取易失性存储器的内部参考电压。由于此内部参考电压是参考当前的使用环境的阻抗特性而产生，存储器控制器和/或易失性存储器的阻抗元件的制程误差对于此内部参考电压的影响可被减少。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是根据本发明的一范例实施例所示的存储器存储装置的示意图；
图2A是根据本发明的一范例实施例所示的数据信号的示意图；
图2B是根据本发明的一范例实施例所示的参考电压产生器的示意图；
图3是根据本发明的一范例实施例所示的电压检测电路的示意图；
图4是根据本发明的一范例实施例所示的电压输出电路的示意图；
图5是根据本发明的另一范例实施例所示的存储器存储装置的示意图；
图6是根据本发明的一范例实施例所示的参考电压产生方法的流程图。
附图标记说明：
10、50：存储器存储装置；
11：存储器控制电路单元；
111：处理器核心；
112：存储器控制器；
113：存储器接口；
1131、1132：连接接口；
12：易失性存储器；
21：参考电压产生器；
201：数据信号；
211：电压检测电路；
212：分压电路；
213：电压输出电路；
214：寄存器；
31、41：比较器；
32、42：上/下计数器；
33、43：分压器；
502：连接接口单元；
504：存储器控制电路单元；
506：可复写式非易失性存储器模块；
508：易失性存储器；
S601：步骤(通过存储器接口的第一连接接口检测存储器控制器的第一阻抗特性并通过存储器接口的第二连接接口检测易失性存储器的第二阻抗特性)；
S602：步骤(根据检测结果产生内部参考电压)；
S603：步骤(根据内部参考电压解析存储器接口接收的数据信号)。
具体实施方式
以下提出多个范例实施例来说明本发明，然而本发明不仅限于所例示的多个范例实施例。又范例实施例之间也允许有适当的结合。在本案说明书全文(包括权利要求书)中所使用的“连接”一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置连接于第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以通过其他装置或某种连接手段而间接地连接至该第二装置。此外，“信号”一词可指至少一电流、电压、电荷、温度、数据、或任何其他一或多个信号。
图1是根据本发明的一范例实施例所示的存储器存储装置的示意图。
请参照图1，存储器存储装置10包括存储器控制电路单元11与易失性存储器12。存储器控制电路单元11可以是封装为一个芯片或由布设于至少一电路板上的电子电路组成。在本范例实施例中，易失性存储器12是第四代双倍数据率同步动态随机存取存储器(Double Data Rate 4 Synchronous Dynamic Random Access Memory,DDR 4 SDRAM)。在一范例实施例中，易失性存储器12也可能包含其他类型的动态随机存取存储器。例如，在另一范例实施例中，易失性存储器12可能是第三代双倍数据率同步动态随机存取存储器(DDR3SDRAM)与第四代双倍数据率同步动态随机存取存储器的组合。此外，易失性存储器12的总数可以是一或多个。
在本范例实施例中，存储器控制电路单元11与易失性存储器12被安装于存储器存储装置10中的同一个电路板上。存储器控制电路单元11支持对于易失性存储器12的数据存取操作。在一范例实施例中，存储器控制电路单元11被视为易失性存储器12的控制芯片，而易失性存储器12被视为存储器控制电路单元11的快取(cache)存储器或缓冲存储器(buffer)。
存储器控制电路单元11包括处理器核心111、存储器控制器112及存储器接口113。存储器控制器112连接至处理器核心111与存储器接口113。处理器核心111用于控制存储器控制电路单元11或存储器存储装置10的整体运作。例如，处理器核心111可以包括单核心或多核心的中央处理器(Central Processing Unit,CPU)或微处理器等处理芯片。
存储器控制器112作为处理器核心111与易失性存储器12之间的沟通桥梁并专用于控制易失性存储器12。在一范例实施例中，存储器控制器112也称为动态随机存取存储器控制器(DRAM controller)。
存储器接口113用以将存储器控制器112连接至易失性存储器12。当处理器核心111欲从易失性存储器12中读取数据或存储数据至易失性存储器12中时，存储器控制器112会通过存储器接口113发送相应的指令序列给易失性存储器12。当易失性存储器12接收到此指令序列时，易失性存储器12会存储对应于此指令序列的写入数据或者通过存储器接口113回传对应于此指令序列的读取数据给存储器控制器112。此外，在存储器接口113中，写入数据或读取数据是以数据信号的形式传输。例如，数据信号可用来传输包括位元“1”与位元“0”的位元数据。特别是，由于易失性存储器12是双倍数据率同步动态随机存取存储器，存储器接口113的时脉信号的上升缘(rising edges)与下降缘(falling edges)皆可以用来解析(例如，产生或取样)来自易失性存储器12或传送至易失性存储器12的数据信号。换言之，在一个时脉周期(clock cycle)内，存储器接口113可以对易失性存储器12执行两次的数据写入或读取。
在本范例实施例中，存储器接口113包括连接接口1131与连接接口1132。连接接口1131用以连接存储器控制器112与存储器接口113，并且连接接口1132用以连接存储器接口113与易失性存储器12。例如，连接接口1131与连接接口1132分别包括多个导电接脚(pin)。在本范例实施例中，此些导电接脚至少包括一个用于传输数据信号的接脚(也称为数据接脚)。例如，数据接脚可以是DQ接脚。藉此，数据信号可通过连接接口1131与连接接口1132个别的数据接脚在存储器控制器112与易失性存储器12之间传输。在另一范例实施例中，此些导电接脚还可以包括任何功能性接脚，只要符合所采用的连接标准即可。
图2A是根据本发明的一范例实施例所示的数据信号的示意图。
请参照图2A，数据信号201是以脉波的形式来传输，其中数据信号201的电压上限(也称为上临界电压)是由存储器控制器112的供应电压VDDQ来决定，而数据信号201的电压下限(也称为下临界电压)是由易失性存储器12的接地电压VSSQ来决定。例如，数据信号201的上临界电压会等于或趋近于供应电压VDDQ的电压值，而数据信号201的下临界电压会等于或趋近于接地电压VSSQ的电压值。通过改变数据信号201的波形，相应的位元数据可以被传输。
为了产生和/或解析数据信号201，一个内部参考电压VREFDQ会被决定，如图2A所示。内部参考电压VREFDQ的电压值会追随(例如，正相关于)供应电压VDDQ的电压值。在产生数据信号201以传输位元数据时，对应于位元“1”，数据信号201的电压值会被拉高，例如拉高至上临界电压(高于内部参考电压VREFDQ的电压值)；而对应于位元“0”，数据信号201的电压值会被下拉，例如下拉至下临界电压(低于内部参考电压VREFDQ的电压值)。然后，在解析数据信号201以获得位元数据时，若数据信号201的某一取样点的取样电压值高于内部参考电压VREFDQ的电压值，对应于此取样点的位元数据会被决定为位元“1”；反之，若数据信号201的某一取样点的取样电压值低于内部参考电压VREFDQ的电压值，对应于此取样点的位元数据会被决定为位元“0”。此外，在另一范例实施例中，位元“0”与“1”在数据信号中对应的电压值也可以对调。例如，以高于内部参考电压VREFDQ的电压值代表位元“0”并且以低于内部参考电压VREFDQ的电压值代表位元“1”。
一般来说，若易失性存储器12是第一代双倍数据率同步动态随机存取存储器(DDRSDRAM)、第二代双倍数据率同步动态随机存取存储器(DDR 2SDRAM)或第三代双倍数据率同步动态随机存取存储器，内部参考电压的电压值约为供应电压的电压值的1/2。但是，若易失性存储器12包含第四代双倍数据率同步动态随机存取存储器，内部参考电压的电压值通常会大于供应电压的电压值的1/2。例如，在图2A中，内部参考电压VREFDQ的电压值可能会是供应电压VDDQ的电压值的0.64倍或0.75倍等等。在一范例实施例中，可视为内部参考电压VREFDQ的电压值大于供应电压VDDQ的电压值的0.6倍。
因此，若易失性存储器12包含第四代双倍数据率同步动态随机存取存储器，内部参考电压VREFDQ的电压值通常是通过计算而得。例如，根据存储器控制器112中预设的芯片内终结(on-die termination,ODT)阻抗元件的阻抗值与易失性存储器12中预设的离线芯片驱动(off-chip driver,OCD)阻抗元件的阻抗值，开发人员可以计算出一个理想的内部参考电压VREFDQ。例如，若芯片内终结阻抗元件的理想阻抗值为34欧姆(Ohm)且离线芯片驱动阻抗元件的理想阻抗值为120欧姆，则内部参考电压VREFDQ的理想电压值会等于供应电压VDDQ的电压值乘0.61倍(例如，VREFDQ＝VDDQ×[(34×(120+34)+1)/2]＝VDDQ×0.61)。
但是，基于制程误差，芯片内终结阻抗元件的实际阻抗值与离线芯片驱动阻抗元件的实际阻抗值皆可能发生偏移，使得内部参考电压VREFDQ的理想电压值跟真正需要的内部参考电压VREFDQ的电压值存在误差。例如，基于制程误差，芯片内终结阻抗元件的实际阻抗值为39.1欧姆(理想值为34欧姆)且离线芯片驱动阻抗元件的实际阻抗值为102欧姆(理想值为120欧姆)，则真正需要的内部参考电压VREFDQ的电压值会是供应电压VDDQ的电压值的0.64倍(例如，VREFDQ＝VDDQ×[(39.1×(102+39.1)+1)/2]＝VDDQ×0.64)。在上述例子中，3％的误差可能会引起一些数据的读写错误。
一般来说，为了修正这个3％的误差，存储器控制器112会进一步对易失性存储器12执行多次的数据存取操作并根据所获得的数据的正确性来逐渐地修正内部参考电压VREFDQ，使得修正后的内部参考电压VREFDQ的电压值慢慢地逼近真正需要的内部参考电压VREFDQ的电压值。但是，若每一次存储器存储装置10上电(例如开机)都要重复执行上述计算并修正内部参考电压VREFDQ的操作，存储器存储装置10的开机时间将被延长。此外，通道杂讯的干扰等也可能会影响修正后的内部参考电压VREFDQ的正确性，严重时也可能导致修正后的内部参考电压VREFDQ更不精确。因此，在本范例实施例中，存储器接口113可以自动地检测当前使用环境的阻抗信息并产生所需的内部参考电压VREFDQ。由于此内部参考电压VREFDQ符合当前使用环境的阻抗，存储器控制器112不需要先计算出理想的内部参考电压VREFDQ再利用多次的数据存取操作来修正内部参考电压VREFDQ。藉此，存储器存储装置10的开机时间可被缩短，并且所决定的内部参考电压VREFDQ也较为精确。
请再次参照图1，存储器接口113进一步包括了参考电压产生器21。在存储器存储装置10上电(例如开机)之后，参考电压产生器21会通过连接接口1131(也称为第一连接接口)检测存储器控制器112的阻抗特性(也称为第一阻抗特性)并通过连接接口1132(也称为第二连接接口)检测易失性存储器12的阻抗特性(也称为第二阻抗特性)。在一范例实施例中，第一阻抗特性可对应于存储器控制器112中的芯片内终结阻抗元件(ODT)的阻抗特性，而第二阻抗特性可对应于易失性存储器12中的离线芯片驱动阻抗元件(OCD)的阻抗特性。根据检测结果，参考电压产生器21会产生对应于易失性存储器12的数据信号(例如，图2A的数据信号201)的内部参考电压VREFDQ。例如，此内部参考电压VREFDQ可用于后续产生和/或解析通过存储器接口113传输至易失性存储器12或来自易失性存储器12的数据信号。
由于内部参考电压VREFDQ是根据实际检测到的存储器控制器112与易失性存储器12的阻抗特性而产生的，即便芯片内终结阻抗元件与离线芯片驱动阻抗元件中的任一个存在制程误差，由参考电压产生器21所产生的内部参考电压VREFDQ的电压值仍然会符合利用芯片内终结阻抗元件与离线芯片驱动阻抗元件的实际阻抗值来进行运算的运算结果。例如，相对于上述在算出理想的内部参考电压VREFDQ之后需要重复对易失性存储器12执行数据存取操作以修正3％的误差的例子，参考电压产生器21会直接产生符合当前操作环境的内部参考电压VREFDQ，并且此内部参考电压VREFDQ可直接被使用。在一范例实施例中，在参考电压产生器21产生内部参考电压VREFDQ之后，存储器控制器112仍然可以利用至少一次的数据存取操作来修正内部参考电压VREFDQ。
图2B是根据本发明的一范例实施例所示的参考电压产生器的示意图。
请参照图2B，在本范例实施例中，是以电阻Rh来表示存储器控制器112中的芯片内终结阻抗元件的等效电阻并且以电阻RD来表示易失性存储器12中的离线芯片驱动阻抗元件的等效电阻。特别是，在本范例实施例中，易失性存储器12是第四代双倍数据率同步动态随机存取存储器，因此电阻Rh的第一端连接至供应电压VDDQ，电阻Rd的第一端连接至接地电压VSSQ，并且电阻Rh的第二端连接至电阻Rd的第二端。例如，若电阻Rh的第一端是连接至供应电压VDDQ，存储器接口113可被视为是符合第四代双倍数据率同步动态随机存取存储器的伪漏极开路(Pseudo Open Drain,POD)输入/输出(I/O)标准。此外，在其他范例实施例中，若易失性存储器12是第四代双倍数据率同步动态随机存取存储器之前的型号(例如，第一代双倍数据率同步动态随机存取存储器、第二代双倍数据率同步动态随机存取存储器或第三代双倍数据率同步动态随机存取存储器)，则电阻Rh的第一端通常会连接至供应电压VDDQ的1/2(即VDDQ/2)。例如，若电阻Rh的第一端是连接至供应电压VDDQ的1/2，则存储器接口113可视为是符合短截线串联端接逻辑(Stub Series Terminated Logic,SSTL)I/O标准，例如SSTL-2、SSTL-3、SSTL-15或SSTL-18。
在一范例实施例中，若易失性存储器12是第四代双倍数据率同步动态随机存取存储器以外的双倍数据率同步动态随机存取存储器，则供应电压VDDQ的电压值可能会是用于第一代双倍数据率同步动态随机存取存储器的2.5伏特(volt)、用于第二代双倍数据率同步动态随机存取存储器的1.8伏特(volt)或用于第三代双倍数据率同步动态随机存取存储器的1.5伏特。然而，在本范例实施例中，易失性存储器12是第四代双倍数据率同步动态随机存取存储器，因此供应电压VDDQ的电压值会低于(或等于)1.2伏特并且参考电压VREFDQ的电压值不等于此供应电压VDDQ的电压值的0.5倍。
在本范例实施例中，基于伪漏极开路(POD)的输入/输出标准，当存储器接口113中的某一数据接脚处于高电位时，没有电流会流经相应的离线芯片驱动阻抗元件，使得存储器接口113的功耗下降。因此，若越多的数据接脚处于高电位，存储器接口113整体的功耗可更加地下降。
在一范例实施例中，存储器接口113还支持数据总线反转(Data Bus Inversion,DBI)机制。例如，存储器接口113的多个导电接脚中包括一数据总线反转接脚，其用来指示数据接脚的电位反转。例如，假设存储器接口113通过8个DQ接脚来传输数据信号。当这8个DQ接脚中半数以上(例如4个以上)的接脚处于低电位时，此数据总线反转接脚会被上拉至高电位并且每一个处于低电位的DQ接脚会被反转至高电位。反之，当这8个DQ接脚中少于半数(例如3个以下)的接脚处于低电位时，此数据总线反转接脚以及每一个处于低电位的DQ接脚会被维持在低电位。藉此，在数据的同步传输过程中，存储器接口113的多个数据接脚中同一时间会有超过一半的数据接脚被维持在高电位，达到节省数据传输功耗的效果。
请回到图2B，在本范例实施例中，参考电压产生器21包括电压检测电路211、分压电路212及电压输出电路213。电压检测电路211的输入端连接至电阻Rh与电阻Rd之间。例如，电压检测电路211的输入端会连接至连接接口1131的某一数据接脚以检测电阻Rh的阻抗特性(即第一阻抗特性)并且连接至连接接口1132的数据接脚以检测电阻Rd的阻抗特性(即第二阻抗特性)。响应于第一阻抗特性与第二阻抗特性，电压检测电路211会测得电压V1(也称为第一电压)，如图2B所示。
在本范例实施例中，供应电压VDDQ的电压值高于接地电压VSSQ的电压值，因此在经过电阻Rh与电阻Rd分压之后，电压V1的电压值会正相关于供应电压VDDQ的电压值。然后，电压检测电路211会根据测得的电压V1来产生电压V2(也称为第二电压)，其中电压V2的电压值会被锁定在电压V1的电压值上或附近。
图3是根据本发明的一范例实施例所示的电压检测电路的示意图。
请参照图3，电压检测电路211包括比较器31(也称为第一比较器)、上/下(up/down)计数器32(也称为第一上/下计数器)及分压器33(也称为第一分压器)。上/下计数器32串接在比较器31与分压器33之间。比较器31用以比较电压V1与电压V2并根据比较结果产生比较信号CS1(也称为第一比较信号)。上/下计数器32用以根据比较信号CS1产生计数信号CC1(也称为第一计数信号)。在本范例实施例中，上/下计数器32为7位元(7-bits)上/下计数器，但上/下计数器32还可以是其他类型的计数器，本发明不加以限制。分压器33用以根据计数信号CC1输出电压V2。在本范例实施例中，分压器33为电阻式分压器(poly divider)。例如，对应于上/下计数器32为7位元上/下计数器，分压器33可以是7位元电阻式分压器。然而，在另一范例实施例中，分压器33也可以是其他类型的分压器，本发明不加以限制。
具体来看，若比较器31当前的比较结果为电压V1的电压值高于电压V2的电压值，分压器33会提高电压V2的电压值；若比较器31当前的比较结果为电压V1的电压值低于电压V2的电压值，分压器33会降低电压V2的电压值。通过比较器31、上/下计数器32及分压器33的操作，电压V1的电压值与电压V2的电压值会逐渐逼近直到电压V2的电压值被锁定在电压V1的电压值上或附近。当电压V2的电压值被锁定在电压V1的电压值上或附近时，比较器31的比较结果会发生连续的变化。例如，前一个比较结果为电压V1的电压值高于电压V2的电压值且当前的比较结果为电压V1的电压值低于电压V2的电压值，或者前一个比较结果为电压V1的电压值低于电压V2的电压值且当前的比较结果为电压V1的电压值高于电压V2的电压值，即表示比较结果发生连续的变化。
请再次参照图2B，分压电路212连接至电压检测电路211并且用以对电压检测电路211的输出端的电压V2执行分压操作。例如，在本范例实施例中，分压电路212包括阻抗元件R1(也称为第一阻抗元件)与阻抗元件R2(也称为第二阻抗元件)，其中阻抗元件R1与阻抗元件R2具有相同或相近的电阻值。例如，阻抗元件R1与阻抗元件R2可分别包括至少一个电阻。阻抗元件R1的第一端连接供应电压VDDQ，并且阻抗元件R1的第二端连接电压输出电路213的输入端。阻抗元件R2的第一端连接电压检测电路211的输出端，并且阻抗元件R2的第二端连接阻抗元件R1的第二端，如图2B所示。此外，供应电压VDDQ的电压值高于电压V2的电压值，因此在经过分压电路212(例如，阻抗元件R1与阻抗元件R2)分压之后，分压电路212的输出端的电压V3(也称为第三电压)的电压值也会正相关于供应电压VDDQ的电压值。
电压输出电路213连接至分压电路212并且用以响应于分压电路212的输出端的电压V3而产生内部参考电压VREFDQ。在本范例实施例中，内部参考电压VREFDQ的电压值会被锁定在电压V3的电压值上或附近。
图4是根据本发明的一范例实施例所示的电压输出电路的示意图。
请参照图4，电压输出电路213包括比较器41(也称为第二比较器)、上/下计数器42(也称为第二上/下计数器)及分压器43(也称为第二分压器)。上/下计数器42串接在比较器41与分压器43之间。比较器41用以比较电压V3与内部参考电压VREFDQ并根据比较结果产生比较信号CS2(也称为第二比较信号)。上/下计数器42用以根据比较信号CS2产生计数信号CC2(也称为第二计数信号)。在本范例实施例中，上/下计数器42为7位元上/下计数器。分压器43用以根据计数信号CC2输出内部参考电压VREFDQ。在本范例实施例中，分压器43为电阻式分压器。例如，对应于上/下计数器42为7位元上/下计数器，分压器43可以是7位元电阻式分压器。然而，本发明并不限制比较器41、上/下计数器42及分压器43中任一个的类型，只要可以满足所需的功能即可。
类似于图3的电压检测电路211，通过比较器41、上/下计数器42及分压器43的操作，内部参考电压VREFDQ的电压值与电压V3的电压值会逐渐逼近直到内部参考电压VREFDQ的电压值被锁定在电压V3的电压值上或附近。当内部参考电压VREFDQ的电压值被锁定在电压V3的电压值上或附近时，比较器41的比较结果会发生连续的变化。例如，前一个比较结果为内部参考电压VREFDQ的电压值高于电压V3的电压值且当前的比较结果为内部参考电压VREFDQ的电压值低于电压V3的电压值，或者前一个比较结果为内部参考电压VREFDQ的电压值低于电压V3的电压值且当前的比较结果为内部参考电压VREFDQ的电压值高于电压V3的电压值，即表示比较结果发生连续的变化。
在一范例实施例中，(只有)在内部参考电压VREFDQ符合一稳态条件之后，内部参考电压VREFDQ会被提供给存储器控制器112使用。例如，此内部参考电压VREFDQ符合稳态条件，是指内部参考电压VREFDQ的电压值已被锁定在电压V3的电压值上或附近。藉此，可避免因初期产生的内部参考电压VREFDQ尚未稳定，而使得传输的数据信号中出现过多错误。
请再次参照图2B，在一范例实施例中，参考电压产生器21还包括寄存器(register)214。寄存器214连接至电压输出电路213并且用以在产生内部参考电压VREFDQ之后寄存对应于所产生的内部参考电压VREFDQ的控制码。电压输出电路213可根据此控制码来持续输出(符合上述稳态条件的)内部参考电压VREFDQ。例如，在图4的一范例实施例中，在产生内部参考电压VREFDQ或内部参考电压VREFDQ符合上述稳态条件之后，分压器43会将对应于内部参考电压VREFDQ的控制码存储于寄存器214并且根据此控制码来接续产生内部参考电压VREFDQ。在一范例实施例中，寄存器214还可以是指任意类型的存储器单元，本发明不加以限制。
在一范例实施例中，在产生内部参考电压VREFDQ或内部参考电压VREFDQ符合上述稳态条件之后，电压输出电路213中的一部分电子元件会被禁能(disable)。例如，在将对应于符合稳态条件的内部参考电压VREFDQ的控制码记录于寄存器214之后，电压输出电路213中与根据控制码来产生内部参考电压VREFDQ的操作无关的电子电路(例如，图4中的比较器41与上/下计数器42)可被禁能，从而在不影响内部参考电压VREFDQ的稳定输出的前提下节省部分运作电力。
在图2B的另一范例实施例中，在电压V2的电压值被锁定在电压V1的电压值上或附近(例如电压V1符合稳态条件)之后，对应于电压V2的控制码也可以被电压检测电路211存储并且后续被用来持续输出电压V2。例如，类似于电压输出电路213，电压检测电路211也具有一个用来存储对应于电压V2的控制码的寄存器(未示出)。藉此，电压V2可以根据所存储的控制码而稳定的被产生，同时电压检测电路211中与根据控制码来产生电压V2的操作无关的电子电路(例如，图3中的比较器31与上/下计数器32)可被禁能，从而也可节省部分运作电力。
图5是根据本发明的另一范例实施例所示的存储器存储装置的示意图。
请参照图5，存储器存储装置50例如是固态硬盘(Solid State Drive,SSD)等同时包含可复写式非易失性存储器模块506与易失性存储器508的存储器存储装置。存储器存储装置50可以与一主机系统一起使用，而主机系统可将数据写入至存储器存储装置50或从存储器存储装置50中读取数据。所提及的主机系统为可实质地与存储器存储装置50配合以存储数据的任意系统，例如，台式电脑、笔记本电脑、数码相机、摄影机、通信装置、音频播放器、视频播放器或平板电脑等。
存储器存储装置50包括连接接口单元502、存储器控制电路单元504、可复写式非易失性存储器模块506及易失性存储器508。连接接口单元502用于将存储器存储装置50连接至主机系统。在本范例实施例中，连接接口单元502是相容于串行先进附件(SerialAdvanced Technology Attachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元502也可以是符合并行先进附件(Parallel Advanced TechnologyAttachment,PATA)标准、高速周边零件连接接口(Peripheral Component InterconnectExpress,PCI Express)标准、通用串行总线(Universal Serial Bus,USB)标准或其他适合的标准。连接接口单元502可与存储器控制电路单元504封装在一个芯片中，或者连接接口单元502也可以是布设于一包含存储器控制电路单元504的芯片外。
存储器控制电路单元504用以根据主机系统的指令在可复写式非易失性存储器模块506中进行数据的写入、读取与抹除等运作。可复写式非易失性存储器模块506是连接至存储器控制电路单元504并且用以存储主机系统所写入的数据。可复写式非易失性存储器模块506可以是单阶记忆胞(Single Level Cell,SLC)NAND型快闪存储器模块(即，一个记忆胞中可存储1个位元的快闪存储器模块)、多阶记忆胞(Multi Level Cell,MLC)NAND型快闪存储器模块(即，一个记忆胞中可存储2个位元的快闪存储器模块)、复数阶记忆胞(Triple Level Cell，TLC)NAND型快闪存储器模块(即，一个记忆胞中可存储3个位元的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。
在本范例实施例中，存储器控制电路单元504也具有与图1至图4的范例实施例所提及的存储器控制电路单元11相同或相似的功能和/或电子电路结构，并且易失性存储器508相同或相似于图1的范例实施例所提及的易失性存储器12。因此，关于存储器控制电路单元504与易失性存储器508的说明请参照图1至图4的范例实施例即可，在此便不赘述。
值得一提的是，图2B、图3及图4所示的电子电路结构仅为部分范例实施例中参考电压产生器21、电压检测电路211、分压电路212及电压输出电路213的示意图，而非用以限定本发明。在部分未提及的应用中，更多的电子元件可以被加入至参考电压产生器21、电压检测电路211、分压电路212及电压输出电路213的任一个中，以提供额外的功能。此外，在部分未提及的应用中，参考电压产生器21、电压检测电路211、分压电路212及电压输出电路213的任一个的电路布局和/或元件连接关系也可以被适当地改变，以符合实务上的需求。
图6是根据本发明的一范例实施例所示的参考电压产生方法的流程图。此参考电压产生方法可适用于图1或图5的范例实施例所提及的存储器存储装置。以下将以图1的存储器存储装置10搭配图6来进行说明。
请参照图1与图6，在步骤S601中，通过存储器接口113的连接接口1131检测存储器控制器112的阻抗特性并通过存储器接口113的连接接口1132检测易失性存储器12的阻抗特性。在步骤S602中，根据步骤S601的检测结果产生内部参考电压(例如，图2A的内部参考电压VREFDQ)，其中此内部参考电压的电压值正相关于存储器控制器112的供应电压(例如，图2A的供应电压VDDQ)的电压值。然后，在步骤S603中，根据此内部参考电压来解析存储器接口113接收的数据信号(例如，图2A的数据信号201)。例如，在解析来自于易失性存储器12的数据信号时，存储器接口113的时脉信号的上升缘与下降缘可用于取样此数据信号。
然而，图6中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图6中各步骤可以实作为多个程式码或是电路，本发明不加以限制。此外，图6的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。
综上所述，本发明可检测当前存储器控制器与易失性存储器的阻抗特性来动态地在存储器接口中产生用于存取易失性存储器的内部参考电压。由于此内部参考电压是参考当前的使用环境的阻抗特性而产生，存储器控制器和/或易失性存储器的阻抗元件的制程误差对于此内部参考电压的影响可被减少。此外，本发明也不需要通过芯片内终结阻抗元件的理想阻抗值与离线芯片驱动阻抗元件的理想阻抗值来计算并修正内部参考电压。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (29)
1.一种存储器控制电路单元，其特征在于，用于控制易失性存储器，所述存储器控制电路单元包括：
处理器核心；
存储器控制器，连接至所述处理器核心；以及
存储器接口，连接至所述存储器控制器与所述易失性存储器，
其中所述存储器接口用以检测所述存储器控制器的第一阻抗特性、检测所述易失性存储器的第二阻抗特性并根据检测结果产生内部参考电压，
其中所述内部参考电压的电压值正相关于所述存储器控制器的供应电压的电压值，且所述内部参考电压用以解析所述存储器接口接收的数据信号，
其中所述供应电压的所述电压值低于或等于1.2伏特，且所述内部参考电压的所述电压值不等于所述供应电压的所述电压值的0.5倍。
2.根据权利要求1所述的存储器控制电路单元，其特征在于，所述存储器接口包括：
第一连接接口，用以连接至所述存储器控制器；
第二连接接口，用以连接至所述易失性存储器；以及
参考电压产生器，连接至所述第一连接接口与所述第二连接接口，
其中所述参考电压产生器用以通过所述第一连接接口检测所述存储器控制器的所述第一阻抗特性、通过所述第二连接接口检测所述易失性存储器的所述第二阻抗特性并根据所述检测结果产生所述内部参考电压。
3.根据权利要求2所述的存储器控制电路单元，其特征在于，所述参考电压产生器包括：
电压检测电路，用以响应于所述第一阻抗特性与所述第二阻抗特性而检测芯片内终结阻抗元件的第一电压，
其中所述第一电压的电压值正相关于所述存储器控制器的所述供应电压的所述电压值。
4.根据权利要求3所述的存储器控制电路单元，其特征在于，所述参考电压产生器还包括：
分压电路，连接至所述电压检测电路并且用以对所述电压检测电路的输出端的第二电压执行分压操作；以及
电压输出电路，连接至所述分压电路并且用以响应于所述分压电路的输出端的第三电压而产生所述内部参考电压。
5.根据权利要求3所述的存储器控制电路单元，其特征在于，所述电压检测电路包括：
第一比较器，用以比较所述第一电压与第二电压并产生第一比较信号；
第一上/下计数器，连接至所述第一比较器并且用以根据所述第一比较信号产生第一计数信号；以及
第一分压器，连接至所述第一上/下计数器并且用以根据所述第一计数信号输出所述第二电压。
6.根据权利要求4所述的存储器控制电路单元，其特征在于，所述分压电路包括：
第一阻抗元件，其第一端连接所述存储器控制器的所述供应电压，其第二端连接所述电压输出电路的输入端；以及
第二阻抗元件，其第一端连接所述电压检测电路的所述输出端，其第二端连接所述第一阻抗元件的所述第二端。
7.根据权利要求4所述的存储器控制电路单元，其特征在于，所述电压输出电路包括：
第二比较器，用以比较所述第三电压与所述内部参考电压并产生第二比较信号；
第二上/下计数器，连接至所述第二比较器并且用以根据所述第二比较信号产生第二计数信号；以及
第二分压器，连接至所述第二上/下计数器并且用以根据所述第二计数信号产生所述内部参考电压。
8.根据权利要求4所述的存储器控制电路单元，其特征在于，所述参考电压产生器还包括：
存储器单元，连接至所述电压输出电路，
其中在产生所述内部参考电压之后，所述电压输出电路还用以将对应于所述内部参考电压的控制码存储于所述存储器单元并且根据所述控制码来产生所述内部参考电压。
9.根据权利要求4所述的存储器控制电路单元，其特征在于，在产生所述内部参考电压之后，所述电压输出电路中的一部分电子元件被禁能。
10.根据权利要求1所述的存储器控制电路单元，其特征在于，所述第一阻抗特性对应于所述存储器控制器的芯片内终结阻抗元件的阻抗特性，
其中所述第二阻抗特性对应于所述易失性存储器的离线芯片驱动阻抗元件的阻抗特性。
11.根据权利要求1所述的存储器控制电路单元，其特征在于，所述内部参考电压的所述电压值大于所述供应电压的所述电压值的0.6倍。
12.根据权利要求1所述的存储器控制电路单元，其特征在于，所述易失性存储器为第四代双倍数据率同步动态随机存取存储器。
13.一种存储器存储装置，其特征在于，包括：
连接接口单元，用以连接至主机系统；
可复写式非易失性存储器模块；
易失性存储器；以及
存储器控制电路单元，连接至所述连接接口单元、所述可复写式非易失性存储器模块及所述易失性存储器，
其中所述存储器控制电路单元包括存储器控制器，且所述存储器控制器连接至所述易失性存储器，
其中所述存储器控制电路单元用以检测存储器控制器的第一阻抗特性、检测所述易失性存储器的第二阻抗特性并根据检测结果产生内部参考电压，
其中所述内部参考电压的电压值正相关于所述存储器控制器的供应电压的电压值，且所述内部参考电压用以解析所述存储器控制电路单元接收的数据信号，
其中所述供应电压的所述电压值低于或等于1.2伏特，且所述内部参考电压的所述电压值不等于所述供应电压的所述电压值的0.5倍。
14.根据权利要求13所述的存储器存储装置，其特征在于，所述存储器控制电路单元包括存储器接口，其中所述存储器接口包括：
第一连接接口，用以连接至所述存储器控制器；
第二连接接口，用以连接至所述易失性存储器；以及
参考电压产生器，连接至所述第一连接接口与所述第二连接接口，
其中所述参考电压产生器用以通过所述第一连接接口检测所述存储器控制器的所述第一阻抗特性、通过所述第二连接接口检测所述易失性存储器的所述第二阻抗特性并根据所述检测结果产生所述内部参考电压。
15.根据权利要求14所述的存储器存储装置，其特征在于，所述参考电压产生器包括：
电压检测电路，用以响应于所述第一阻抗特性与所述第二阻抗特性而检测芯片内终结阻抗元件的第一电压，
其中所述第一电压的电压值正相关于所述存储器控制器的所述供应电压的所述电压值。
16.根据权利要求15所述的存储器存储装置，其特征在于，所述参考电压产生器还包括：
分压电路，连接至所述电压检测电路并且用以对所述电压检测电路的输出端的第二电压执行分压操作；以及
电压输出电路，连接至所述分压电路并且用以响应于所述分压电路的输出端的第三电压而产生所述内部参考电压。
17.根据权利要求15所述的存储器存储装置，其特征在于，所述电压检测电路包括：
第一比较器，用以比较所述第一电压与第二电压并产生第一比较信号；
第一上/下计数器，连接至所述第一比较器并且用以根据所述第一比较信号产生第一计数信号；以及
第一分压器，连接至所述第一上/下计数器并且用以根据所述第一计数信号输出所述第二电压。
18.根据权利要求16所述的存储器存储装置，其特征在于，所述分压电路包括：
第一阻抗元件，其第一端连接所述存储器控制器的所述供应电压，其第二端连接所述电压输出电路的输入端；以及
第二阻抗元件，其第一端连接所述电压检测电路的所述输出端，其第二端连接所述第一阻抗元件的所述第二端。
19.根据权利要求16所述的存储器存储装置，其特征在于，所述电压输出电路包括：
第二比较器，用以比较所述第三电压与所述内部参考电压并产生第二比较信号；
第二上/下计数器，连接至所述第二比较器并且用以根据所述第二比较信号产生第二计数信号；以及
第二分压器，连接至所述第二上/下计数器并且用以根据所述第二计数信号产生所述内部参考电压。
20.根据权利要求16所述的存储器存储装置，其特征在于，所述参考电压产生器还包括：
存储器单元，连接至所述电压输出电路，
其中在产生所述内部参考电压之后，所述电压输出电路还用以将对应于所述内部参考电压的控制码存储于所述存储器单元并且根据所述控制码来产生所述内部参考电压。
21.根据权利要求16所述的存储器存储装置，其特征在于，在产生所述内部参考电压之后，所述电压输出电路中的一部分电子元件被禁能。
22.根据权利要求13所述的存储器存储装置，其特征在于，所述第一阻抗特性对应于所述存储器控制器的芯片内终结阻抗元件的阻抗特性，
其中所述第二阻抗特性对应于所述易失性存储器的离线芯片驱动阻抗元件的阻抗特性。
23.根据权利要求13所述的存储器存储装置，其特征在于，所述内部参考电压的所述电压值大于所述供应电压的所述电压值的0.6倍。
24.根据权利要求13所述的存储器存储装置，其特征在于，所述易失性存储器为第四代双倍数据率同步动态随机存取存储器。
25.一种参考电压产生方法，其特征在于，用于将存储器控制器连接至易失性存储器的存储器接口，所述参考电压产生方法包括：
通过所述存储器接口的第一连接接口检测所述存储器控制器的第一阻抗特性并通过所述存储器接口的第二连接接口检测所述易失性存储器的第二阻抗特性；
根据检测结果产生内部参考电压，其中所述内部参考电压的电压值正相关于所述存储器控制器的供应电压的电压值；以及
根据所述内部参考电压解析所述存储器接口接收的数据信号，
其中所述供应电压的所述电压值低于或等于1.2伏特，且所述内部参考电压的所述电压值不等于所述供应电压的所述电压值的0.5倍。
26.根据权利要求25所述的参考电压产生方法，其特征在于，根据所述内部参考电压解析所述存储器接口接收的所述数据信号的步骤包括：
基于时脉信号的上升缘与所述时脉信号的下降缘来取样所述数据信号。
27.根据权利要求25所述的参考电压产生方法，其特征在于，所述第一阻抗特性对应于所述存储器控制器的芯片内终结阻抗元件的阻抗特性，
其中所述第二阻抗特性对应于所述易失性存储器的离线芯片驱动阻抗元件的阻抗特性。
28.根据权利要求25所述的参考电压产生方法，其特征在于，所述内部参考电压的所述电压值大于所述供应电压的所述电压值的0.6倍。
29.根据权利要求25所述的参考电压产生方法，其特征在于，所述易失性存储器为第四代双倍数据率同步动态随机存取存储器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610482236.2A CN107545918B (zh) | 2016-06-27 | 2016-06-27 | 存储器控制电路单元与存储装置及参考电压产生方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610482236.2A CN107545918B (zh) | 2016-06-27 | 2016-06-27 | 存储器控制电路单元与存储装置及参考电压产生方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107545918A CN107545918A (zh) | 2018-01-05 |
| CN107545918B true CN107545918B (zh) | 2020-10-09 |
Family
ID=60961492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610482236.2A Active CN107545918B (zh) | 2016-06-27 | 2016-06-27 | 存储器控制电路单元与存储装置及参考电压产生方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107545918B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109087673A (zh) * | 2018-08-01 | 2018-12-25 | 灿芯半导体(上海)有限公司 | Ddr接口电路用自动调整参考电平vref的方法 |
| CN112712833A (zh) * | 2019-10-25 | 2021-04-27 | 长鑫存储技术(上海)有限公司 | 写操作电路、半导体存储器和写操作方法 |
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| CN103129151A (zh) * | 2011-11-30 | 2013-06-05 | 珠海天威技术开发有限公司 | 存储芯片及其数据通讯方法、耗材容器、成像设备 |
| US8681571B2 (en) * | 2010-06-15 | 2014-03-25 | International Business Machines Corporation | Training a memory controller and a memory device using multiple read and write operations |
| WO2014105537A1 (en) * | 2012-12-31 | 2014-07-03 | Sandisk Technologies Inc. | Nonvolatile memory and method with improved i/o interface |
-
2016
- 2016-06-27 CN CN201610482236.2A patent/CN107545918B/zh active Active
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| WO2014105537A1 (en) * | 2012-12-31 | 2014-07-03 | Sandisk Technologies Inc. | Nonvolatile memory and method with improved i/o interface |
Also Published As
| Publication number | Publication date |
|---|---|
| CN107545918A (zh) | 2018-01-05 |
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Legal Events
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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