CN107516536B - 存储器接口、控制电路单元、存储装置及时脉产生方法 - Google Patents

存储器接口、控制电路单元、存储装置及时脉产生方法 Download PDF

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Abstract

本发明涉及一种存储器接口、控制电路单元、存储装置及时脉产生方法。所述方法包括：从易失性存储器接收第一数据选取脉冲信号与第二数据选取脉冲信号，其中第一数据选取脉冲信号与第二数据选取脉冲信号为相互对应的差动信号；若第一数据选取脉冲信号的第一电压值与参考电压信号的参考电压值的相对关系符合预设条件，响应于第一数据选取脉冲信号与第二数据选取脉冲信号而产生时脉信号；以及基于时脉信号的上升缘与下降缘取样来自于所述易失性存储器的数据信号。借此，可增加取样来自于易失性存储器的数据信号的精确性。

Description

存储器接口、控制电路单元、存储装置及时脉产生方法
技术领域
本发明是有关于一种时脉产生技术，且特别是有关于一种存储器接口、存储器控制电路单元、存储器存储装置及时脉产生方法。
背景技术
数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储介质的需求也急速增加。由于可复写式非易失性存储器模块(例如，快速存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种便携式多媒体装置中。
随着易失性存储器的数据传输时脉频率逐渐提高，存储器接口也被要求要更加精确地对来自于易失性存储器的数据信号进行取样。一般来说，存储器接口会在来自于易失性存储器的数据选取脉冲信号(data strobe signal,DQS)中识别一个数据选取脉冲信号前导(DQS preamble)。在识别此数据选取脉冲信号前导之后，存储器接口可利用此数据选取脉冲信号来获得易失性存储器的数据信号的时脉。但是，随着易失性存储器的数据传输时脉频率逐渐提高，数据选取脉冲信号前导也越来越难被识别。
发明内容
本发明提供一种存储器接口、存储器控制电路单元、存储器存储装置及时脉产生方法，可增加取样来自于易失性存储器的数据信号的精确性。
本发明的一范例实施例提供一种存储器接口，其用于将存储器控制器连接至易失性存储器，所述存储器接口包括取样电路与时脉产生电路。所述取样电路用以连接至所述存储器控制器。所述时脉产生电路连接至所述取样电路、所述存储器控制器及所述易失性存储器，所述时脉产生电路用以从所述易失性存储器接收第一数据选取脉冲信号与第二数据选取脉冲信号，所述第一数据选取脉冲信号与所述第二数据选取脉冲信号为相互对应的差动信号，若所述第一数据选取脉冲信号的第一电压值与参考电压信号的参考电压值的相对关系符合预设条件，所述时脉产生电路还用以响应于所述第一数据选取脉冲信号与所述第二数据选取脉冲信号而产生时脉信号，所述取样电路用以基于所述时脉信号的上升缘与下降缘来取样来自于所述易失性存储器的数据信号。
本发明的另一范例实施例提供一种存储器控制电路单元，其用于控制易失性存储器，所述存储器控制电路单元包括处理器核心、存储器控制器及存储器接口。所述存储器控制器连接至所述处理器核心。所述存储器接口连接至所述存储器控制器与所述易失性存储器，所述存储器接口用以从所述易失性存储器接收第一数据选取脉冲信号与第二数据选取脉冲信号，其中所述第一数据选取脉冲信号与所述第二数据选取脉冲信号为相互对应的差动信号，若所述第一数据选取脉冲信号的第一电压值与参考电压信号的参考电压值的相对关系符合预设条件，所述存储器接口还用以响应于所述第一数据选取脉冲信号与所述第二数据选取脉冲信号而产生时脉信号，所述存储器接口还用以基于所述时脉信号的上升缘与下降缘来取样来自于所述易失性存储器的数据信号。
在本发明的一范例实施例中，所述存储器接口包括取样电路与时脉产生电路。所述取样电路用以接收所述数据信号与所述时脉信号并基于所述时脉信号的所述上升缘与所述时脉信号的所述下降缘来取样所述数据信号。所述时脉产生电路连接至所述取样电路并且用以接收所述第一数据选取脉冲信号与所述第二数据选取脉冲信号，若所述第一数据选取脉冲信号的所述第一电压值与所述参考电压信号的所述参考电压值的所述相对关系符合所述预设条件，所述时脉产生电路响应于所述第一数据选取脉冲信号与所述第二数据选取脉冲信号而产生所述时脉信号。
本发明的另一范例实施例提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块、易失性存储器及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述存储器控制电路单元连接至所述连接接口单元、所述可复写式非易失性存储器模块及所述易失性存储器，所述易失性存储器用以发送第一数据选取脉冲信号与第二数据选取脉冲信号，所述存储器控制电路单元用以接收所述第一数据选取脉冲信号与所述第二数据选取脉冲信号，所述第一数据选取脉冲信号与所述第二数据选取脉冲信号为相互对应的差动信号，若所述第一数据选取脉冲信号的第一电压值与参考电压信号的参考电压值的相对关系符合预设条件，所述存储器控制电路单元还用以响应于所述第一数据选取脉冲信号与所述第二数据选取脉冲信号而产生时脉信号，所述存储器接口还用以基于所述时脉信号的上升缘与下降缘来取样来自于所述易失性存储器的数据信号。
在本发明的一范例实施例中，所述存储器控制电路单元包括存储器接口。所述存储器接口包括取样电路与时脉产生电路。所述取样电路用以接收所述数据信号与所述时脉信号并基于所述时脉信号的所述上升缘与所述时脉信号的所述下降缘来取样所述数据信号。所述时脉产生电路连接至所述取样电路并且用以接收所述第一数据选取脉冲信号与所述第二数据选取脉冲信号，若所述第一数据选取脉冲信号的所述第一电压值与所述参考电压信号的所述参考电压值的所述相对关系符合所述预设条件，所述时脉产生电路响应于所述第一数据选取脉冲信号与所述第二数据选取脉冲信号而产生所述时脉信号。
在本发明的一范例实施例中，所述时脉产生电路包括控制电路与时脉输出电路。所述控制电路用以接收所述第一数据选取脉冲信号与所述参考电压信号并且若所述第一数据选取脉冲信号的所述第一电压值与所述参考电压信号的所述参考电压值的所述相对关系符合所述预设条件，产生控制信号。所述时脉输出电路连接所述控制电路并且用以接收所述第一数据选取脉冲信号、所述第二数据选取脉冲信号及所述控制信号，所述时脉输出电路还用以响应于所述第一数据选取脉冲信号、所述第二数据选取脉冲信号及所述控制信号而输出所述时脉信号。
在本发明的一范例实施例中，所述控制电路包括比较器与状态机电路。所述比较器用以比较所述第一数据选取脉冲信号的所述第一电压值与所述参考电压信号的所述参考电压值并输出比较信号。所述状态机电路连接至所述比较器并且用以根据所述比较信号输出所述控制信号。
在本发明的一范例实施例中，所述控制电路还包括接收致能电路，其连接至所述比较器，所述接收致能电路用以从所述存储器控制器接收读取控制信号并响应于所述读取控制信号而输出接收致能信号，所述比较器响应于所述接收致能信号而比较所述第一数据选取脉冲信号的所述第一电压值与所述参考电压信号的所述参考电压值。
在本发明的一范例实施例中，所述接收致能电路还用以响应于所述读取控制信号而将所述第一数据选取脉冲信号的所述第一电压值调整至预设电压值，所述预设电压值与所述参考电压信号的所述参考电压值的相对关系不符合所述预设条件。
在本发明的一范例实施例中，所述时脉输出电路包括差动放大器，其用以响应于所述控制信号而对所述第一数据选取脉冲信号与所述第二数据选取脉冲信号执行差动放大操作。
在本发明的一范例实施例中，所述时脉输出电路还包括延迟线电路，其连接至所述差动放大器并且用以延迟所述差动放大器的输出信号并输出所述时脉信号，所述时脉信号与所述数据信号相差1/4个时脉周期。
在本发明的一范例实施例中，所述控制电路还包括重置电路，其连接至所述状态机电路与所述时脉输出电路并且用以计数对应于所述时脉信号的计数值，若所述计数值符合计数条件，所述重置电路还用以产生重置信号，所述状态机电路还用以响应于所述重置信号而停止输出所述控制信号。
在本发明的一范例实施例中，所述控制信号是在于所述第一数据选取脉冲信号处于前导状态的期间内被产生，在所述第一数据选取脉冲信号处于所述前导状态的期间内，所述第一数据选取脉冲信号的所述第一电压值与所述参考电压信号的所述参考电压值的所述相对关系符合所述预设条件。
本发明的另一范例实施例提供一种时脉产生方法，其用于将存储器控制器连接至易失性存储器的存储器接口，所述时脉产生方法包括：从所述易失性存储器接收第一数据选取脉冲信号与第二数据选取脉冲信号，其中所述第一数据选取脉冲信号与所述第二数据选取脉冲信号为相互对应的差动信号；若所述第一数据选取脉冲信号的第一电压值与参考电压信号的参考电压值的相对关系符合预设条件，响应于所述第一数据选取脉冲信号与所述第二数据选取脉冲信号而产生时脉信号；以及基于所述时脉信号的上升缘与下降缘来取样来自于所述易失性存储器的数据信号。
基于上述，本发明可基于来自于易失性存储器的数据选取脉冲信号的电压值与参考电压信号的参考电压值的相对关系是否符合预设条件，来决定利用成对的数据选取脉冲信号产生时脉信号的时间点。然后，所产生的时脉信号即可用来对来自于易失性存储器的数据信号进行取样。借此，可增加取样来自于易失性存储器的数据信号的精确性。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是根据本发明的一范例实施例所示出的存储器存储装置的示意图；
图2是根据本发明的一范例实施例所示出的存储器接口的示意图；
图3是根据本发明一范例实施例所示出的时脉产生电路的示意图；
图4是根据本发明的一范例实施例所示出的信号时序图；
图5是根据本发明的另一范例实施例所示出的存储器存储装置的示意图；
图6是根据本发明的一范例实施例所示出的时脉产生方法的流程图。
附图标记说明：
10：存储器存储装置；
11：存储器控制电路单元；
111：处理器核心；
112：存储器控制器；
113：存储器接口；
12：易失性存储器；
21：时脉产生电路；
22取样电路；
31：控制电路；
311：接收致能电路；
312：芯片内终结电阻；
313：比较器；
314：状态机电路；
315：重置电路；
32：时脉输出电路；321：差动放大器；
322：延迟线电路；
502：连接接口单元；
504：存储器控制电路单元；
506：可复写式非易失性存储器模块；
508：易失性存储器；
S601：步骤(从易失性存储器接收第一数据选取脉冲信号与第二数据选取脉冲信号)；
S602：步骤(判断第一数据选取脉冲信号的第一电压值与参考电压信号的参考电压值的相对关系是否符合预设条件)；
S603：步骤(响应于第一数据选取脉冲信号与第二数据选取脉冲信号而产生时脉信号)；
S604：步骤(基于所述时脉信号的上升缘与下降缘来取样来自于易失性存储器的数据信号)。
具体实施方式
以下提出多个范例实施例来说明本发明，然而本发明不仅限于所例示的多个范例实施例。又范例实施例之间也允许有适当的结合。在本案说明书全文(包括权利要求书)中所使用的“连接”一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置连接于第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以通过其他装置或某种连接手段而间接地连接至该第二装置。此外，“信号”一词可指至少一电流、电压、电荷、温度、数据、或任何其他一或多个信号。
图1是根据本发明的一范例实施例所示出的存储器存储装置的示意图。
请参照图1，存储器存储装置10包括存储器控制电路单元11与易失性存储器12。存储器控制电路单元11可以是封装为一个芯片或由布设于至少一电路板上的电子电路组成。在本范例实施例中，易失性存储器12可以是第一代双倍数据速率同步动态随机存取存储器(Double Data Rate SynchronousDynamic Random Access Memory,DDR SDRAM)、第二代双倍数据速率同步动态随机存取存储器(DDR 2SDRAM)、第三代双倍数据速率同步动态随机存取存储器(DDR 3SDRAM)或第四代双倍数据速率同步动态随机存取存储器(DDR 4SDRAM)等各种类型的易失性存储器。此外，易失性存储器12的总数可以是一或多个。
在本范例实施例中，存储器控制电路单元11与易失性存储器12被安装于存储器存储装置10中的同一个电路板上。存储器控制电路单元11支援对于易失性存储器12的数据存取操作。在一范例实施例中，存储器控制电路单元11被视为易失性存储器12的控制芯片，而易失性存储器12被视为存储器控制电路单元11的快取(cache)存储器或缓冲(buffer)存储器。
存储器控制电路单元11包括处理器核心111、存储器控制器112及存储器接口113。存储器控制器112连接至处理器核心111与存储器接口113。处理器核心111用于控制存储器控制电路单元11或存储器存储装置10的整体运作。例如，处理器核心111可以包括单核心或多核心的中央处理器(CentralProcessing Unit,CPU)或微处理器等处理芯片。
存储器控制器112作为处理器核心111与易失性存储器12之间的沟通桥梁并专用于控制易失性存储器12。在一范例实施例中，存储器控制器112也称为动态随机存取存储器控制器(DRAM controller)。
存储器接口113用以将存储器控制器112连接至易失性存储器12。当处理器核心111欲从易失性存储器12中读取数据或存储数据至易失性存储器12中时，存储器控制器112会通过存储器接口113发送相应的指令序列给易失性存储器12。当易失性存储器12接收到此指令序列时，易失性存储器12会存储对应于此指令序列的写入数据或者通过存储器接口113回传对应于此指令序列的读取数据给存储器控制器112。此外，在存储器接口113中，写入数据或读取数据是以数据信号的形式传输。例如，数据信号可用来传输包括比特“1”与比特“0”的比特数据。
图2是根据本发明的一范例实施例所示出的存储器接口的示意图。
请参照图2，存储器接口113包括时脉产生电路21与取样电路22，其中时脉产生电路21连接至取样电路22。当处理器核心111(或存储器控制器112)欲从易失性存储器12中读取数据时，易失性存储器12会发送数据选取脉冲(data strobe)信号DQS与数据选取脉冲信号DQSB至存储器控制器112，其中数据选取脉冲信号DQS与数据选取脉冲信号DQSB为相互对应的差动信号。例如，数据选取脉冲信号DQS与数据选取脉冲信号DQSB的振幅相同且相位相反(例如，数据选取脉冲信号DQS与数据选取脉冲信号DQSB的相位相差180度)。时脉产生电路21会从易失性存储器12接收数据选取脉冲信号DQS与数据选取脉冲信号DQSB。例如，数据选取脉冲信号DQS与数据选取脉冲信号DQSB分别是通过存储器接口113中的数据选取脉冲接脚(DQS pins)来传输。
时脉产生电路21会判断数据选取脉冲信号DQS与数据选取脉冲信号DQSB中的第一数据选取脉冲信号的电压值(也称为第一电压值)与参考电压信号的电压值(也称为参考电压值)的相对关系是否符合预设条件。若判定第一数据选取脉冲信号的第一电压值与参考电压信号的电压值的相对关系符合预设条件，时脉产生电路21会响应于第一数据选取脉冲信号与第二数据选取脉冲信号而产生时脉信号CLK。然后，取样电路22会接收时脉信号CLK与来自易失性存储器12的数据信号Data并且基于时脉信号CLK来取样数据信号Data。例如，数据信号Data是通过存储器接口113中的数据接脚(DQ pins)来传输。以易失性存储器12为任一类型的双倍数据速率同步动态随机存取存储器为例，时脉信号CLK的上升缘与下降缘皆会被用来取样数据信号Data。通过取样数据信号Data，取样电路22会输出比特数据Bit给存储器控制器112。
在一范例实施例中，判断第一数据选取脉冲信号的第一电压值与参考电压信号的参考电压值的相对关系是否符合预设条件的操作，是用来检测第一数据选取脉冲信号是否处于前导(preamble)状态，其中此前导状态也称为数据选取脉冲信号前导(DQS preamble)状态。若第一数据选取脉冲信号的第一电压值与参考电压信号的参考电压值的相对关系符合预设条件，时脉产生电路21会判定第一数据选取脉冲信号已处于前导状态。反之，若第一数据选取脉冲信号的第一电压值与参考电压信号的参考电压值的相对关系不符合预设条件，时脉产生电路21会判定第一数据选取脉冲信号尚未处于前导状态。时脉产生电路21会等到第一数据选取脉冲信号进入前导状态之后，才会产生时脉信号CLK。
为了说明方便，在以下范例实施例中，将数据选取脉冲信号DQS作为第一数据选取脉冲信号，并且将数据选取脉冲信号DQSB作为第二数据选取脉冲信号。然而，在另一范例实施例中，第一数据选取脉冲信号也可以是指数据选取脉冲信号DQSB，并且第二数据选取脉冲信号也可以是指数据选取脉冲信号DQS。
图3是根据本发明一范例实施例所示出的时脉产生电路的示意图。
请参照图3，时脉产生电路21包括控制电路31与时脉输出电路32，其中控制电路31连接至时脉输出电路32。控制电路31用以接收数据选取脉冲信号DQS与参考电压信号VREFRXA，其中参考电压信号VREFRXA可以是由时脉产生电路21内部的一参考电压产生器(未示出)产生，或者从时脉产生电路21外部接收。控制电路31会判断数据选取脉冲信号DQS的电压值与参考电压信号VREFRXA的电压值的相对关系是否符合预设条件。若数据选取脉冲信号DQS的电压值与参考电压信号VREFRXA的电压值的相对关系符合预设条件，控制电路31会产生控制信号CT。时脉输出电路32用以接收数据选取脉冲信号DQS、数据选取脉冲信号DQSB及控制信号CT并且响应于数据选取脉冲信号DQS、数据选取脉冲信号DQSB及控制信号CT而输出时脉信号CLK。
具体来看，控制电路31包括比较器313与状态机电路314，其中比较器313连接至状态机电路314。比较器313用以比较数据选取脉冲信号DQS的电压值与参考电压信号VREFRXA的电压值并根据比较结果输出比较信号CS。状态机电路314用以接收来自于比较器313的比较信号CS并根据比较信号CS输出控制信号CT。例如，若比较信号CS是对应于数据选取脉冲信号DQS的电压值与参考电压信号的电压值的相对关系符合预设条件的比较结果(例如，比较信号CS为逻辑高)，则状态机电路314会输出控制信号CT。反之，若比较信号CS是对应于数据选取脉冲信号DQS的电压值与参考电压信号的电压值的相对关系不符合预设条件的比较结果(例如，比较信号CS为逻辑低)，则状态机电路314不会输出控制信号CT。
在一范例实施例中，控制电路31还包括接收致能电路311，其连接至比较器313。当处理器核心111(或存储器控制器112)欲从易失性存储器12中读取数据时，接收致能电路311会从存储器控制器112接收读取控制信号RD。读取控制信号RD用于指示存储器接口113准备接收来自于易失性存储器12的数据。响应于读取控制信号RD，接收致能电路311会输出接收致能信号EN_RX。比较器313会接收接收致能信号EN_RX并且响应于接收致能信号EN_RX而开始比较数据选取脉冲信号DQS的电压值与参考电压信号VREFRXA的电压值。反之，若未接收到接收致能信号EN_RX，比较器313(或控制电路31)不会执行比较数据选取脉冲信号DQS的电压值与参考电压信号VREFRXA的电压值的操作，并且处于较为省电的闲置/待命状态。
在一范例实施例中，响应于读取控制信号RD，接收致能电路311还会将数据选取脉冲信号DQS的电压值调整至一个预设电压值，其中此预设电压值与参考电压信号VREFRXA的电压值的相对关系不符合预设条件。如图3所示，接收致能电路311可以发送一个阻抗致能信号EN_ODT至芯片内终结(on-die termination)电阻312，其中芯片内终结电阻312位于存储器接口113内并且连接至数据选取脉冲信号DQS与数据选取脉冲信号DQSB的信号路径。响应于阻抗致能信号EN_ODT，芯片内终结电阻312会被启动并且通过调整数据选取脉冲信号DQS与数据选取脉冲信号DQSB的信号路径上的阻抗来将数据选取脉冲信号DQS的电压值调整至此预设电压值。
时脉输出电路32包括差动放大器(differential amplifier)321与延迟线电路322，其中差动放大器321连接至状态机电路314与延迟线电路322。差动放大器321用以接收控制信号CT、数据选取脉冲信号DQS及数据选取脉冲信号DQSB并且响应于控制信号CT而对数据选取脉冲信号DQS与数据选取脉冲信号DQSB执行差动放大操作。然而，若未接收到控制信号CT，差动放大器321不会对数据选取脉冲信号DQS与数据选取脉冲信号DQSB执行此差动放大操作，并且处于较为省电的闲置/待命状态。
延迟线电路322用以延迟差动放大器321的输出信号并输出时脉信号CLK。例如，延迟线电路322包括至少一延迟单元(未示出)，其中每一个延迟单元可以是一个正向延迟单元或一个反向延迟单元。请同时参照图2与图3，由于数据选取脉冲信号DQS(或数据选取脉冲信号DQSB)的时脉与来自于易失性存储器12的数据信号Data的时脉是相同或相近的(例如，数据选取脉冲信号DQS的一个脉冲边缘会对齐数据信号Data的一个脉冲边缘)，通过延迟线电路322的延迟，时脉信号CLK会与数据信号Data相差约1/4个时脉周期(例如，时脉信号CLK会与数据信号Data的相位相差约90度)。借此，数据信号Data可以基于时脉信号CLK而被取样。
在一范例实施例中，控制电路31还包括重置电路315，其连接至状态机电路314与延迟线电路322。重置电路315用以计数对应于时脉信号CLK的一个计数值并且判断此计数值是否符合一计数条件。以易失性存储器12为双倍数据速率同步动态随机存取存储器为例，时脉信号CLK的上升缘与下降缘皆会被用来取样数据信号Data。因此，在延迟线电路322输出时脉信号CLK之后，重置电路315会计算经过了时脉信号CLK中的几个脉冲边缘。若一次对于易失性存储器12的数据读取操作是用于读取n个比特的比特数据，当经过时脉信号CLK中的m个脉冲边缘(包含上升缘与下降缘)时，重置电路315会设定此计数值为m。当m等于n时，重置电路315会判定此计数值符合此计数条件。例如，n可以是4、8或16等。换言之，若此计数值符合此计数条件(例如，m＝n)，表示用于一次的数据读取操作的时脉信号CLK已被完整地输出。因此，若此计数值符合此计数条件，重置电路315会产生重置信号RES。当状态机电路314接收到重置信号RES时，状态机电路314会响应于重置信号RES而停止输出控制信号CT，使得差动放大器321(或时脉输出电路32)回复到闲置/待命状态。在闲置/待命状态下，时脉输出电路32不会输出时脉信号CLK。
图4是根据本发明的一范例实施例所示出的信号时序图。
请参照图4，一开始数据选取脉冲信号DQS与数据选取脉冲信号DQSB皆处于未知(unknown)状态。当读取控制信号RD被上拉时，阻抗致能信号EN_ODT会被上拉，使得数据选取脉冲信号DQS与数据选取脉冲信号DQSB的电压值同步被调整至预设电压值Vpre。同时，响应于读取控制信号RD被上拉，接收致能信号EN_RX也会被上拉，以开始检测数据选取脉冲信号DQS是否进入前导状态。
如图4所示，假设参考电压信号VREFRXA的电压值为参考电压值Vref，其中预设电压值Vpre高于参考电压值Vref。在数据选取脉冲信号DQS进入前导状态之前，由于数据选取脉冲信号DQS的电压值(即预设电压值Vpre)高于参考电压信号VREFRXA的电压值(即参考电压值Vref)，控制信号CT持续被下拉(即控制信号CT不被输出)。在数据选取脉冲信号DQS进入前导状态之后，由于数据选取脉冲信号DQS的电压值被下拉至低于参考电压值Vref，控制信号CT会在数据选取脉冲信号DQS处于前导状态的期间内被产生(例如，上拉)。响应于控制信号CT上拉，时脉信号CLK也会被产生。然后，若用于一次的数据读取操作的时脉信号CLK被完整地输出，重置信号RES会被上拉，使得控制信号CT被下拉。
在本范例实施例中，预设电压值Vpre与参考电压值Vref都是基于存储器控制器112的供应电压VDDQ的电压值来进行设定。例如，预设电压值Vpre可(约略地)被设定为存储器控制器112的供应电压VDDQ的电压值的一半(即Vpre＝0.5×VDDQ)，而参考电压值Vref可(约略地)被设定为供应电压VDDQ的电压值的0.3倍(即Vref＝0.3×VDDQ)。然而，在另一范例实施例中，预设电压值Vpre与参考电压值Vref皆可以被提高或降低。
值得一提的是，在图4的另一范例实施例中，若第一数据选取脉冲信号是指数据选取脉冲信号DQSB并且第二数据选取脉冲信号是指数据选取脉冲信号DQS，参考电压信号VREFRXA的电压值会被设为参考电压值Vref’。例如，参考电压值Vref’可(约略地)被设定为供应电压VDDQ的电压值的0.7倍(即Vref’＝0.7×VDDQ)。在数据选取脉冲信号DQSB进入前导状态之前，由于数据选取脉冲信号DQSB的电压值(即预设电压值Vpre)低于参考电压信号VREFRXA的电压值(即参考电压值Vref’)，控制信号CT持续被下拉。在数据选取脉冲信号DQSB进入前导状态之后，由于数据选取脉冲信号DQSB的电压值被上拉至高于参考电压值Vref’(例如，数据选取脉冲信号DQSB的电压值被上拉至接近供应电压VDDQ的电压值)，控制信号CT会在数据选取脉冲信号DQSB处于前导状态的期间内被产生(例如，上拉)。
换言之，若第一数据选取脉冲信号是指数据选取脉冲信号DQS，第一数据选取脉冲信号的第一电压值与参考电压信号的参考电压值的相对关系符合预设条件是指第一数据选取脉冲信号的第一电压值低于参考电压信号的参考电压值；而第一数据选取脉冲信号的第一电压值与参考电压信号的参考电压值的相对关系不符合预设条件是指第一数据选取脉冲信号的第一电压值不低于(或高于)参考电压信号的参考电压值。此外，若第一数据选取脉冲信号是指数据选取脉冲信号DQSB，则第一数据选取脉冲信号的第一电压值与参考电压信号的参考电压值的相对关系符合预设条件是指第一数据选取脉冲信号的第一电压值高于参考电压信号的参考电压值；而第一数据选取脉冲信号的第一电压值与参考电压信号的参考电压值的相对关系不符合预设条件是指第一数据选取脉冲信号的第一电压值不高于(或低于)参考电压信号的参考电压值。
图5是根据本发明的另一范例实施例所示出的存储器存储装置的示意图。
请参照图5，存储器存储装置例如是固态硬盘(Solid State Drive,SSD)等同时包含可复写式非易失性存储器模块506与易失性存储器508的存储器存储装置。存储器存储装置可以与一主机系统一起使用，而主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。例如，所提及的主机系统为可实质地与存储器存储装置配合以存储数据的任意系统，例如，台式电脑、笔记本电脑、数码相机、摄像机、通讯装置、音频播放器、视频播放器或平板电脑等。
存储器存储装置包括连接接口单元502、存储器控制电路单元504、可复写式非易失性存储器模块506及易失性存储器508。连接接口单元502用于将存储器存储装置连接至主机系统。在本范例实施例中，连接接口单元502是相容于序列先进附件(Serial AdvancedTechnology Attachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元502也可以是符合并列先进附件(Parallel Advanced Technology Attachment,PATA)标准、高速周边零件连接接口(Peripheral Component Interconnect Express,PCIExpress)标准、通用串行总线(Universal Serial Bus,USB)标准或其他适合的标准。连接接口单元502可与存储器控制电路单元504封装在一个芯片中，或者连接接口单元502也可以是布设于一包含存储器控制电路单元504的芯片外。
存储器控制电路单元504用以根据主机系统的指令在可复写式非易失性存储器模块506中进行数据的写入、读取与抹除等运作。可复写式非易失性存储器模块506是连接至存储器控制电路单元504并且用以存储主机系统所写入的数据。可复写式非易失性存储器模块506可以是单阶存储单元(SingleLevel Cell,SLC)NAND型快速存储器模块(即，一个存储单元中可存储1个比特的快速存储器模块)、多阶存储单元(Multi Level Cell,MLC)NAND型快速存储器模块(即，一个存储单元中可存储2个比特的快速存储器模块)、复数阶存储单元(Triple Level Cell，TLC)NAND型快速存储器模块(即，一个存储单元中可存储3个比特的快速存储器模块)、其他快速存储器模块或其他具有相同特性的存储器模块。
在本范例实施例中，存储器控制电路单元504也具有与图1至图4的范例实施例所提及的存储器控制电路单元11相同或相似的功能及/或电子电路结构，并且易失性存储器508相同或相似于图1的范例实施例所提及的易失性存储器12。因此，关于存储器控制电路单元504与易失性存储器508的说明请参照图1至图4的范例实施例即可，在此便不赘述。
值得一提的是，图3所示出的电子电路结构仅为部分范例实施例中控制电路31与时脉输出电路32的示意图，而非用以限定本发明。在部分未提及的应用中，更多的电子元件可以被加入至控制电路31与时脉输出电路32的任一者中，以提供额外的功能。此外，在部分未提及的应用中，控制电路31与时脉输出电路32的任一者的电路布局及/或元件连接关系也可以被适当地改变，以符合实务上的需求。
图6是根据本发明的一范例实施例所示出的时脉产生方法的流程图。此时脉产生方法可适用于图1或图5的范例实施例所提及的存储器存储装置。以下将以图1、图2搭配图6来进行说明。
请参照图1、图2及图6，在步骤S601中，时脉产生电路21从易失性存储器12接收第一数据选取脉冲信号(例如，数据选取脉冲信号DQS)与第二数据选取脉冲信号(例如，数据选取脉冲信号DQSB)。在步骤S602中，判断第一数据选取脉冲信号的第一电压值与参考电压信号的参考电压值的相对关系是否符合预设条件。例如，在一范例实施例中，第一数据选取脉冲信号是指数据选取脉冲信号DQS，则在步骤S602中，可判断数据选取脉冲信号DQS的电压值是否低于此参考电压值；若是，可判定第一数据选取脉冲信号的第一电压值与参考电压信号的参考电压值的相对关系符合预设条件；若否，可判定第一数据选取脉冲信号的第一电压值与参考电压信号的参考电压值的相对关系不符合预设条件。或者，在另一范例实施例中，第一数据选取脉冲信号是指数据选取脉冲信号DQSB，则在步骤S602中，可判断数据选取脉冲信号DQSB的电压值是否高于此参考电压值；若是，可判定第一数据选取脉冲信号的第一电压值与参考电压信号的参考电压值的相对关系符合预设条件；若否，可判定第一数据选取脉冲信号的第一电压值与参考电压信号的参考电压值的相对关系不符合预设条件。
若步骤S602的判断结果为“是”，在步骤S603中，时脉产生电路21响应于第一数据选取脉冲信号与第二数据选取脉冲信号而产生时脉信号CLK。在步骤S604中，取样电路22基于时脉信号CLK的上升缘与下降缘来取样来自于易失性存储器12的数据信号Data。此外，若步骤S602的判断结果为“否”，步骤S602可重复被执行，直到判定第一数据选取脉冲信号的第一电压值与参考电压信号的参考电压值的相对关系符合预设条件为止。
然而，图6中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图6中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图6的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。
综上所述，本发明可基于来自于易失性存储器的数据选取脉冲信号的电压值与参考电压信号的参考电压值的相对关系是否符合预设条件，来判断数据选取脉冲信号是否已进入前导状态。若数据选取脉冲信号已进入前导状态，即可利用成对的数据选取脉冲信号产生时脉信号。然后，所产生的时脉信号即可用来对来自于易失性存储器的数据信号进行取样。借此，可增加取样来自于易失性存储器的数据信号的精确性。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (30)

1.一种存储器接口，其特征在于，用于将存储器控制器连接至易失性存储器，该存储器接口包括：
取样电路，用以连接至该存储器控制器；以及
时脉产生电路，连接至该取样电路、该存储器控制器及该易失性存储器，
其中该时脉产生电路用以从该易失性存储器接收第一数据选取脉冲信号与第二数据选取脉冲信号，其中该第一数据选取脉冲信号与该第二数据选取脉冲信号为相互对应的差动信号，
其中若该第一数据选取脉冲信号的第一电压值与参考电压信号的参考电压值的相对关系符合预设条件，该时脉产生电路还用以响应于该第一数据选取脉冲信号与该第二数据选取脉冲信号而产生时脉信号，
其中该取样电路用以基于该时脉信号的上升缘与下降缘来取样来自于该易失性存储器的数据信号。
2.根据权利要求1所述的存储器接口，其中该时脉产生电路包括：
控制电路，用以接收该第一数据选取脉冲信号与该参考电压信号并且若该第一数据选取脉冲信号的该第一电压值与该参考电压信号的该参考电压值的该相对关系符合该预设条件，产生控制信号；以及
时脉输出电路，连接该控制电路并且用以接收该第一数据选取脉冲信号、该第二数据选取脉冲信号及该控制信号，
其中该时脉输出电路还用以响应于该第一数据选取脉冲信号、该第二数据选取脉冲信号及该控制信号而输出该时脉信号。
3.根据权利要求2所述的存储器接口，其中该控制电路包括：
比较器，用以比较该第一数据选取脉冲信号的该第一电压值与该参考电压信号的该参考电压值并输出比较信号；以及
状态机电路，连接至该比较器并且用以根据该比较信号输出该控制信号。
4.根据权利要求3所述的存储器接口，其中该控制电路还包括：
接收致能电路，连接至该比较器，
其中该接收致能电路用以从该存储器控制器接收读取控制信号并响应于该读取控制信号而输出接收致能信号，
其中该比较器响应于该接收致能信号而比较该第一数据选取脉冲信号的该第一电压值与该参考电压信号的该参考电压值。
5.根据权利要求4所述的存储器接口，其中该接收致能电路还用以响应于该读取控制信号而将该第一数据选取脉冲信号的该第一电压值调整至预设电压值，
其中该预设电压值与该参考电压信号的该参考电压值的相对关系不符合该预设条件。
6.根据权利要求2所述的存储器接口，其中该时脉输出电路包括：
差动放大器，用以响应于该控制信号而对该第一数据选取脉冲信号与该第二数据选取脉冲信号执行差动放大操作。
7.根据权利要求6所述的存储器接口，其中该时脉输出电路还包括：
延迟线电路，连接至该差动放大器并且用以延迟该差动放大器的输出信号并输出该时脉信号，
其中该时脉信号与该数据信号相差1/4个时脉周期。
8.根据权利要求3所述的存储器接口，其中该控制电路还包括：
重置电路，连接至该状态机电路与该时脉输出电路并且用以计数对应于该时脉信号的计数值，
其中若该计数值符合计数条件，该重置电路还用以产生重置信号，
其中该状态机电路还用以响应于该重置信号而停止输出该控制信号。
9.根据权利要求2所述的存储器接口，其中该控制信号是在于该第一数据选取脉冲信号处于前导状态的期间内被产生，
其中在该第一数据选取脉冲信号处于该前导状态的期间内，该第一数据选取脉冲信号的该第一电压值与该参考电压信号的该参考电压值的该相对关系符合该预设条件。
10.一种存储器控制电路单元，其特征在于，用于控制易失性存储器，该存储器控制电路单元包括：
处理器核心；
存储器控制器，连接至该处理器核心；以及
存储器接口，连接至该存储器控制器与该易失性存储器，
其中该存储器接口用以从该易失性存储器接收第一数据选取脉冲信号与第二数据选取脉冲信号，其中该第一数据选取脉冲信号与该第二数据选取脉冲信号为相互对应的差动信号，
其中若该第一数据选取脉冲信号的第一电压值与一参考电压信号的参考电压值的相对关系符合预设条件，该存储器接口还用以响应于该第一数据选取脉冲信号与该第二数据选取脉冲信号而产生时脉信号，
其中该存储器接口还用以基于该时脉信号的上升缘与下降缘来取样来自于该易失性存储器的数据信号。
11.根据权利要求10所述的存储器控制电路单元，其中该存储器接口包括：
取样电路，用以接收该数据信号与该时脉信号并基于该时脉信号的该上升缘与该时脉信号的该下降缘来取样该数据信号；以及
时脉产生电路，连接至该取样电路并且用以接收该第一数据选取脉冲信号与该第二数据选取脉冲信号，
其中若该第一数据选取脉冲信号的该第一电压值与该参考电压信号的该参考电压值的该相对关系符合该预设条件，该时脉产生电路响应于该第一数据选取脉冲信号与该第二数据选取脉冲信号而产生该时脉信号。
12.根据权利要求11所述的存储器控制电路单元，其中该时脉产生电路包括：
控制电路，用以接收该第一数据选取脉冲信号与该参考电压信号并且若该第一数据选取脉冲信号的该第一电压值与该参考电压信号的该参考电压值的该相对关系符合该预设条件，产生控制信号；以及
时脉输出电路，连接该控制电路并且用以接收该第一数据选取脉冲信号、该第二数据选取脉冲信号及该控制信号，
其中该时脉输出电路还用以响应于该第一数据选取脉冲信号、该第二数据选取脉冲信号及该控制信号而输出该时脉信号。
13.根据权利要求12所述的存储器控制电路单元，其中该控制电路包括：
比较器，用以比较该第一数据选取脉冲信号的该第一电压值与该参考电压信号的该参考电压值并输出比较信号；以及
状态机电路，连接至该比较器并且用以根据该比较信号输出该控制信号。
14.根据权利要求13所述的存储器控制电路单元，其中该控制电路还包括：
接收致能电路，连接至该比较器，
其中该接收致能电路用以从该存储器控制器接收读取控制信号并响应于该读取控制信号而输出接收致能信号，
其中该比较器响应于该接收致能信号而比较该第一数据选取脉冲信号的该第一电压值与该参考电压信号的该参考电压值。
15.根据权利要求14所述的存储器控制电路单元，其中该接收致能电路还用以响应于该读取控制信号而将该第一数据选取脉冲信号的该第一电压值调整至预设电压值，
其中该预设电压值与该参考电压信号的该参考电压值的相对关系不符合该预设条件。
16.根据权利要求12所述的存储器控制电路单元，其中该时脉输出电路包括：
差动放大器，用以响应于该控制信号而对该第一数据选取脉冲信号与该第二数据选取脉冲信号执行差动放大操作。
17.根据权利要求16所述的存储器控制电路单元，其中该时脉输出电路还包括：
延迟线电路，连接至该差动放大器并且用以延迟该差动放大器的输出信号并输出该时脉信号，
其中该时脉信号与该数据信号相差1/4个时脉周期。
18.根据权利要求13所述的存储器控制电路单元，其中该控制电路还包括：
重置电路，连接至该状态机电路与该时脉输出电路并且用以计数对应于该时脉信号的一计数值，
其中若该计数值符合计数条件，该重置电路还用以产生重置信号，
其中该状态机电路还用以响应于该重置信号而停止输出该控制信号。
19.根据权利要求12所述的存储器控制电路单元，其中该控制信号是在于该第一数据选取脉冲信号处于前导状态的期间内被产生，
其中在该第一数据选取脉冲信号处于该前导状态的期间内，该第一数据选取脉冲信号的该第一电压值与该参考电压信号的该参考电压值的该相对关系符合该预设条件。
20.一种存储器存储装置，其特征在于，包括：
连接接口单元，用以连接至主机系统；
可复写式非易失性存储器模块；
易失性存储器；以及
存储器控制电路单元，连接至该连接接口单元、该可复写式非易失性存储器模块及该易失性存储器，
其中该易失性存储器用以发送第一数据选取脉冲信号与第二数据选取脉冲信号，其中该存储器控制电路单元用以接收该第一数据选取脉冲信号与该第二数据选取脉冲信号，其中该第一数据选取脉冲信号与该第二数据选取脉冲信号为相互对应的差动信号，
其中若该第一数据选取脉冲信号的第一电压值与参考电压信号的参考电压值的相对关系符合预设条件，该存储器控制电路单元还用以响应于该第一数据选取脉冲信号与该第二数据选取脉冲信号而产生时脉信号，
其中该存储器控制电路单元还用以基于该时脉信号的上升缘与下降缘来取样来自于该易失性存储器的数据信号。
21.根据权利要求20所述的存储器存储装置，其中该存储器控制电路单元包括存储器接口，
其中该存储器接口包括：
取样电路，用以接收该数据信号与该时脉信号并基于该时脉信号的该上升缘与该时脉信号的该下降缘来取样该数据信号；以及
时脉产生电路，连接至该取样电路并且用以接收该第一数据选取脉冲信号与该第二数据选取脉冲信号，
其中若该第一数据选取脉冲信号的该第一电压值与该参考电压信号的该参考电压值的该相对关系符合该预设条件，该时脉产生电路响应于该第一数据选取脉冲信号与该第二数据选取脉冲信号而产生该时脉信号。
22.根据权利要求21所述的存储器存储装置，其中该时脉产生电路包括：
控制电路，用以接收该第一数据选取脉冲信号与该参考电压信号并且若该第一数据选取脉冲信号的该第一电压值与该参考电压信号的该参考电压值的该相对关系符合该预设条件，产生控制信号；以及
时脉输出电路，连接该控制电路并且用以接收该第一数据选取脉冲信号、该第二数据选取脉冲信号及该控制信号，
其中该时脉输出电路还用以响应于该第一数据选取脉冲信号、该第二数据选取脉冲信号及该控制信号而输出该时脉信号。
23.根据权利要求22所述的存储器存储装置，其中该控制电路包括：
比较器，用以比较该第一数据选取脉冲信号的该第一电压值与该参考电压信号的该参考电压值并输出比较信号；以及
状态机电路，连接至该比较器并且用以根据该比较信号输出该控制信号。
24.根据权利要求23所述的存储器存储装置，其中该控制电路还包括：
接收致能电路，连接至该比较器，
其中该接收致能电路用以从存储器控制器接收读取控制信号并响应于该读取控制信号而输出接收致能信号，
其中该比较器响应于该接收致能信号而比较该第一数据选取脉冲信号的该第一电压值与该参考电压信号的该参考电压值。
25.根据权利要求24所述的存储器存储装置，其中该接收致能电路还用以响应于该读取控制信号而将该第一数据选取脉冲信号的该第一电压值调整至预设电压值，
其中该预设电压值与该参考电压信号的该参考电压值的相对关系不符合该预设条件。
26.根据权利要求22所述的存储器存储装置，其中该时脉输出电路包括：
差动放大器，用以响应于该控制信号而对该第一数据选取脉冲信号与该第二数据选取脉冲信号执行差动放大操作。
27.根据权利要求26所述的存储器存储装置，其中该时脉输出电路还包括：
延迟线电路，连接至该差动放大器并且用以延迟该差动放大器的输出信号并输出该时脉信号，
其中该时脉信号与该数据信号相差1/4个时脉周期。
28.根据权利要求23所述的存储器存储装置，其中该控制电路还包括：
重置电路，连接至该状态机电路与该时脉输出电路并且用以计数对应于该时脉信号的计数值，
其中若该计数值符合计数条件，该重置电路还用以产生重置信号，
其中该状态机电路还用以响应于该重置信号而停止输出该控制信号。
29.根据权利要求22所述的存储器存储装置，其中该控制信号是在于该第一数据选取脉冲信号处于前导状态的期间内被产生，
其中在该第一数据选取脉冲信号处于该前导状态的期间内，该第一数据选取脉冲信号的该第一电压值与该参考电压信号的该参考电压值的该相对关系符合该预设条件。
30.一种时脉产生方法，其特征在于，用于将存储器控制器连接至易失性存储器的存储器接口，该时脉产生方法包括：
从该易失性存储器接收第一数据选取脉冲信号与第二数据选取脉冲信号，其中该第一数据选取脉冲信号与该第二数据选取脉冲信号为相互对应的差动信号；
若该第一数据选取脉冲信号的第一电压值与参考电压信号的参考电压值的相对关系符合预设条件，响应于该第一数据选取脉冲信号与该第二数据选取脉冲信号而产生时脉信号；以及
基于该时脉信号的上升缘与下降缘来取样来自于该易失性存储器的数据信号。
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