CN105654986A - 取样电路模块、存储器控制电路单元及数据取样方法 - Google Patents

Abstract

本发明提供一种取样电路模块、存储器控制电路单元及数据取样方法。取样电路模块包括延迟锁定回路与取样电路。延迟锁定回路包括时钟控制电路、时钟延迟电路及电压控制电路。时钟控制电路对参考时钟信号执行延迟锁定以输出选择信号。时钟延迟电路根据所述选择信号对所述参考时钟信号进行延迟以输出延迟时钟信号。电压控制电路根据所述选择信号来调整输出至所述时钟控制电路与所述时钟延迟电路的驱动电压。所述取样电路根据所述延迟时钟信号来取样数据信号。藉此，可利用调整所述驱动电压来增加延迟锁定回路的延迟能力。

Description

取样电路模块、存储器控制电路单元及数据取样方法

技术领域

本发明是有关于一种时钟延迟技术，且特别是有关于一种取样电路模块、存储器控制电路单元及数据取样方法。

背景技术

在存储器系统中，经常会使用时钟信号来作为电路动作时序的基准。一般来说，时钟信号是由振荡器产生，并且通过连接线将时钟信号送至存储器系统中的各个芯片。然而，时钟信号在传递的过程中可能会发生相位偏移。温度与系统的供给电压变化也可能会是造成相位偏移的原因。相位偏移可能会使得存储器系统在读取或写入数据时的错误率上升。

延迟锁定回路(delaylockedloop,简称：DLL)就是用来解决传送至各芯片的时钟信号不同步的问题。延迟锁定回路主要可分为模拟式延迟电路与数字式延迟电路。模拟式延迟电路是利用电压来控制延迟线的延迟时间，而数字式延迟电路则是通过发送指示信号来动态改变延迟线的延迟量或延迟级数。

一般来说，若要增加延迟锁定回路的延迟能力，通常需要增加此延迟锁定回路中的延迟元件。然而，过多的延迟元件却会增加延迟锁定回路的电路面积。

发明内容

有鉴于此，本发明提供一种取样电路模块、存储器控制电路单元及数据取样方法，不需要增加延迟元件即可有效增强延迟锁定回路的延迟能力。

本发明的一实施例提出一种取样电路模块，其包括延迟锁定回路与取样电路，其中所述延迟锁定回路包括时钟控制电路、时钟延迟电路及电压控制电路。时钟控制电路用以对参考时钟信号执行延迟锁定以输出选择信号。时钟延迟电路电性连接至所述时钟控制电路并且用以根据所述选择信号对所述参考时钟信号进行延迟以输出延迟时钟信号。电压控制电路电性连接至所述时钟控制电路与所述时钟延迟电路并且用以根据所述选择信号来调整输出至所述时钟控制电路与所述时钟延迟电路的驱动电压。其中所述时钟延迟电路的延迟能力会受所述驱动电压的影响。所述取样电路电性连接至所述延迟锁定回路并且用以根据所述延迟时钟信号来取样数据信号。

在本发明的一实施例中，所述电压控制电路根据所述选择信号来调整所述驱动电压的操作包括：判断所述选择信号是否符合预设条件；以及若所述选择信号符合所述预设条件，将所述驱动电压的电压值由第一电压值调整为第二电压值，其中所述第二电压值不同于所述第一电压值。

在本发明的一实施例中，所述电压控制电路包括一比较电路与一电压调节电路，其中所述比较电路电性连接至所述时钟控制电路并且用以判断所述选择信号的值是否大于门槛值，其中若所述选择信号的值大于所述门槛值，所述比较电路更用以输出电压调节信号，其中所述电压调节电路电性连接至所述比较电路并且反应于所述电压调节信号而将所述驱动电压的所述电压值由所述第一电压值调整为所述第二电压值。

在本发明的一实施例中，若所述选择信号符合所述预设条件，所述电压控制电路还用以输出重置信号，其中所述时钟控制电路还用以接收所述重置信号并且反应于所述重置信号而执行所述延迟锁定。

在本发明的一实施例中，所述时钟控制电路包括第一延迟线电路，并且所述时钟延迟电路包括第二延迟线电路，其中所述电压控制电路输出所述驱动电压至所述第一延迟线电路与所述第二延迟线电路。

在本发明的一实施例中，所述时钟控制电路还包括电压转换电路，并且所述电压转换电路串接于所述电压控制电路与所述第一延迟线电路之间，其中所述电压转换电路用以接收所述参考时钟信号与所述驱动电压并且输出具有所述驱动电压的电压值的所述参考时钟信号至所述第一延迟线电路。

本发明的一实施例提出一种存储器控制电路单元，其用于控制可复写式非易失性存储器模块，其中所述存储器控制电路单元包括主机接口、存储器接口及取样电路模块。所述主机接口用以电性连接至主机系统。所述存储器接口用以电性连接至所述可复写式非易失性存储器模块。所述取样电路模块包括延迟锁定回路与取样电路，其中所述延迟锁定回路包括时钟控制电路、时钟延迟电路及电压控制电路。所述时钟控制电路用以对参考时钟信号执行延迟锁定以输出选择信号。所述时钟延迟电路电性连接至所述时钟控制电路并且用以根据所述选择信号对所述参考时钟信号进行延迟以输出延迟时钟信号。所述电压控制电路电性连接至所述时钟控制电路与所述时钟延迟电路并且用以根据所述选择信号来调整输出至所述时钟控制电路与所述时钟延迟电路的驱动电压，其中所述时钟延迟电路的延迟能力会受所述驱动电压的影响，其中所述取样电路电性连接至所述延迟锁定回路并且用以根据所述延迟时钟信号来取样数据信号。

在本发明的一实施例中，所述电压控制电路根据所述选择信号来调整所述驱动电压的操作包括：判断所述选择信号是否符合预设条件；以及若所述选择信号符合所述预设条件，将所述驱动电压的电压值由第一电压值调整为第二电压值，其中所述第二电压值不同于所述第一电压值。

在本发明的一实施例中，所述电压控制电路包括比较电路与电压调节电路，其中所述比较电路电性连接至所述时钟控制电路并且用以判断所述选择信号的值是否大于门槛值，其中若所述选择信号的值大于所述门槛值，所述比较电路还用以输出电压调节信号，其中所述电压调节电路电性连接至所述比较电路并且反应于所述电压调节信号而将所述驱动电压的所述电压值由所述第一电压值调整为所述第二电压值。

在本发明的一实施例中，若所述选择信号符合所述预设条件，所述电压控制电路还用以输出重置信号，其中所述时钟控制电路还用以接收所述重置信号并且反应于所述重置信号而执行所述延迟锁定。

在本发明的一实施例中，所述时钟控制电路包括第一延迟线电路，并且所述时钟延迟电路包括第二延迟线电路，其中所述电压控制电路输出所述驱动电压至所述第一延迟线电路与所述第二延迟线电路。

在本发明的一实施例中，所述时钟控制电路还包括电压转换电路，并且所述电压转换电路串接于所述电压控制电路与所述第一延迟线电路之间，其中所述电压转换电路用以接收所述参考时钟信号与所述驱动电压并且输出具有所述驱动电压的电压值的所述参考时钟信号至所述第一延迟线电路。

本发明的一实施例提出一种数据取样方法，其包括：由时钟控制电路对参考时钟信号执行延迟锁定以输出选择信号；由时钟延迟电路根据所述选择信号对所述参考时钟信号进行延迟以输出延迟时钟信号；根据所述选择信号来调整输出至所述时钟控制电路与所述时钟延迟电路的驱动电压，其中所述时钟延迟电路的延迟能力会受所述驱动电压的影响；以及根据所述延迟时钟信号来取样数据信号。

在本发明的一实施例中，所述根据所述选择信号来调整所述驱动电压的步骤包括：判断所述选择信号是否符合预设条件；以及若所述选择信号符合所述预设条件，将所述驱动电压的电压值由第一电压值调整为第二电压值，其中所述第二电压值不同于所述第一电压值。

在本发明的一实施例中，所述判断所述选择信号是否符合所述预设条件的步骤包括：判断所述选择信号的值是否大于门槛值；其中若所述选择信号符合所述预设条件，将所述驱动电压的所述电压值由所述第一电压值调整为所述第二电压值的步骤包括：若所述选择信号的值大于所述门槛值，输出电压调节信号；以及反应于所述电压调节信号而将所述驱动电压的所述电压值由所述第一电压值调整为所述第二电压值。

在本发明的一实施例中，所述第二电压值低于所述第一电压值。

在本发明的一实施例中，所述数据取样方法还包括：若所述选择信号符合所述预设条件，输出重置信号；以及由所述时钟控制电路接收所述重置信号并且反应于所述重置信号而执行所述延迟锁定。

在本发明的一实施例中，所述时钟控制电路包括第一延迟线电路，并且所述时钟延迟电路包括第二延迟线电路，其中所述驱动电压是输出至所述第一延迟线电路与所述第二延迟线电路。

在本发明的一实施例中，所述数据取样方法还包括：接收所述参考时钟信号与所述驱动电压并且输出具有所述驱动电压的电压值的所述参考时钟信号至所述第一延迟线电路。

在本发明的一实施例中，所述驱动电压的电压值是负相关于所述时钟延迟电路的所述延迟能力。

基于上述，本发明可根据用来控制延迟级数的选择信号来调整提供给时钟控制电路与时钟延迟电路的驱动电压，从而不需要增加额外的延迟元件即可有效增强延迟锁定回路的延迟能力。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是本发明的一实施例所示出的延迟锁定回路的示意图；

图2是本发明的一实施例所示出的信号时序示意图；

图3是本发明的一实施例所示出的延迟锁定回路的示意图；

图4是本发明的一实施例所示出的主机系统与存储器存储装置的示意图；

图5是本发明的一实施例所示出的电脑系统与输入/输出装置的示意图；

图6是本发明的一实施例所示出的主机系统与存储器存储装置的示意图；

图7是示出图4所示的存储器存储装置的概要方块图；

图8是本发明的一实施例所示出的存储器控制电路单元的概要方块图；

图9是本发明的一实施例所示出的取样电路模块的示意图；

图10是本发明的一实施例所示出的数据取样方法的流程图。

附图标记说明：

10、30、90：延迟锁定回路；

11、31：时钟控制电路；

12、32：时钟延迟电路；

13、33：电压控制电路；

112、122：延迟线电路；

114：状态机电路；

132：比较电路；

134：电压调节电路；

DCS、DCS’：延迟时钟信号；

DV：驱动电压；

ICS、ICS’：内部时钟信号；

RCS、RCS’：参考时钟信号；

RS：重置信号；

SS：选择信号；

VRS：电压调节信号；

T0、T1、T2、T3、T4、T5、T6、T7、T8：时间点；

V1、V2、V3：电压值；

301、302：延迟单元；

312、314、316、318：电压转换电路；

100：存储器存储装置；

1000：主机系统；

1100：电脑；

1102：微处理器；

1104：随机存取存储器；

1106：输入/输出装置；

1108：系统总线；

1110：数据传输接口；

1202：鼠标；

1204：键盘；

1206：显示器；

1208：打印机；

1212：随身碟；

1214：存储卡；

1216：固态硬盘；

1310：数码相机；

1312：SD卡；

1314：MMC卡；

1316：存储棒；

1318：CF卡；

1320：嵌入式存储装置；

1002：连接接口单元；

1004：存储器控制电路单元；

1006：可复写式非易失性存储器模块；

304(0)～304(R)：实体抹除单元；

202：存储器管理电路；

204：主机接口；

206：存储器接口；

208：取样电路模块；

252：缓冲存储器；

254：电源管理电路；

256：错误检查与校正电路；

2082：取样电路；

DS：数据信号；

SD：取样数据；

S1001～S1004：步骤。

具体实施方式

为了使本实施例的内容可以被更容易明了，以下特举实施例作为本揭露确实能够据以实施的范例。然而，本发明不仅限于所例示的多个实施例，其中实施例之间也允许有适当的结合。另外，凡可能之处，在附图及实施方式中使用相同标号的元件/构件/步骤，都代表相同或类似部件。

在本案说明书全文(包括申请专利范围)中所使用的“电性连接”一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置电性连接于第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以通过其他装置或某种连接手段而间接地连接至该第二装置。此外，“信号”一词可指至少一电流、电压、电荷、温度、数据、或任何其他一或多个信号。

图1是本发明的一实施例所示出的延迟锁定回路的示意图。

请参照图1，延迟锁定回路10包括时钟(clock)控制电路11、时钟延迟电路12及电压控制电路13。

在本实施例中，延迟锁定回路10也可称为主仆式(master-slave)延迟锁定回路，时钟控制电路11也可称为是此主仆式延迟锁定回路中的主延迟电路，并且时钟延迟电路12也可称为是此主仆式延迟锁定回路中的仆延迟电路。一般来说，在一个延迟锁定回路10中，时钟控制电路11的数量是一个，而时钟延迟电路12的数量则可以是一或多个，但本发明不限于此。在本实施例中，延迟锁定回路10是数字式(digital)的延迟锁定回路。然而，在另一实施例中，延迟锁定回路10也可以是模拟式(analog)的延迟锁定回路。

时钟控制电路11用以接收参考时钟信号RCS并且对参考时钟信号RCS执行延迟锁定以输出选择信号SS。其中，参考时钟信号RCS例如是由一个振荡器(oscillator)或脉冲产生器来产生。

时钟延迟电路12电性连接至时钟控制电路11。时钟延迟电路12用以接收参考时钟信号RCS与选择信号SS并且根据选择信号SS对参考时钟信号RCS进行延迟以输出延迟时钟信号DCS。

电压控制电路13电性连接至时钟控制电路11与时钟延迟电路12。电压控制电路13用以接收选择信号SS并且根据选择信号SS来调整输出至时钟控制电路11与时钟延迟电路12的驱动电压DV。特别是，电压控制电路13会提供驱动电压DV至时钟控制电路11与时钟延迟电路12以驱动时钟控制电路11与时钟延迟电路12中负责执行时钟延迟的元件。或者，在一实施例中，驱动电压DV也可视为是提供至时钟控制电路11与时钟延迟电路12的电源。此驱动电压DV(或称电源)的电压值会影响时钟控制电路11与时钟延迟电路12各别的延迟能力。

电压控制电路13会判断选择信号SS是否符合一预设条件。若选择信号SS符合此预设条件，电压控制电路13会将驱动电压DV的电压值由当前电压值(亦称为第一电压值)调整为另一电压值(亦称为第二电压值)，其中第二电压值不同于第一电压值。例如，电压控制电路13可将驱动电压DV的电压值由第一电压值降低为第二电压值或者将驱动电压DV的电压值由第一电压值提高为第二电压值，本发明不加以限制。反之，若选择信号SS不符合此预设条件，则电压控制电路13将不去调整驱动电压DV的电压值。

以下将进一步说明本实施例中时钟控制电路11、时钟延迟电路12及电压控制电路13的实施细节。然而，在此需说明的是，图1仅是一个实施例中的延迟锁定回路的示意图。在另一实施例中，也可以在图1的延迟锁定回路中增加额外的电子元件，本发明不加以限制。

在本实施例中，时钟控制电路11包括延迟线电路112与状态机电路114。

延迟线电路112用以接收参考时钟信号RCS并且对参考时钟信号RCS进行延迟。当参考时钟信号RCS通过延迟线电路112时，延迟线电路112会输出内部时钟信号ICS。

状态机电路114用以接收参考时钟信号RCS与内部时钟信号ICS并且根据参考时钟信号RCS与内部时钟信号ICS之间的相位差来产生选择信号SS。选择信号SS用以控制延迟线电路112的延迟量，以使内部时钟信号ICS与参考时钟信号RCS之间的相位差尽可能的趋近于一预设值(例如，内部时钟信号ICS的相位落后参考时钟信号RCS的相位1/4个时钟周期)。当内部时钟信号ICS的相位领先参考时钟信号RCS的相位太多时，选择信号SS会指示增加延迟线电路112的延迟量；当内部时钟信号ICS的相位落后参考时钟信号RCS的相位太多时，选择信号SS会指示减少延迟线电路112的延迟量。在一实施例中，延迟线电路112的延迟量也可以延迟级数来表示。例如，当延迟线电路112的延迟级数越大，表示延迟线电路112的延迟量越大；当延迟线电路112的延迟级数越小，表示延迟线电路112的延迟量越小。关于如何控制延迟线电路112的延迟量或延迟级数应属本领域的公知知识，故在此不加以赘述。特别是，当内部时钟信号ICS与参考时钟信号RCS之间的相位差成功地趋近且维持在此预设值时，表示已达成相位锁定。此外，状态机电路114可以包括相位检测器(未示出)与微控制器(未示出)。相位检测器用以检测内部时钟信号ICS与参考时钟信号RCS之间的相位差，并且微控制器用以根据相位检测器的检测结果产生选择信号SS。

在本实施例中，时钟延迟电路12包括延迟线电路122。

延迟线电路122电性连接至状态机电路114。延迟线电路122的结构相同或相似于延迟线电路112。延迟线电路122用以接收参考时钟信号RCS与选择信号SS并且根据选择信号SS来对参考时钟信号RCS进行延迟以输出延迟时钟信号DCS。例如，延迟线电路122会根据选择信号SS来调整延迟线电路122的延迟级数。随着延迟线电路122的延迟级数被调整，延迟线电路122的长度也会被调整。当参考时钟信号RCS通过延迟线电路122时，延迟线电路122会输出延迟时钟信号DCS。

也就是说，由于选择信号SS是同步输出至延迟线电路112与延迟线电路122，因此可确保延迟线电路112的延迟级数与延迟线电路122的延迟级数可被同步地更新。此外，在另一实施例中，选择信号SS也可以被输出至更多的延迟线电路122以同步控制更多的延迟线电路122。

电压控制电路13包括比较电路132与电压调节电路134。

比较电路132电性连接至状态机电路114。比较电路132用以接收选择信号SS并且判断选择信号SS的值是否大于一门槛值。若选择信号SS的值大于此门槛值(即，选择信号SS符合预设条件)，比较电路132会输出电压调节信号VRS至电压调节电路134。反之，若选择信号SS的值不大于此门槛值(即，选择信号SS不符合预设条件)，则比较电路132不会输出电压调节信号VRS。其中，预设条件及门槛值可依设计的需求而变化，预设条件可例如选择信号SS的值不小于一门槛值，或小于一门槛值时调高或调低驱动电压。值得一提的是，若选择信号SS是模拟信号，则选择信号SS的值可以直接(或经过某些逻辑运算后)与此门槛值进行比较。若选择信号SS是数字信号，则选择信号SS可能被转换成一个可以与门槛值进行比较的数值(例如，10进位的数值)之后，再将此数值与此门槛值进行比较。

电压调节电路134电性连接至延迟线电路112、延迟线电路122及比较电路132。电压调节电路134用以将驱动电压DV提供至延迟线电路112与122。此外，电压调节电路134会接收电压调节信号VRS并且反应于电压调节信号VRS而将驱动电压DV的电压值由第一电压值调整为第二电压值。

值得一提的是，上述实施例是假设选择信号SS的值与延迟线电路的延迟级数有关。例如，若当前选择信号SS的值大于上述门槛值，表示当前选择信号SS是指示使用超过一预设延迟级数的延迟级数；若当前选择信号SS的值不大于上述门槛值，表示当前选择信号SS是指示使用不超过此预设延迟级数的延迟级数。然而，在另一实施例中，若选择信号SS具有多种信号种类(例如，“000”、”001”、“0010”或“00011”等等)且每一信号种类指示一种延迟级数，则也可以通过判断当前选择信号SS的信号种类是否是某些特定种类来得知当前选择信号SS所指示使用的延迟级数是否超过一预设延迟级数。在本实施例中，是将预设延迟级数设定为最大延迟级数的80％。例如，假设延迟线电路112与延迟线电路122各别的最大延迟级数为100级，则可将预设延迟级数设为80级。然而，在另一实施例中，预设延迟级数还可以是设定为最大延迟级数的70％或90％等等，而非限于上述。或者，从另一角度来看，若当前选择信号SS所指示使用的延迟级数超过预设延迟级数，则表示当前选择信号SS符合上述预设条件。

在本实施例中，驱动电压DV的电压值例如是负相关(negativelycorrelated)于延迟线电路112与延迟线电路122的延迟能力。若当前选择信号SS所指示使用的延迟级数超过预设延迟级数，表示当前提供的驱动电压DV的电压值可能太高，因此，电压调节电路134会将驱动电压DV的电压值降低以提高延迟线电路112与延迟线电路122的延迟能力。藉此，后续将可降低延迟线电路112与延迟线电路122各别使用的延迟级数。

在一实施例中，若当前选择信号SS符合上述预设条件，电压控制电路13还会输出重置信号RS。时钟控制电路11会接收重置信号RS并且反应于重置信号RS而重新执行延迟锁定。例如，若当前选择信号SS的值大于上述门槛值，比较电路132会输出重置信号RS至状态机电路114。在接收到重置信号RS之后，状态机电路114会重新根据参考时钟信号RCS与内部时钟信号ICS之间的相位差来产生选择信号SS。

图2是本发明的一实施例所示出的信号时序示意图。

请参照图2，假设当前驱动电压DV的电压值是V1。在时间点T0，重置信号RS被输出(例如，重置信号RS由高电平切换至低电平)，并且反应于重置信号RS被输出，延迟锁定被执行。在时间点T1，根据所执行的延迟锁定，选择信号SS被输出。在时间点T1至T2，选择信号SS被判定为符合预设条件(例如，选择信号SS的值高于门槛值)。在时间点T3，驱动电压DV的电压值被降低为V2。在时间点T4，重置信号RS再次被输出(例如，重置信号RS由高电平切换至低电平)，并且反应于重置信号RS被输出，延迟锁定再次被执行。在时间点T5，根据所执行的延迟锁定，选择信号SS被输出。在时间点T5至T6，选择信号SS再次被判定为符合预设条件(例如，选择信号SS的值高于门槛值)。在时间点T7，驱动电压DV的电压值被进一步降低为V3。然后，重置信号RS再次被输出并且延迟锁定再次被执行。在时间点T8，根据所执行的延迟锁定，选择信号SS被输出，并且选择信号SS被判定为不符合预设条件(例如，选择信号SS的值低于门槛值)，此时，驱动电压DV的电压值被维持在V3。

从图2可知，在时间点T1输出的选择信号SS的值大幅高于门槛值，表示选择信号SS所指示使用的延迟级数相当高。因此，若没有对应将用来驱动延迟线电路112与延迟线电路122的驱动电压DV的电压值降低，则可能会导致延迟线电路112与延迟线电路122无法产生足够的延迟量。然而，若如图2所示将驱动电压DV的电压值降低，则可提升延迟线电路112与延迟线电路122的延迟能力，从而降低延迟线电路112与延迟线电路122无法产生足够的延迟量的机率。

图3是本发明的一实施例所示出的延迟锁定回路的示意图。

请参照图3，相对于延迟锁定回路10，在图3的延迟锁定回路30中，时钟控制电路31还包括电压转换电路312与电压转换电路314，并且时钟延迟电路32还包括电压转换电路316与电压转换电路318。在本实施例中，每一个电压转换电路312、314、316及318可以是一个电平移位器(levelshifter)。

电压转换电路312串接于电压控制电路33与延迟线电路112之间。电压转换电路312接收参考时钟信号RCS与驱动电压DV并且输出具有驱动电压DV的电压值的参考时钟信号RCS’。延迟线电路112的信号输入端接收参考时钟信号RCS’，并且延迟线电路112的电源输入端接收驱动电压DV。当参考时钟信号RCS’通过延迟线电路122时，延迟线电路122的信号输出端会输出具有驱动电压DV的电压值的内部时钟信号ICS’。

电压转换电路314串接于延迟线电路112与状态机电路114之间。电压转换电路314用以接收内部时钟信号ICS’并且将内部时钟信号ICS’的高电平(或低电平)调整为与参考时钟信号RCS的高电平(或低电平)一致。然后，电压转换电路314会输出内部时钟信号ICS。

电压转换电路316串接于电压控制电路33与延迟线电路122之间。电压转换电路316接收参考时钟信号RCS与驱动电压DV并且输出具有驱动电压DV的电压值的参考时钟信号RCS’。延迟线电路122的信号输入端接收参考时钟信号RCS’，并且延迟线电路122的电源输入端接收驱动电压DV。当参考时钟信号RCS’通过延迟线电路122时，延迟线电路122的信号输出端会输出具有驱动电压DV的电压值的延迟时钟信号DCS’。

电压转换电路318电性连接至延迟线电路122。电压转换电路318用以接收延迟时钟信号DCS’并且将延迟时钟信号DCS’的高电平(或低电平)调整为与参考时钟信号RCS的高电平(或低电平)一致。然后，电压转换电路318会输出延迟时钟信号DCS。

换言之，电压转换电路312与电压转换电路316是用以将欲进行延迟的参考时钟信号RCS的高电平(或低电平)调整为与驱动电压DV的电压值一致，而电压转换电路314与电压转换电路318则是用以将延迟后的内部时钟信号ICS’与延迟时钟信号DCS’的高电平(或低电平)回复为与参考时钟信号RCS的高电平(或低电平)一致。

此外，图3进一步示出了延迟线电路112与延迟线电路122的内部组成。例如，延迟线电路112包括多个延迟单元301。延迟单元301可以相互串接或者以任意方式连接，并且每一个延迟单元301可以是一个正向延迟元件或一个反向(inverse)延迟元件。类似地，延迟线电路122也包括多个延迟单元302。延迟单元302同样可以相互串接或者以任意方式连接，并且每一个延迟单元302可以是一个正向延迟元件或一个反向延迟元件。

应注意的是，在图1与图3的实施例中，所示出的延迟锁定回路10与延迟锁定回路30的电路结构仅为范例，而可更进一步地依据延迟锁定回路10与延迟锁定回路30的电气特性来增加电子元件。例如，在需要改善电气特性的位置增加电容(capacitance)、电阻(resistance)及/或晶体管(transistors)等。

在一实施例中，上述提出的延迟锁定回路10与延迟锁定回路30可用于存储器存储装置(亦称，存储器存储系统)中，或者是用于用以控制此存储器存储装置的存储器控制电路单元中。此外，在另一实施例中，延迟锁定回路10与延迟锁定回路30也可以是应用于任意的电子系统中。

一般来说，存储器存储装置包括可复写式非易失性存储器模块与控制器(亦称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。

图4是本发明的一实施例所示出的主机系统与存储器存储装置的示意图。图5是本发明的一实施例所示出的电脑系统与输入/输出装置的示意图。图6是本发明的一实施例所示出的主机系统与存储器存储装置的示意图。

请参照图4，主机系统1000一般包括电脑1100与输入/输出(input/output,简称：I/O)装置1106。电脑1100包括微处理器1102、随机存取存储器(randomaccessmemory,简称：RAM)1104、系统总线1108与数据传输接口1110。输入/输出装置1106包括如图2的鼠标1202、键盘1204、显示器1206与打印机1208。必须了解的是，图9所示的装置非限制输入/输出装置1106，输入/输出装置1106可还包括其他装置。

存储器存储装置100是通过数据传输接口1110与主机系统1000的其他元件电性连接。通过微处理器1102、随机存取存储器1104与输入/输出装置1106的操作可将数据写入至存储器存储装置100或从存储器存储装置100中读取数据。例如，存储器存储装置100可以是如图5所示的随身碟1212、存储卡1214或固态硬盘(SolidStateDrive,简称：SSD)1216等的可复写式非易失性存储器存储装置。

一般而言，主机系统1000为可实质地与存储器存储装置100配合以存储数据的任意系统。虽然在本实施例中，主机系统1000是以电脑系统来作说明，然而，在本发明另一实施例中主机系统1000可以是数码相机、摄像机、通信装置、音频播放器或视频播放器等系统。例如，在主机系统为数码相机(摄影机)1310时，可复写式非易失性存储器存储装置则为其所使用的SD卡1312、MMC卡1314、存储棒(memorystick)1316、CF卡1318或嵌入式存储装置1320(如图6所示)。嵌入式存储装置1320包括嵌入式多媒体卡(EmbeddedMMC,简称：eMMC)。值得一提的是，嵌入式多媒体卡是直接电性连接于主机系统的基板上。

图7是示出图4所示的存储器存储装置的概要方块图。

请参照图7，存储器存储装置100包括连接接口单元1002、存储器控制电路单元1004与可复写式非易失性存储器模块1006。

在本实施例中，连接接口单元1002是相容于串行高级技术附件(SerialAdvancedTechnologyAttachment,简称：SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元1002也可以是符合并列先进附件(ParallelAdvancedTechnologyAttachment,简称：PATA)标准、电气和电子工程师协会(InstituteofElectricalandElectronicEngineers,简称：IEEE)1394标准、高速周边零件连接接口(PeripheralComponentInterconnectExpress,简称：PCIExpress)标准、通用串行总线(UniversalSerialBus,简称：USB)标准、超高速一代(UltraHighSpeed-I,简称：UHS-I)接口标准、超高速二代(UltraHighSpeed-II,简称：UHS-II)接口标准、安全数字(SecureDigital,简称：SD)接口标准、存储棒(MemoryStick,简称：MS)接口标准、多媒体存储卡(MultiMediaCard,简称：MMC)接口标准、小型快速(CompactFlash,简称：CF)接口标准、整合式驱动电子接口(IntegratedDeviceElectronics,简称：IDE)标准或其他适合的标准。在本实施例中，连接接口单元可与存储器控制电路单元封装在一个芯片中，或布设于一包含存储器控制电路单元的芯片外。

存储器控制电路单元1004用以执行以硬件型式或固件型式实作的多个逻辑闸或控制指令，并且根据主机系统1000的指令在可复写式非易失性存储器模块1006中进行数据的写入、读取与抹除等操作。

可复写式非易失性存储器模块1006是电性连接至存储器控制电路单元1004，并且用以存储主机系统1000所写入的数据。可复写式非易失性存储器模块1006包括实体抹除单元304(0)～304(R)。实体抹除单元304(0)～304(R)可属于同一个存储器晶粒(die)或者属于不同的存储器晶粒。每一实体抹除单元分别具有复数个实体程序化单元，其中属于同一个实体抹除单元的实体程序化单元可被独立地写入且被同时地抹除。在本实施例中，每一实体抹除单元是由64个实体程序化单元组成。然而，在本发明的其他实施例中，每一实体抹除单元是由128、256个实体程序化单元或其他任意个实体程序化单元所组成。

更详细来说，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目之一并被抹除的存储单元。实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。每一实体程序化单元通常包括数据比特区与冗余比特区。数据比特区包含多个实体存取地址用以存储使用者的数据，而冗余比特区用以存储系统的数据(例如，控制信息与错误更正码)。在本实施例中，每一个实体程序化单元的数据比特区中会包含16个实体存取地址，且一个实体存取地址的大小为512比特组(byte)。然而，在其他实施例中，数据比特区中也可包含数目更多或更少的实体存取地址，本发明并不限制实体存取地址的大小以及个数。例如，在一实施例中，实体抹除单元为实体区块，并且实体程序化单元为实体页面或实体扇区，但本发明不以此为限。

在本实施例中，可复写式非易失性存储器模块1006为多阶存储单元(MultiLevelCell，简称：MLC)NAND型闪存模块(即，一个存储单元中可存储2个比特数据的闪存模块)。然而，本发明不限于此，可复写式非易失性存储器模块1006也可是单阶存储单元(SingleLevelCell，简称：SLC)NAND型闪存模块(即，一个存储单元中可存储1个比特数据的闪存模块)、复数阶存储单元(TrinaryLevelCell，简称：TLC)NAND型闪存模块(即，一个存储单元中可存储3个比特数据的闪存模块)、其他闪存模块或其他具有相同特性的存储器模块。

图8是本发明的一实施例所示出的存储器控制电路单元的概要方块图。

请参照图8，存储器控制电路单元1004包括存储器管理电路202、主机接口204、存储器接口206及取样电路模块208。

存储器管理电路202用以控制存储器控制电路单元1004的整体操作。具体来说，存储器管理电路202具有多个控制指令，并且在存储器存储装置100操作时，此些控制指令会被执行以进行数据的写入、读取与抹除等操作。

在本实施例中，存储器管理电路202的控制指令是以固件型式来实作。例如，存储器管理电路202具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置100操作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等操作。

在本发明另一实施例中，存储器管理电路202的控制指令也可以程序码型式存储于可复写式非易失性存储器模块1006的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路202具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有驱动码，并且当存储器控制电路单元1004被致能时，微处理器单元会先执行此驱动码段来将存储于可复写式非易失性存储器模块1006中的控制指令载入至存储器管理电路202的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等操作。

此外，在本发明另一实施例中，存储器管理电路202的控制指令也可以一硬件型式来实作。例如，存储器管理电路202包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是电性连接至微控制器。其中，存储单元管理电路用以管理可复写式非易失性存储器模块1006的实体抹除单元；存储器写入电路用以对可复写式非易失性存储器模块1006下达写入指令以将数据写入至可复写式非易失性存储器模块1006中；存储器读取电路用以对可复写式非易失性存储器模块1006下达读取指令以从可复写式非易失性存储器模块1006中读取数据；存储器抹除电路用以对可复写式非易失性存储器模块1006下达抹除指令以将数据从可复写式非易失性存储器模块1006中抹除；而数据处理电路用以处理欲写入至可复写式非易失性存储器模块1006的数据以及从可复写式非易失性存储器模块1006中读取的数据。

主机接口204是电性连接至存储器管理电路202并且用以接收与识别主机系统1000所传送的指令与数据。也就是说，主机系统1000所传送的指令与数据会通过主机接口204来传送至存储器管理电路202。在本实施例中，主机接口204是相容于SATA标准。然而，必须了解的是本发明不限于此，主机接口204也可以是相容于PATA标准、IEEE1394标准、PCIExpress标准、USB标准、UHS-I接口标准、UHS-II接口标准、SD标准、MS标准、MMC标准、CF标准、IDE标准或其他适合的数据传输标准。

存储器接口206是电性连接至存储器管理电路202并且用以存取可复写式非易失性存储器模块1006。也就是说，欲写入至可复写式非易失性存储器模块1006的数据会经由存储器接口206转换为可复写式非易失性存储器模块1006所能接受的格式。具体来说，若存储器管理电路202要存取可复写式非易失性存储器模块1006，存储器接口206会传送对应的指令序列。这些指令序列可包括一或多个信号，或是在总线上的数据。例如，在读取指令序列中，会包括读取的辨识码、存储器地址等信息。

取样电路模块208电性连接至存储器管理电路202，并且用以对数据信号进行取样以获得并输出取样数据。其中，数据信号可以是与主机系统1000欲写入至可复写式非易失性存储器模块1006的数据有关，或者是与从可复写式非易失性存储器模块1006中取读出来的数据有关。

图9是本发明的一实施例所示出的取样电路模块的示意图。

请参照图9，取样电路模块208包括延迟锁定回路90与取样(sampling)电路2082。

延迟锁定回路90用以接收参考时钟信号RCS并且对参考时钟信号RCS进行延迟以输出延迟时钟信号DCS。延迟锁定回路90相同或相似于上述延迟锁定回路10或延迟锁定回路30，故在此不重复赘述。

在另一实施例中，延迟锁定回路90也可以是配置在存储器控制电路单元1004之外，而提供延迟时钟信号DCS至存储器控制电路单元1004。此外，在一实施例中，延迟锁定回路10也可以提供延迟时钟信号DCS至存储器存储装置100中的其他芯片(或电路元件)，本发明不加以限制。

取样电路2082电性连接至延迟锁定回路90并且用以接收数据信号DS与延迟时钟信号DCS。其中，数据信号DS可以是与主机系统1000欲写入至可复写式非易失性存储器模块1006的数据有关，或者是与从可复写式非易失性存储器模块1006中取读出来的数据有关。取样电路2082会根据延迟时钟信号DCS来取样数据信号DS以获得取样数据SD并且输出取样数据SD。然后，存储器管理电路202可以根据取样数据SD将对应的数据传送至可复写式非易失性存储器模块1006或者传送至主机系统1000。在一实施例中，对应于取样数据SD的数据可以是取样数据SD本身所包含的比特数据。在获得取样数据SD之后，存储器管理电路202可以将取样数据SD传送至可复写式非易失性存储器模块1006或者传送至主机系统1000。然而，在另一实施例中，对应于取样数据SD的数据则是取样数据SD经过验证及/或转换等操作而获得的比特数据。

若数据信号DS是与主机系统1000欲写入至可复写式非易失性存储器模块1006的数据有关，则根据取样数据SD，存储器管理电路202会获得一或多个比特(也称为第一比特)。存储器管理电路202会发送一写入指令序列至可复写式非易失性存储器模块1006，其中此写入指令序列用以指示将此第一比特写入至可复写式非易失性存储器模块1006中。写入指令序列可以包括一或多个指令码或程序码。

若取样数据SD是与从可复写式非易失性存储器模块1006中取读出来的数据有关，则根据取样数据SD，存储器管理电路202会获得一或多个比特(亦称为第二比特)。存储器管理电路202会将此第二比特传送至主机系统1000。

在一实施例中，存储器控制电路单元1004还包括缓冲存储器252、电源管理电路254及错误检查与校正电路256。缓冲存储器252是电性连接至存储器管理电路202并且用以暂存来自于主机系统1000的数据与指令或来自于可复写式非易失性存储器模块1006的数据。电源管理电路254是电性连接至存储器管理电路202并且用以控制存储器存储装置100的电源。错误检查与校正电路256是电性连接至存储器管理电路202并且用以执行错误检查与校正程序以确保数据的正确性。具体来说，当存储器管理电路202从主机系统1000中接收到写入指令时，错误检查与校正电路256会为对应此写入指令的数据产生对应的错误检查与校正码(ErrorCheckingandCorrectingCode,简称：ECCCode)，并且存储器管理电路202会将对应此写入指令的数据与对应的错误检查与校正码写入至可复写式非易失性存储器模块1006中。之后，当存储器管理电路202从可复写式非易失性存储器模块1006中读取数据时会同时读取此数据对应的错误检查与校正码，并且错误检查与校正电路256会依据此错误检查与校正码对所读取的数据执行错误检查与校正程序。

图10是本发明的一实施例所示出的数据取样方法的流程图。请参照图10，在步骤S1001中，由时钟控制电路对参考时钟信号执行延迟锁定以输出选择信号。在步骤S1002中，由时钟延迟电路根据所述选择信号对所述参考时钟信号进行延迟以输出延迟时钟信号。在步骤S1003中，根据所述选择信号来调整输出至所述时钟控制电路与所述时钟延迟电路的驱动电压。在步骤S1004中，根据所述延迟时钟信号来取样数据信号以获得取样数据。

值得一提的是，图10中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图10的方法可以搭配以上各实施例使用，也可以单独使用，本发明不加以限制。

综上所述，本发明可根据用来控制延迟级数的选择信号来调整提供给时钟控制电路与时钟延迟电路的驱动电压，从而不需要增加额外的延迟元件即可有效增强延迟锁定回路的延迟能力。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (24)

1.一种取样电路模块，其特征在于，包括：

延迟锁定回路与取样电路，

其中该延迟锁定回路包括：

时钟控制电路，用以对参考时钟信号执行延迟锁定以输出选择信号；

时钟延迟电路，电性连接至该时钟控制电路并且用以根据该选择信号对该参考时钟信号进行延迟以输出延迟时钟信号；以及

电压控制电路，电性连接至该时钟控制电路与该时钟延迟电路并且用以根据该选择信号来调整输出至该时钟控制电路与该时钟延迟电路的驱动电压，其中该时钟延迟电路的延迟能力会受该驱动电压的影响，

其中该取样电路电性连接至该延迟锁定回路并且用以根据该延迟时钟信号来取样数据信号。

2.根据权利要求1所述的取样电路模块，其特征在于，该电压控制电路根据该选择信号来调整该驱动电压的操作包括：

判断该选择信号是否符合预设条件；以及

若该选择信号符合该预设条件，将该驱动电压的电压值由第一电压值调整为第二电压值，其中该第二电压值不同于该第一电压值。

3.根据权利要求2所述的取样电路模块，其特征在于，该电压控制电路包括比较电路与电压调节电路，

其中该比较电路电性连接至该时钟控制电路并且用以判断该选择信号的值是否大于门槛值，

其中若该选择信号的值大于该门槛值，该比较电路还用以输出电压调节信号，

其中该电压调节电路电性连接至该比较电路并且反应于该电压调节信号而将该驱动电压的该电压值由该第一电压值调整为该第二电压值。

4.根据权利要求2所述的取样电路模块，其特征在于，该第二电压值低于该第一电压值。

5.根据权利要求2所述的取样电路模块，其特征在于，若该选择信号符合该预设条件，该电压控制电路还用以输出重置信号，

其中该时钟控制电路还用以接收该重置信号并且反应于该重置信号而执行该延迟锁定。

6.根据权利要求1所述的取样电路模块，其特征在于，该时钟控制电路包括第一延迟线电路，并且该时钟延迟电路包括第二延迟线电路，

其中该电压控制电路输出该驱动电压至该第一延迟线电路与该第二延迟线电路。

7.根据权利要求6所述的取样电路模块，其特征在于，该时钟控制电路还包括电压转换电路，并且该电压转换电路串接于该电压控制电路与该第一延迟线电路之间，

其中该电压转换电路用以接收该参考时钟信号与该驱动电压并且输出具有该驱动电压的电压值的该参考时钟信号至该第一延迟线电路。

8.根据权利要求1所述的取样电路模块，其特征在于，该驱动电压的电压值是负相关于该时钟延迟电路的该延迟能力。

9.一种存储器控制电路单元，用于控制可复写式非易失性存储器模块，其特征在于，该存储器控制电路单元包括：

主机接口，用以电性连接至主机系统；

存储器接口，用以电性连接至该可复写式非易失性存储器模块；以及

取样电路模块，其中该取样电路模块包括延迟锁定回路与取样电路，

其中该延迟锁定回路包括：

时钟控制电路，用以对参考时钟信号执行延迟锁定以输出选择信号；

时钟延迟电路，电性连接至该时钟控制电路并且用以根据该选择信号对该参考时钟信号进行延迟以输出延迟时钟信号；以及

电压控制电路，电性连接至该时钟控制电路与该时钟延迟电路并且用以根据该选择信号来调整输出至该时钟控制电路与该时钟延迟电路的驱动电压，其中该时钟延迟电路的延迟能力会受该驱动电压的影响，

其中该取样电路电性连接至该延迟锁定回路并且用以根据该延迟时钟信号来取样数据信号。

10.根据权利要求9所述的存储器控制电路单元，其特征在于，该电压控制电路根据该选择信号来调整该驱动电压的操作包括：

判断该选择信号是否符合预设条件；以及

若该选择信号符合该预设条件，将该驱动电压的电压值由第一电压值调整为第二电压值，其中该第二电压值不同于该第一电压值。

11.根据权利要求10所述的存储器控制电路单元，其特征在于，该电压控制电路包括比较电路与电压调节电路，

其中该比较电路电性连接至该时钟控制电路并且用以判断该选择信号的值是否大于门槛值，

其中若该选择信号的值大于该门槛值，该比较电路还用以输出电压调节信号，

其中该电压调节电路电性连接至该比较电路并且反应于该电压调节信号而将该驱动电压的该电压值由该第一电压值调整为该第二电压值。

12.根据权利要求10所述的存储器控制电路单元，其特征在于，该第二电压值低于该第一电压值。

13.根据权利要求10所述的存储器控制电路单元，其特征在于，若该选择信号符合该预设条件，该电压控制电路还用以输出重置信号，

其中该时钟控制电路还用以接收该重置信号并且反应于该重置信号而执行该延迟锁定。

14.根据权利要求9所述的存储器控制电路单元，其特征在于，该时钟控制电路包括第一延迟线电路，并且该时钟延迟电路包括第二延迟线电路，

其中该电压控制电路输出该驱动电压至该第一延迟线电路与该第二延迟线电路。

15.根据权利要求14所述的存储器控制电路单元，其特征在于，该时钟控制电路还包括电压转换电路，并且该电压转换电路串接于该电压控制电路与该第一延迟线电路之间，

其中该电压转换电路用以接收该参考时钟信号与该驱动电压并且输出具有该驱动电压的电压值的该参考时钟信号至该第一延迟线电路。

16.根据权利要求9所述的存储器控制电路单元，其特征在于，该驱动电压的电压值是负相关于该时钟延迟电路的该延迟能力。

17.一种数据取样方法，其特征在于，包括：

由时钟控制电路对参考时钟信号执行延迟锁定以输出选择信号；

由时钟延迟电路根据该选择信号对该参考时钟信号进行延迟以输出延迟时钟信号；

根据该选择信号来调整输出至该时钟控制电路与该时钟延迟电路的驱动电压，其中该时钟延迟电路的延迟能力会受该驱动电压的影响；以及

根据该延迟时钟信号来取样数据信号。

18.根据权利要求17所述的数据取样方法，其特征在于，根据该选择信号来调整该驱动电压的步骤包括：

判断该选择信号是否符合预设条件；以及

若该选择信号符合该预设条件，将该驱动电压的电压值由第一电压值调整为第二电压值，其中该第二电压值不同于该第一电压值。

19.根据权利要求18所述的数据取样方法，其特征在于，判断该选择信号是否符合该预设条件的步骤包括：

判断该选择信号的值是否大于门槛值；

其中若该选择信号符合该预设条件，将该驱动电压的该电压值由该第一电压值调整为该第二电压值的步骤包括：

若该选择信号的值大于该门槛值，输出电压调节信号；以及

反应于该电压调节信号而将该驱动电压的该电压值由该第一电压值调整为该第二电压值。

20.根据权利要求18所述的数据取样方法，其特征在于，该第二电压值低于该第一电压值。

21.根据权利要求17所述的数据取样方法，其特征在于，还包括：

若该选择信号符合该预设条件，输出重置信号；以及

由该时钟控制电路接收该重置信号并且反应于该重置信号而执行该延迟锁定。

22.根据权利要求17所述的数据取样方法，其特征在于，该时钟控制电路包括第一延迟线电路，并且该时钟延迟电路包括第二延迟线电路，

其中该驱动电压是输出至该第一延迟线电路与该第二延迟线电路。

23.根据权利要求22所述的数据取样方法，其特征在于，还包括：

接收该参考时钟信号与该驱动电压并且输出具有该驱动电压的电压值的该参考时钟信号至该第一延迟线电路。

24.根据权利要求17所述的数据取样方法，其特征在于，该驱动电压的电压值是负相关于该时钟延迟电路的该延迟能力。