CN103106155B - 存储器储存装置、存储器控制器与其数据传输方法 - Google Patents
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Abstract
一种存储器储存装置、存储器控制器与其数据传输方法，用于具有可复写式非易失性存储器模组的存储器储存装置，此可复写式非易失性存储器模组包括第一与第二存储器芯片，且第一与第二存储器芯片藉由同一数据输入/输出总线耦接至存储器储存装置的存储器控制器。此方法包括由存储器控制器先后将读取指令传送至第一存储器芯片以及将写入指令传送至第二存储器芯片，并控制第一与第二存储器芯片在同时分别对应读取指令将数据从第一存储器芯片读出至数据输入/输出总线与对应写入指令将数据从数据输入/输出总线上写入至第二存储器芯片中。
Description
技术领域
本发明涉及一种在存储器芯片之间传输数据的方法，尤其涉及一种使用上述方法的存储器储存装置及其存储器控制器。
背景技术
可复写式非易失性存储器(rewritable non-volatile memory)具有数据非易失性、省电、体积小与无机械结构等特性，故被广泛地应用于各种电子装置。其中，固态硬盘(Solid State Drive，SSD)就是以可复写式非易失性存储器作为储存媒体，而被广泛地使用于计算机主机系统来作为主硬盘。
市面上大多数的固态硬盘都具有多通道(亦即，数据输入/输出总线)架构，且每一通道上会串接多个存储器芯片(memory die)。图1是现有支持与非门闪速存储器(NAND Flash)接口的固态硬盘的内部示意图，请参阅图1。固态硬盘100包括N个通道(即CH1至CHN)，且每一通道上串接M个存储器芯片。以同样串接在通道CH1上的所有存储器芯片F1-1至F1-M为例，由于存储器芯片F1-1至F1-M是共用相同的读取信号RE1、写入信号WE1，以及数据输入/输出总线D1，因此对通道CH1来说，在同一时间内只能有一个存储器芯片可以执行数据的传输。正因如此，当串接于相同通道的不同存储器芯片之间需要进行数据传输时，各存储器芯片传输数据的时间则不能重叠。
举例来说，倘若要将存储器芯片F1-1中的某笔数据复制到存储器芯片F1-2，在图1所示的架构下，首先必须使能存储器芯片F1-1，再利用读取信号RE1及写入信号WE1来控制存储器芯片F1-1把该笔数据读出，并通过数据输入/输出总线D1将数据存入如存储器控制器1100的缓冲存储器1105等外部存储器空间。直到数据读取动作完成之后，再利用读取信号RE1、写入信号WE1以及数据输入/输出总线D1将缓冲存储器1105中的数据写回存储器芯片F1-2。由于读取信号RE1及写入信号WE1在控制存储器芯片将数据读出或写入时是处于不同的状态，因此在共用同一组读取信号RE1及写入信号WE1的存储器芯片F1-1与F1-2间进行数据传输时，从存储器芯片F1-1读出数据以及将数据写入存储器芯片F1-2的数据传输时间便不能相互重叠。
对于采用开放式与非门闪速存储器接口(Open NAND FlashInterface，ONFI)或切换式与非门闪速存储器(Toggle NAND Flash)接口的固态硬盘来说，串接在相同通道上的所有存储器芯片在同一时间也只能有一个存储器芯片可以进行数据传输，因而当需要在上述存储器芯片之间传输数据时，就必须耗费较多的数据传输时间。
发明内容
有鉴于此，本发明提供一种数据传输方法、存储器控制器以及存储器储存装置，用以加快在共用相同数据输入/输出总线的数个存储器芯片之间传输数据的速度。
本发明提出一种数据传输方法，用于具有可复写式非易失性存储器模组的存储器储存装置，此可复写式非易失性存储器模组包括至少一第一存储器芯片与至少一第二存储器芯片，且上述第一存储器芯片与上述第二存储器芯片藉由同一数据输入/输出总线耦接至存储器储存装置的存储器控制器。此方法包括由存储器控制器先后将读取指令传送至上述第一存储器芯片以及将写入指令传送至上述第二存储器芯片。此方法还包括由存储器控制器控制上述第一存储器芯片与上述第二存储器芯片在同时分别执行对应读取指令将数据从第一存储器芯片读出至数据输入/输出总线上与对应写入指令将数据从数据输入/输出总线上写入至第二存储器芯片中。
从另一观点来看，本发明提出一种存储器控制器，用于管理存储器储存装置中的可复写式非易失性存储器模组，此存储器控制器包括主机系统接口、存储器接口，以及存储器管理电路。其中主机系统接口用以耦接主机系统。存储器接口用以经由数据输入/输出总线耦接可复写式非易失性存储器模组中的至少一第一存储器芯片与至少一第二存储器芯片。存储器管理电路耦接主机系统接口以及存储器接口。存储器管理电路先后将读取指令传送至上述第一存储器芯片以及将写入指令传送至上述第二存储器芯片，并控制上述第一存储器芯片与上述第二存储器芯片在同时分别执行对应读取指令将数据从第一存储器芯片读出至数据输入/输出总线上与对应写入指令将数据从数据输入/输出总线上写入至第二存储器芯片中。
从又一观点来看，本发明提出一种存储器储存装置，包括可复写式非易失性存储器模组、连接器，以及存储器控制器。其中，可复写式非易失性存储器模组包括至少一第一存储器芯片与至少一第二存储器芯片。连接器用以耦接主机系统。存储器控制器耦接至连接器，并藉由同一数据输入/输出总线耦接至上述第一存储器芯片与上述第二存储器芯片。存储器控制器先后将读取指令传送至上述第一存储器芯片以及将写入指令传送至上述第二存储器芯片，并控制上述第一存储器芯片与上述第二存储器芯片在同时分别执行对应读取指令将数据从第一存储器芯片读出至数据输入/输出总线上与对应写入指令将数据从数据输入/输出总线上写入至第二存储器芯片中。
基于上述，本发明在串连至同一数据输入/输出总线上的多个存储器芯片中，至少控制其中两个存储器芯片同时进行数据传输动作，亦即其中之一存储器芯片将数据读出至数据输入/输出总线，而另一存储器芯片则将数据输入/输出总线上的数据写入其暂存区。如此一来便能藉由重叠数据读取以及数据写入的时间来达到改善存储器储存装置的效能的目的。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是现有的支持与非门闪速存储器接口的固态硬盘的内部示意图。
图2A是根据本发明一范例实施例显示的使用存储器储存装置的主机系统的示意图。
图2B是根据本发明范例实施例所显示的计算机、输入/输出装置与存储器储存装置的示意图。
图2C是根据本发明另一范例实施例所显示的主机系统与存储器储存装置的示意图。
图3是显示图2A所示的存储器储存装置的概要方框图。
图4是根据本发明一范例实施例显示的存储器控制器的概要方框图。
图5是根据本发明一范例实施例显示的存储器储存装置的示意图。
图6是根据本发明一范例实施例显示的第一及第二存储器芯片在同时分别执行数据读取及数据写入动作的时序图。
图7是根据本发明另一范例实施例显示的存储器储存装置的示意图。
图8是根据本发明另一范例实施例显示的第一及第二存储器芯片在同时分别执行数据读取及数据写入动作的时序图。
图9是根据本发明又一范例实施例显示的存储器储存装置的示意图。
图10是根据本发明又一范例实施例显示的第一及第二存储器芯片在同时分别执行数据读取及数据写入动作的时序图。
图11是根据本发明一范例实施例显示的数据传输方法的时序图。
图12是根据本发明一范例实施例显示的数据传输方法的流程图。
附图标记：
100：固态硬盘
1100：存储器控制器
1105：缓冲存储器
CH1、CH2、CHN：通道
ALE1、CLE1、ALEN、CLEN、ALE、CLE：控制信号
RE1、REN、RE2：读取信号
WE1、WEN、WE2、WE：写入信号
D1、DN：数据输入/输出总线
CE1、CE2、CEM：使能信号
F1-1、F1-2、F1-M、FN-1、FN-2、FN-M：存储器芯片
2000：主机系统
2100：计算机
2102：微处理器
2104：随机存取存储器
2106：输入/输出装置
2108：系统总线
2110：数据传输接口
2202：鼠标
2204：键盘
2206：显示器
2208：打印机
2212：随身碟
2214：记忆卡
2216：固态硬盘
2310：数码相机
2312：SD卡
2314：MMC卡
2316：记忆棒
2318：CF卡
2320：嵌入式储存装置
200：存储器储存装置
202：连接器
204：存储器控制器
206：可复写式非易失性存储器模组
206-1：数据输入/输出总线
206-3：第一存储器芯片
206-5：第二存储器芯片
2041：主机系统接口
2043：存储器管理电路
2045：存储器接口
3002：缓冲存储器
3004：错误检查与校正电路
3006：电源管理电路
CLK：时脉信号
610、830、840、1030、1040：下降边缘
620、810、820、1010、1020：上升边缘
Dn、Dn+1、Dn+2、Dn+3、Dn+4、Dn+5：数据
W/R1、W/R2：读写信号
DQS1、DQS2：数据选通信号
t1、t2、t3、t4、t5：时间点
S1210～S1220：本发明的一实施例所述的数据传输方法的各步骤
具体实施方式
一般而言，存储器储存装置(亦称，存储器储存系统)包括存储器模组与控制器(亦称，控制电路)。通常存储器储存装置会与主机系统一起使用，以使主机系统可将数据写入至存储器储存装置或从存储器储存装置中读取数据。另外，亦有存储器储存装置是包括嵌入式存储器与可执行于主机系统上以实质地作为此嵌入式存储器的控制器的软件。
图2A是根据本发明一范例实施例所显示的使用存储器储存装置的主机系统的示意图。
主机系统2000包括计算机2100与输入/输出(Input/Output，I/O)装置2106。计算机2100包括微处理器2102、随机存取存储器(RandomAccess Memory，RAM)2104、系统总线2108以及数据传输接口2110。输入/输出装置2106包括如图2B所示的鼠标2202、键盘2204、显示器2206与打印机2208。必须了解的是，图2B所示的装置非限制输入/输出装置2106，输入/输出装置2106可还包括其他装置。
在本发明范例实施例中，存储器储存装置200是通过数据传输接口2110与主机系统2000的其他元件耦接。藉由微处理器2102、随机存取存储器2104以及输入/输出装置2106的运作，主机系统2000可将数据写入至存储器储存装置200，或从存储器储存装置200中读取数据。例如，存储器储存装置200可以是如图2B所示的记忆卡2214、随身碟2212、或固态硬盘(Solid State Drive，SSD)2216。
一般而言，主机系统2000为可储存数据的任意系统。虽然在本范例实施例中主机系统2000是以计算机系统来作说明，然而，在本发明另一范例实施例中，主机系统2000亦可以是手机、数码相机、摄像机、通信装置、音频播放器或视频播放器等系统。例如，在主机系统为数码相机2310时，存储器储存装置则为其所使用的安全数码(Secure Digital，SD)卡2312、多媒体记忆(Multimedia Card，MMC)卡2314、记忆棒(Memory Stick)2316、小型闪速(Compact Flash，CF)卡2318或嵌入式储存装置2320(如图2C所示)。嵌入式储存装置2320包括嵌入式多媒体卡(Embedded MMC，eMMC)。值得一提的是，嵌入式多媒体卡是直接耦接于主机系统的基板上。
图3是显示图2A所示的存储器储存装置200的概要方框图。请参照图3，存储器储存装置200包括连接器202、存储器控制器204与可复写式非易失性存储器模组206。
连接器202耦接至存储器控制器204，并且用以耦接主机系统2000。在本范例实施例中，连接器202所支持的传输接口种类为串行高级技术附件(Serial Advanced Technology Attachment，SATA)接口。然而在其他范例实施例中，连接器202的传输接口种类也可以是通用串行总线(Universal Serial Bus，USB)接口、多媒体储存卡(Multimedia Card，MMC)接口、平行高级技术附件(Parallel Advanced TechnologyAttachment，PATA)接口、电气和电子工程师协会(Institute of Electricaland Electronic Engineers，IEEE)1394接口、高速周边零件连接接口(Peripheral Component Interconnect Express，PCI Express)接口、安全数码(Secure Digital，SD)接口、记忆棒(Memory Stick，MS)接口、小型闪速(Compact Flash，CF)接口，或整合驱动电子(Integrated DriveElectronics，IDE)接口等任何适用的接口，在此并不加以限制。
存储器控制器204会执行以硬件型式或固件型式实作的多个逻辑门或控制指令，并根据主机系统2000的主机指令在可复写式非易失性存储器模组206中进行数据的写入、读取与抹除等运作。
可复写式非易失性存储器模组206耦接至存储器控制器204。举例来说，可复写式非易失性存储器模组206为多阶存储单元(Multi LevelCell，MLC)NAND闪速存储器芯片，但本发明不限于此，可复写式非易失性存储器模组206也可以是单阶存储单元(Single Level Cell，SLC)NAND闪速存储器芯片、其他闪速存储器芯片或任何具有相同特性的存储器芯片。
在本范例实施例中，可复写式非易失性存储器模组206包括第一存储器芯片(memory die)206-3与第二存储器芯片206-5。其中各存储器芯片具有多个存储单元来储存数据。详言之，已储存数据的存储单元必须先被执行数据抹除运作之后才能再被用来储存新的数据。在可复写式非易失性存储器模组的设计中，此些存储单元会根据其电路布设(layout)被区分为多个实体区块。实体区块为数据抹除的最小单位。亦即，每一实体区块含有最小数目的一并被抹除的存储单元。而每一实体区块具有数个实体页面，实体页面则是编程(写入)数据的最小单位。然而，在本发明另一范例实施例中，写入数据的最小单位亦可以是扇区(Sector)或其他大小。
如图3所示，第一存储器芯片206-3与第二存储器芯片206-5是串接在同一数据输入/输出总线(Data input/output bus)206-1。存储器控制器204通过数据输入/输出总线206-1传送数据给第一存储器芯片206-3与第二存储器芯片206-5，或接收来自第一存储器芯片206-3与第二存储器芯片206-5的数据。
虽然本范例实施例的存储器控制器204是藉由单一数据输入/输出总线206-1耦接至第一存储器芯片206-3与第二存储器芯片206-5，然而本发明并不对串接在相同数据输入/输出总线的存储器芯片的数量加以限制。在另一范例实施例中，存储器控制器204也可藉由数条数据输入/输出总线耦接至可复写式非易失性存储器模组206中的所有存储器芯片，同样地，每一数据输入/输出总线所串接的存储器芯片数量不限。
图4是根据本发明一范例实施例所显示的存储器控制器的概要方框图。请参照图4，存储器控制器204包括主机系统接口2041、存储器管理电路2043，以及存储器接口2045。
主机系统接口2041耦接至存储器管理电路2043，并通过连接器202以耦接主机系统2000。主机系统接口2041系用以接收与识别主机系统2000所传送的指令与数据。据此，主机系统2000所传送的指令与数据会通过主机系统接口2041而传送至存储器管理电路2043。在本范例实施例中，主机系统接口2041对应连接器202而为SATA接口，而在其他范例实施例中，主机系统接口2041也可以是USB接口、MMC接口、PATA接口、IEEE 1394接口、PCI Express接口、SD接口、MS接口、CF接口、IDE接口或符合其他接口标准的接口。
存储器管理电路2043是用以控制存储器控制器204的整体运作。具体来说，存储器管理电路2043具有多个控制指令，在存储器储存装置200运作时，上述控制指令会被执行以配合新增的信号来实现本范例实施例的数据传输方法。新增的信号种类以及传输数据的详细方式将于后配合附图再做说明。
在一范例实施例中，存储器管理电路2043的控制指令是以固件型式来实作。例如，存储器管理电路2043具有微处理器单元(未显示)与只读存储器(未显示)，且上述控制指令是被烧录在只读存储器中。当存储器储存装置200运作时，上述控制指令会由微处理器单元来执行以完成本范例实施例的数据传输方法。
在本发明另一范例实施例中，存储器管理电路2043的控制指令亦可以程序码型式储存于可复写式非易失性存储器模组206的特定区域(例如，可复写式非易失性存储器模组206中专用于存放系统数据的系统区)中。此外，存储器管理电路2043具有微处理器单元(未显示)、只读存储器(未显示)及随机存取存储器(未显示)。其中，只读存储器具有驱动码段，并且当存储器控制器204被使能时，微处理器单元会先执行此驱动码段来将储存于可复写式非易失性存储器模组206中的控制指令载入至存储器管理电路2043的随机存取存储器中。之后，微处理器单元会运转上述控制指令以执行本范例实施例的数据传输方法。此外，在本发明另一范例实施例中，存储器管理电路2043的控制指令亦可以一硬件型式来实作。
存储器接口2045耦接至存储器管理电路2043，以使存储器控制器204与可复写式非易失性存储器模组206相耦接。据此，存储器控制器204可对可复写式非易失性存储器模组206进行相关运作。也就是说，欲写入至可复写式非易失性存储器模组206的数据会经由存储器接口2045转换为可复写式非易失性存储器模组206所能接受的格式。
在本发明的另一范例实施例中，存储器控制器204还包括缓冲存储器3002，其耦接至存储器管理电路2043。缓冲存储器3002可以是静态随机存取存储器(Static Random Access Memory，SRAM)、或动态随机存取存储器(Dynamic Random Access Memory，DRAM)等，本发明并不加以限制。缓冲存储器3002耦接至存储器管理电路2043，用以暂存来自于主机系统2000的数据，或暂存来自于可复写式非易失性存储器模组206的数据。
在本发明的另一范例实施例中，存储器控制器204还包括错误检查与校正电路3004，其耦接至存储器管理电路2043。错误检查与校正电路3004用以执行错误检查与校正程序以确保数据的正确性。具体而言，当存储器管理电路2043接收到来自主机系统2000的写入指令时，错误检查与校正电路3004会为对应此写入指令的数据产生对应的错误检查与校正码(Error Checking and Correcting Code，ECC Code)，且存储器管理电路2043会将对应此写入指令的数据与对应的错误检查与校正码写入至可复写式非易失性存储器模组206。之后当存储器管理电路2043从可复写式非易失性存储器模组206中读取数据时，会同时读取此数据对应的错误检查与校正码，且错误检查与校正电路3004会依据此错误检查与校正码对所读取的数据执行错误检查与校正程序。
在本发明又一范例实施例中，存储器控制器204还包括电源管理电路3006。电源管理电路3006耦接至存储器管理电路2043，用以控制存储器储存装置200的电源。
在本范例实施例中，当串接在相同数据输入/输出总线206-1的第一存储器芯片206-3与第二存储器芯片206-5之间有数据要传输时，存储器管理电路2043会先将读取指令传送至作为来源端的存储器芯片，接着将写入指令传送至作为目标端的存储器芯片。并且，存储器管理电路2043藉由在传统存储器储存装置架构下所不具有的下达指令方式来控制上述两存储器芯片在同时都执行数据传输动作。举例来说，在第一存储器芯片206-3将数据从第一存储器芯片206-3读出至数据输入/输出总线206-1上(此动作在以下简称为数据读取动作)的同时，第二存储器芯片206-5会将数据从数据输入/输出总线206-1上写入至第二存储器芯片206-5中(此动作在以下简称为数据写入动作)。
在以下的范例实施例中均假设第一存储器芯片206-3为数据的来源端，而第二存储器芯片206-5则是数据的目标端。以下将以数个实施例说明在支持不同接口的可复写式非易失性存储器模组206的情况下，本发明的数据传输方法的详细运作方式。
图5是根据本发明一范例实施例显示的存储器储存装置的示意图。在本范例实施例中，可复写式非易失性存储器模组206与存储器接口2045支持与非门闪速存储器(NAND Flash)接口。
请参阅图5，控制信号ALE、CLE，以及数据输入/输出总线206-1为第一存储器芯片206-3及第二存储器芯片206-5所共用。然而与传统支持与非门闪速存储器接口的存储器储存装置不同的是，在本范例实施例中，第一存储器芯片206-3及第二存储器芯片206-5各自具有一组读取信号及写入信号。其中，第一存储器芯片206-3对应的是第一读取信号RE1及第一写入信号WE1，第二存储器芯片206-5对应的是第二读取信号RE2及第二写入信号WE2。
假设需将第一存储器芯片206-3中的数据复制到第二存储器芯片206-5，存储器管理电路2043首先完成分别对第一存储器芯片206-3及第二存储器芯片206-5下达指令的动作。具体来说，在本范例实施例中假设使能信号CE1、CE2均为低准位作动(low active)信号，存储器管理电路2043先让使能信号CE1处于低准位(low level，即enable state)来使能第一存储器芯片206-3，并通过数据输入/输出总线206-1对第一存储器芯片206-3下达读取指令。待读取指令传送完毕，存储器管理电路2043令使能信号CE1处于高准位(high level，即disable state)来暂时禁能第一存储器芯片206-3，并且令使能信号CE2处于低准位来使能第二存储器芯片206-5，接着再通过数据输入/输出总线206-1对第二存储器芯片206-5下达写入指令。在下达指令的期间，控制信号ALE是处于低准位且控制信号CLE是处于高准位。基此，第一存储器芯片206-3及第二存储器芯片206-5便能根据控制信号ALE、CLE的状态来识别目前在数据输入/输出总线206-1上的是指令而非数据。
在第一存储器芯片206-3及第二存储器芯片206-5分别收到读取及写入指令且都离开忙碌状态后，存储器管理电路2043藉由第一存储器芯片206-3及第二存储器芯片206-5所各自对应的读取及写入信号，在第一存储器芯片206-3的数据被传送到数据输入/输出总线206-1时，令数据同步写入第二存储器芯片206-5。
以下将以图6说明第一存储器芯片206-3及第二存储器芯片206-5在同时分别执行数据读取及数据写入动作的时序。请参阅图6，为了进行数据传输，存储器管理电路2043会令控制信号ALE(Address LatchEnable，地址锁定使能)与CLE(Command Latch Enable，指令锁定使能)维持在低准位。并且，存储器管理电路2043使使能信号CE1与CE2保持在低准位以同时使能第一存储器芯片206-3与第二存储器芯片206-5。此外，存储器管理电路2043将第一读取信号RE1及第一写入信号WE1指派给第一存储器芯片206-3并且将第二读取信号RE2及第二写入信号WE2指派给第二存储器芯片206-5，以触发第一存储器芯片206-3与第二存储器芯片206-5在同时分别对应读取指令将数据从第一存储器芯片206-3读出至数据输入/输出总线206-1上与对应写入指令将数据从数据输入/输出总线206-1上写入至第二存储器芯片206-5中。
详言之，存储器管理电路2043同时将维持在第一特定准位的第一写入信号WE1及第二读取信号RE2个别指派给第一存储器芯片206-3以及第二存储器芯片206-5。之后，同时将第一读取信号RE1及第二写入信号WE2个别指派给第一存储器芯片206-3以及第二存储器芯片206-5，其中第一读取信号RE1及第二写入信号WE2均为闪控(strobe)信号，亦即信号会交替处于第一特定准位与第二特定准位。在本范例实施例中，第一与第二特定准位例如分别是低准位及高准位。
在存储器管理电路2043指派上述信号后，第一存储器芯片206-3会在第一读取信号RE1的每一第一类时脉边缘(例如，下降边缘(fallingedge))，根据读取指令而将其存储单元中的数据读出并传送至数据输入/输出总线206-1。第二存储器芯片206-5则会在第二写入信号WE2的每一第二类时脉边缘(例如，上升边缘(rising edge))，根据写入指令来将被传送至数据输入/输出总线206-1的数据存入第二存储器芯片206-5的暂存区(未显示，例如是静态随机存取存储器)。
如图6所示，第一存储器芯片206-3在第一读取信号RE1的第一个下降边缘610将数据Dn传送至数据输入/输出总线206-1，而第二存储器芯片206-5在第二写入信号WE2的第一个上升边缘620将数据输入/输出总线206-1上的数据Dn存入暂存区，以此类推。
如此一来便能在第一存储器芯片206-3每次读出数据的同时将其写入第二存储器芯片206-5的暂存区，由于第一存储器芯片206-3将储存在其中的数据读出至数据输入/输出总线206-1上与第二存储器芯片206-5将数据从数据输入/输出总线206-1上写入其暂存区中的时间可以重叠，因此能提升存储器储存装置200的处理效能。
图7是根据本发明另一范例实施例显示的存储器储存装置的示意图。在本范例实施例中，可复写式非易失性存储器模组206与存储器接口2045支持开放式与非门闪速存储器接口(Open NAND Flash Interface，ONFI)。在传统的开放式与非门闪速存储器接口架构下，串接在相同数据输入/输出总线的所有存储器芯片都必须共用同一组读写信号及数据选通(Data Queue Strobe，DQS)信号，但由于读写信号的状态在存储器芯片进行数据读取动作与数据写入动作时并不相同，因此为了让数据读取与数据写入的时间能重叠，如图7所示，在本范例实施例中，串接在相同数据输入/输出总线206-1的第一存储器芯片206-3与第二存储器芯片206-5个别具有一组读写信号及数据选通信号。详言之，读写信号W/R1及数据选通信号DQS1是对应第一存储器芯片206-3，而读写信号W/R2及数据选通信号DQS2则是对应第二存储器芯片206-5。而控制信号ALE、CLE以及时脉信号CLK则与传统架构相同，仍为第一存储器芯片206-3与第二存储器芯片206-5所共用。
在要将第一存储器芯片206-3中的数据复制到第二存储器芯片206-5时，存储器管理电路2043会先后对第一存储器芯片206-3及第二存储器芯片206-5下达读取指令以及写入指令。由于下达指令的方式与前述范例实施例相同或相似，故在此不再赘述。
待第一存储器芯片206-3及第二存储器芯片206-5已收到指令并离开忙碌状态而准备要开始进行数据传输动作时，如图8所示，存储器管理电路2043将使能信号CE1与CE2保持在低准位以同时使能第一存储器芯片206-3与第二存储器芯片206-5，并指派第一读写信号W/R1及第一数据选通信号DQS1给第一存储器芯片206-3且指派第二读写信号W/R2及第二数据选通信号DQS2给第二存储器芯片206-5，从而触发第一存储器芯片206-3与第二存储器芯片206-5在同时分别对应读取指令来将数据从第一存储器芯片206-3读出至数据输入/输出总线206-1上与对应写入指令将数据从数据输入/输出总线206-1上写入至第二存储器芯片206-5中。
由于控制信号ALE、CLE以及时脉信号CLK的作动与传统支持开放式与非门闪速存储器接口的存储器储存装置相同或相似，故在此不再赘述。以下仅针对第一读写信号W/R1、第一数据选通信号DQS1、第二读写信号W/R2以及第二数据选通信号DQS2的作动来进行说明。
详言之，存储器管理电路2043同时将维持在第一特定准位(例如，低准位)的第一读写信号W/R1以及维持在第二特定准位(例如，高准位)的第二读写信号W/R2分别指派给第一存储器芯片206-3与第二存储器芯片206-5。其中，第一存储器芯片206-3可根据维持在第一特定准位的第一读写信号W/R1判断接下来要准备进行的是数据读取动作(即，将数据读出至数据输入/输出总线206-1上)，而第二存储器芯片206-5可根据维持在第二特定准位的第二读写信号W/R2判断接下来要准备进行的是数据写入动作(即，将数据输入/输出总线206-1上的数据写入其暂存区中)。
尔后，存储器管理电路2043先将第一数据选通信号DQS1指派给第一存储器芯片206-3。接着再将第二数据选通信号DQS2指派给第二存储器芯片206-5。其中，存储器管理电路2043所指派的第一数据选通信号DQS1及第二数据选通信号DQS2均为闪控信号，亦即信号会交替处于第一特定准位与第二特定准位。
如图8所示，第一存储器芯片206-3在第一数据选通信号DQS1的每一时脉边缘(包括上升与下降边缘)，根据读取指令而将其存储单元中的数据读出并传送至数据输入/输出总线206-1。第二存储器芯片206-5则会在第二数据选通信号DQS2的各时脉边缘(包括上升与下降边缘)，根据写入指令来将被传送至数据输入/输出总线206-1的数据存入第二存储器芯片206-5的暂存区。
举例来说，第一存储器芯片206-3在第一数据选通信号DQS1的第一个上升边缘810将数据Dn传送至数据输入/输出总线206-1，而第二存储器芯片206-5在第二数据选通信号DQS2的第一个上升边缘820将数据输入/输出总线206-1上的数据Dn存入暂存区。并且，第一存储器芯片206-3在第一数据选通信号DQS1的第一个下降边缘830将数据Dn+1传送至数据输入/输出总线206-1，而第二存储器芯片206-5在第二数据选通信号DQS2的第一个下降边缘840将数据输入/输出总线206-1上的数据Dn+1存入暂存区，以此类推。
图9是根据本发明又一范例实施例显示的存储器储存装置的示意图。在本范例实施例中，可复写式非易失性存储器模组206与存储器接口2045属于切换式与非门闪速存储器(Toggle NAND Flash)接口。在传统支持切换式与非门闪速存储器接口的架构下，串接在相同数据输入/输出总线的所有存储器芯片需共用同一组读取信号、写入信号以及数据选通信号。但由于读取信号的状态在存储器芯片进行数据的读取和写入动作时并不相同，因此为了重叠数据读取与写入的时间，如图9所示，在本范例实施例中第一存储器芯片206-3与第二存储器芯片206-5个别具有一组读取信号及数据选通信号。其中，读取信号RE1及数据选通信号DQS1是对应第一存储器芯片206-3，而读取信号RE2及数据选通信号DQS2则是对应第二存储器芯片206-5。
而由于无论存储器芯片要进行数据读取或写入动作，写入信号WE都会处于相同状态，因此写入信号WE可为第一存储器芯片206-3与第二存储器芯片206-5所共用。此外，第一存储器芯片206-3与第二存储器芯片206-5也会共用控制信号ALE、CLE。
在要将第一存储器芯片206-3中的数据复制到第二存储器芯片206-5时，存储器管理电路2043会先后对第一存储器芯片206-3及第二存储器芯片206-5下达读取指令以及写入指令。由于下达指令的方式与前述范例实施例相同或相似，故在此不再赘述。
待第一存储器芯片206-3及第二存储器芯片206-5已接收指令并离开忙碌状态而准备要开始进行数据传输动作时，如图10所示，存储器管理电路2043将使能信号CE1与CE2保持在低准位以同时使能第一存储器芯片206-3与第二存储器芯片206-5。并且，存储器管理电路2043指派同一写入信号WE给第一存储器芯片206-3及第二存储器芯片206-5，且指派第一读取信号RE1及第一数据选通信号DQS1给第一存储器芯片206-3，以及指派第二读取信号RE2及第二数据选通信号DQS2给第二存储器芯片206-5，从而触发第一存储器芯片206-3与第二存储器芯片206-5在同时分别对应读取指令而将数据从第一存储器芯片206-3读出至数据输入/输出总线206-1上与对应写入指令而将数据从数据输入/输出总线206-1上写入至第二存储器芯片206-5中。
由于控制信号ALE、CLE的作动与传统支持切换式与非门闪速存储器接口的存储器储存装置相同或相似，故在此不再赘述。以下仅针对写入信号WE、第一读取信号RE1、第一数据选通信号DQS1、第二读取信号RE2以及第二数据选通信号DQS2的作动来进行说明。
具体而言，存储器管理电路2043首先将维持在第一特定准位(例如，低准位)的第二读取信号RE2指派给第二存储器芯片206-5。之后，将维持在第二特定准位(例如，高准位)的写入信号WE同时指派给第一存储器芯片206-3及第二存储器芯片206-5。接下来，依序将第一读取信号RE1指派给第一存储器芯片206-3、将第一数据选通信号DQS1指派给第一存储器芯片206-3，以及将第二数据选通信号DQS2指派给第二存储器芯片206-5。其中，存储器管理电路2043所指派的第一读取信号RE1、第一数据选通信号DQS1以及第二数据选通信号DQS2均会交替处于第一特定准位与第二特定准位。
如图10所示，第一存储器芯片206-3在第一数据选通信号DQS1的每一时脉边缘(包括上升以及下降边缘)，根据读取指令而将数据读出并传送至数据输入/输出总线206-1。第二存储器芯片206-5则在第二数据选通信号DQS2的各时脉边缘(包括上升以及下降边缘)，根据写入指令将被传送至数据输入/输出总线206-1的数据存入第二存储器芯片206-5的暂存区。举例来说，第一存储器芯片206-3在第一数据选通信号DQS1的第一个上升边缘1010将数据Dn读出并传送至数据输入/输出总线206-1，而第二存储器芯片206-5在第二数据选通信号DQS2的第一个上升边缘1020将数据输入/输出总线206-1上的数据Dn存入暂存区。并且，第一存储器芯片206-3在第一数据选通信号DQS1的第一个下降边缘1030将数据Dn+1传送至数据输入/输出总线206-1，而第二存储器芯片206-5在第二数据选通信号DQS2的第一个下降边缘1040将数据输入/输出总线206-1上的数据Dn+1存入暂存区，以此类推。
同时参照图6、8、10可以发现，对于支持与非门闪速存储器接口的存储器储存装置来说，由于第一存储器芯片206-3只会在其读取信号的下降边缘读出数据而第二存储器芯片206-5只会在其写入信号的上升边缘将数据写入暂存区，因此每一信号周期只能完成一次数据传输动作。而对于支持开放式与非门闪速存储器接口或切换式与非门闪速存储器接口的存储器储存装置来说，由于第一存储器芯片206-3以及第二存储器芯片206-5在数据选通信号的上升与下降边缘都会进行数据传输的动作，因此每一信号周期可完成两次数据传输动作。因此，相较于支持与非门闪速存储器接口的存储器储存装置，支持开放式与非门闪速存储器接口或切换式与非门闪速存储器接口的存储器储存装置能提供较快的数据传输速度。
在上述范例实施例中，当第一存储器芯片206-3将其中的数据读出并传送至数据输入/输出总线206-1(亦即，在执行数据读取动作)时，数据输入/输出总线206-1上的数据除了会被传送至第二存储器芯片206-5的暂存区之外，亦会被传送至存储器控制器204以进行错误检查与校正程序。然由于错误检查与校正程序必须针对完整的数据作检查才能确定是否有误，因此存储器控制器204会不断地接收第一存储器芯片206-3传送至数据输入/输出总线206-1的数据，并将其暂存在缓冲存储器3002。当对应读取指令的完整数据已被完全暂存在缓冲存储器3002，错误检查与校正电路3004便会对上述完整数据执行错误检查与校正程序。
若错误检查与校正电路3004判断没有发生数据错误，则存储器管理电路2043会对第二存储器芯片206-5下达编程(program)指令，以命令第二存储器芯片206-5直接将目前已暂存在第二存储器芯片206-5的暂存区中的完整数据写入第二存储器芯片206-5的实体页面(即，写入存储单元)。
若错误检查与校正电路3004判断有发生数据错误，由于对应读取指令的完整数据目前是被暂存在暂存区而尚未被真正写入第二存储器芯片206-5的存储单元，故仍可以被修正。因此，存储器管理电路2043会对第二存储器芯片206-5下达一特定指令来对暂存在第二存储器芯片206-5的暂存区中的完整数据进行局部修正或更新。待修正或更新完成后，存储器管理电路2043再下达编程指令以命令第二存储器芯片206-5将经过修正的完整数据写入第二存储器芯片2065的实体页面。
图11是根据本发明一范例实施例显示的数据传输方法的时序图。请参阅图11，在第一存储器芯片206-3及第二存储器芯片206-5先后接收到读取指令与写入指令之后，便可在同时(如时间点t1)分别开始进行数据读取动作与数据写入动作。如图11所示，在时间点t1到时间点t2之间，第一存储器芯片206-3会将数据从第一存储器芯片206-3读出并传输到数据输入/输出总线206-1上，并且，第二存储器芯片206-5会将数据输入/输出总线206-1上的数据写入第二存储器芯片206-5。也就是说，数据从第一存储器芯片206-3读出而被传送至数据输入/输出总线206-1上的时间与数据从数据输入/输出总线206-1被写入至第二存储器芯片206-5的时间是重叠的。之后若有必要(错误检查与校正电路3004判断有数据错误)再对第二存储器芯片206-5的暂存区中的数据作修正(时间点t2到时间点t3之间为修正数据的时间)。修正完成后，第二存储器芯片206-5接收编程指令(时间点t3到时间点t4之间为接收编程指令的时间)，最后如时间点t4到时间点t5所示，第二存储器芯片206-5将数据写入其实体页面中。
如图11所示，由于数据读取动作与数据写入动作的执行时间可以重叠，且即便在需要修正数据的情况下，修正数据的时间也远小于数据读取动作与数据写入动作的执行时间，因此相较于传统架构，本发明能大幅增加数据传输的效率。
图12是根据本发明一范例实施例显示的数据传输方法的流程图。在本范例实施例中，假设要将第一存储器芯片206-3中的数据复制到第二存储器芯片206-5。
请参阅图12，首先如步骤S1210所示，由存储器控制器204先将读取指令传送至可复写式非易失性存储器模组206中的第一存储器芯片206-3，尔后将写入指令传送至可复写式非易失性存储器模组206中的第二存储器芯片206-5。
接着如步骤S1220所示，由存储器控制器204控制第一存储器芯片206-3与第二存储器芯片206-5在同时分别执行对应读取指令将数据从第一存储器芯片206-3读出至数据输入/输出总线206-1上(简称为数据读取动作)与对应写入指令将数据从数据输入/输出总线206-1上写入至第二存储器芯片206-5的暂存区中(简称为数据写入动作)。
值得一提的是，在其他范例实施例中，倘若串接在同一数据输入/输出总线上的存储器芯片数量较多，亦可将存储器芯片分组再实行图12所示的数据传输方法的各步骤。举例来说，倘若在同一数据输入/输出总线上串接了8个存储器芯片，例如可将8个存储器芯片平均分为两组或四组，并且对每一组存储器芯片个别指派一组信号(信号种类随着存储器接口而有所不同)。亦即，属于同一组的所有存储器芯片会使用相同一组信号，而不同组的存储器芯片则使用不同组的信号。如此一来当不同组的存储器芯片之间需要传输数据时，便能以图12所示的流程在同时进行数据读取动作及数据写入动作来提升效率。
必须说明的是，在上述范例实施例中虽然是以支持与非门闪速存储器接口、支持开放式与非门闪速存储器接口，以及切换式与非门闪速存储器接口的存储器储存装置为例来对本发明进行说明，然而本发明并不对存储器储存装置所支持的存储器接口种类加以限制。在其他具有相同或相似特性的存储器储存装置中，只要可复写式非易失性存储器模组的架构符合在同一数据输入/输出总线上串接两个以上的存储器芯片，均可利用前述范例实施例所示的方式，针对串接在相同数据输入/输出总线的不同存储器芯片给予各自对应的一组信号来达到在同一时间有一存储器芯片执行数据读取动作，而另一存储器芯片执行数据写入动作的目的。
综上所述，本发明所述的数据传输方法、存储器控制器以及存储器储存装置是针对在同一数据输入/输出总线上串接有数个存储器芯片的架构，而可以有两个存储器芯片在同一时间分别进行数据的读取与写入动作。据此，能改善串接在相同数据输入/输出总线的两存储器芯片之间进行数据传输的速度，而达到提升效能的目的。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域的普通技术人员，当可作些许更动与润饰，而不脱离本发明的精神和范围。
Claims (27)
1.一种数据传输方法，用于具有一可复写式非易失性存储器模组的一存储器储存装置，其中该可复写式非易失性存储器模组包括至少一第一存储器芯片与至少一第二存储器芯片，且该至少一第一存储器芯片与该至少一第二存储器芯片藉由同一数据输入/输出总线耦接至该存储器储存装置的一存储器控制器，该方法包括：
由该存储器控制器先后通过该数据输入/输出总线将一读取指令传送至该至少一第一存储器芯片以及将一写入指令传送至该至少一第二存储器芯片；以及
由该存储器控制器控制该至少一第一存储器芯片与该至少一第二存储器芯片在同时分别执行对应该读取指令将一数据从该至少一第一存储器芯片读出至该数据输入/输出总线上与对应该写入指令将该数据从该数据输入/输出总线上写入至该至少一第二存储器芯片中。
2.根据权利要求1所述的数据传输方法，其中由该存储器控制器控制该至少一第一存储器芯片与该至少一第二存储器芯片在同时分别将该数据从该至少一第一存储器芯片读出至该数据输入/输出总线上与将该数据从该数据输入/输出总线上写入至该至少一第二存储器芯片中的步骤包括：
同时使能该至少一第一存储器芯片与该至少一第二存储器芯片；以及
指派一第一读取信号及一第一写入信号给该至少一第一存储器芯片并指派一第二读取信号及一第二写入信号给该至少一第二存储器芯片，以触发该至少一第一存储器芯片与该至少一第二存储器芯片在同时分别将该数据从该至少一第一存储器芯片读出至该数据输入/输出总线上与将该数据从该数据输入/输出总线上写入至该至少一第二存储器芯片中。
3.根据权利要求2所述的数据传输方法，其中该第一写入信号及该第二读取信号均维持在一第一特定准位，且该第一读取信号及该第二写入信号均交替处于该第一特定准位与一第二特定准位，而触发该至少一第一存储器芯片与该至少一第二存储器芯片在同时分别将该数据从该至少一第一存储器芯片读出至该数据输入/输出总线上与将该数据从该数据输入/输出总线上写入至该至少一第二存储器芯片中的步骤包括：
由该至少一第一存储器芯片在该第一读取信号的每一第一类时脉边缘将该数据传送至该数据输入/输出总线；以及
由该至少一第二存储器芯片在该第二写入信号的每一第二类时脉边缘将被传送至该数据输入/输出总线的该数据存入该至少一第二存储器芯片的一暂存区。
4.根据权利要求1所述的数据传输方法，其中由该存储器控制器控制该至少一第一存储器芯片与该至少一第二存储器芯片在同时分别将该数据从该至少一第一存储器芯片读出至该数据输入/输出总线上与将该数据从该数据输入/输出总线上写入至该至少一第二存储器芯片中的步骤包括：
同时使能该至少一第一存储器芯片与该至少一第二存储器芯片；以及
指派一第一读写信号及一第一数据选通信号给该至少一第一存储器芯片并指派一第二读写信号及一第二数据选通信号给该至少一第二存储器芯片，以触发该至少一第一存储器芯片与该至少一第二存储器芯片在同时分别将该数据从该至少一第一存储器芯片读出至该数据输入/输出总线上与将该数据从该数据输入/输出总线上写入至该至少一第二存储器芯片中。
5.根据权利要求4所述的数据传输方法，其中该第一读写信号维持在一第一特定准位、该第二读写信号维持在一第二特定准位，且该第一数据选通信号及该第二数据选通信号均交替处于该第一特定准位与该第二特定准位，而触发该至少一第一存储器芯片与该至少一第二存储器芯片在同时分别将该数据从该至少一第一存储器芯片读出至该数据输入/输出总线上与将该数据从该数据输入/输出总线上写入至该至少一第二存储器芯片中的步骤包括：
由该至少一第一存储器芯片在该第一数据选通信号的每一时脉边缘将该数据传送至该数据输入/输出总线；以及
由该至少一第二存储器芯片在该第二数据选通信号的各时脉边缘将被传送至该数据输入/输出总线的该数据存入该至少一第二存储器芯片的一暂存区。
6.根据权利要求1所述的数据传输方法，其中由该存储器控制器控制该至少一第一存储器芯片与该至少一第二存储器芯片在同时分别将该数据从该至少一第一存储器芯片读出至该数据输入/输出总线上与将该数据从该数据输入/输出总线上写入至该至少一第二存储器芯片中的步骤包括：
同时使能该至少一第一存储器芯片与该至少一第二存储器芯片；以及
指派同一写入信号给该至少一第一存储器芯片及该至少一第二存储器芯片，并指派一第一读取信号及一第一数据选通信号给该至少一第一存储器芯片，且指派一第二读取信号及一第二数据选通信号给该至少一第二存储器芯片，以触发该至少一第一存储器芯片与该至少一第二存储器芯片在同时分别将该数据从该至少一第一存储器芯片读出至该数据输入/输出总线上与将该数据从该数据输入/输出总线上写入至该至少一第二存储器芯片中。
7.根据权利要求6所述的数据传输方法，其中该写入信号维持在一第二特定准位、该第二读取信号维持在一第一特定准位，且该第一读取信号、该第一数据选通信号以及该第二数据选通信号均交替处于该第一特定准位与该第二特定准位，而触发该至少一第一存储器芯片与该至少一第二存储器芯片在同时分别将该数据从该至少一第一存储器芯片读出至该数据输入/输出总线上与将该数据从该数据输入/输出总线上写入至该至少一第二存储器芯片中的步骤包括：
由该至少一第一存储器芯片在该第一数据选通信号的每一时脉边缘将该数据传送至该数据输入/输出总线；以及
由该至少一第二存储器芯片在该第二数据选通信号的各时脉边缘将被传送至该数据输入/输出总线的该数据存入该至少一第二存储器芯片的一暂存区。
8.根据权利要求1所述的数据传输方法，其中还包括：
由该存储器控制器不断接收该至少一第一存储器芯片传送至该数据输入/输出总线的该数据；以及
在完全接收对应该读取指令的一完整数据后，对该完整数据执行一错误检查与校正程序。
9.根据权利要求8所述的数据传输方法，其中在对该完整数据执行该错误检查与校正程序的步骤之后，该方法还包括：
若没有数据错误，则将已暂存在该至少一第二存储器芯片的一暂存区中的该完整数据写入该至少一第二存储器芯片的至少一实体页面；以及
若有数据错误，则对该至少一第二存储器芯片下达一特定指令以修正暂存在该至少一第二存储器芯片的该暂存区中的该完整数据，并将修正后的该完整数据写入该至少一第二存储器芯片的该至少一实体页面。
10.一种存储器控制器，用于管理一存储器储存装置中的一可复写式非易失性存储器模组，该存储器控制器包括：
一主机系统接口，用以耦接一主机系统；
一存储器接口，用以经由一数据输入/输出总线耦接该可复写式非易失性存储器模组中的至少一第一存储器芯片与至少一第二存储器芯片；以及
一存储器管理电路，耦接该主机系统接口以及该存储器接口，
其中该存储器管理电路先后将一读取指令传送至该至少一第一存储器芯片以及将一写入指令传送至该至少一第二存储器芯片，并控制该至少一第一存储器芯片与该至少一第二存储器芯片在同时分别执行对应该读取指令将一数据从该至少一第一存储器芯片读出至该数据输入/输出总线上与对应该写入指令将该数据从该数据输入/输出总线上写入至该至少一第二存储器芯片中。
11.根据权利要求10所述的存储器控制器，其中该存储器接口为与非门闪速存储器接口，该存储器管理电路同时使能该至少一第一存储器芯片与该至少一第二存储器芯片，并指派一第一读取信号及一第一写入信号给该至少一第一存储器芯片且指派一第二读取信号及一第二写入信号给该至少一第二存储器芯片，以触发该至少一第一存储器芯片与该至少一第二存储器芯片在同时分别将该数据从该至少一第一存储器芯片读出至该数据输入/输出总线上与将该数据从该数据输入/输出总线上写入至该至少一第二存储器芯片中。
12.根据权利要求11所述的存储器控制器，其中该第一写入信号及该第二读取信号均维持在一第一特定准位，且该第一读取信号及该第二写入信号均交替处于该第一特定准位与一第二特定准位，而该至少一第一存储器芯片在该第一读取信号的每一第一类时脉边缘将该数据传送至该数据输入/输出总线，且该至少一第二存储器芯片在该第二写入信号的每一第二类时脉边缘将被传送至该数据输入/输出总线的该数据存入该至少一第二存储器芯片的一暂存区。
13.根据权利要求10所述的存储器控制器，其中该存储器接口为开放式与非门闪速存储器接口，该存储器管理电路同时使能该至少一第一存储器芯片与该至少一第二存储器芯片，并指派一第一读写信号及一第一数据选通信号给该至少一第一存储器芯片且指派一第二读写信号及一第二数据选通信号给该至少一第二存储器芯片，以触发该至少一第一存储器芯片与该至少一第二存储器芯片在同时分别将该数据从该至少一第一存储器芯片读出至该数据输入/输出总线上与将该数据从该数据输入/输出总线上写入至该至少一第二存储器芯片中。
14.根据权利要求13所述的存储器控制器，其中该第一读写信号维持在一第一特定准位、该第二读写信号维持在一第二特定准位，且该第一数据选通信号及该第二数据选通信号均交替处于该第一特定准位与该第二特定准位，而该至少一第一存储器芯片在该第一数据选通信号的每一时脉边缘将该数据传送至该数据输入/输出总线，且该至少一第二存储器芯片在该第二数据选通信号的各时脉边缘将被传送至该数据输入/输出总线的该数据存入该至少一第二存储器芯片的一暂存区。
15.根据权利要求10所述的存储器控制器，其中该存储器接口为切换式与非门闪速存储器接口，该存储器管理电路同时使能该至少一第一存储器芯片与该至少一第二存储器芯片，并指派同一写入信号给该至少一第一存储器芯片及该至少一第二存储器芯片，且指派一第一读取信号及一第一数据选通信号给该至少一第一存储器芯片，以及指派一第二读取信号及一第二数据选通信号给该至少一第二存储器芯片，以触发该至少一第一存储器芯片与该至少一第二存储器芯片在同时分别将该数据从该至少一第一存储器芯片读出至该数据输入/输出总线上与将该数据从该数据输入/输出总线上写入至该至少一第二存储器芯片中。
16.根据权利要求15所述的存储器控制器，其中该写入信号维持在一第二特定准位、该第二读取信号维持在一第一特定准位，且该第一读取信号、该第一数据选通信号以及该第二数据选通信号均交替处于该第一特定准位与该第二特定准位，而该至少一第一存储器芯片在该第一数据选通信号的每一时脉边缘将该数据传送至该数据输入/输出总线，且该至少一第二存储器芯片在该第二数据选通信号的各时脉边缘将被传送至该数据输入/输出总线的该数据存入该至少一第二存储器芯片的一暂存区。
17.根据权利要求10所述的存储器控制器，其中还包括：
一错误检查与校正电路，耦接该存储器管理电路；以及
一缓冲存储器，耦接该存储器管理电路，
其中该缓冲存储器不断接收该至少一第一存储器芯片传送至该数据输入/输出总线的该数据，且该错误检查与校正电路在该缓冲存储器完全接收对应该读取指令的一完整数据后，对该完整数据执行一错误检查与校正程序。
18.根据权利要求17所述的存储器控制器，其中若该错误检查与校正电路判断没有数据错误，则该存储器管理电路命令该至少一第二存储器芯片将已暂存在该至少一第二存储器芯片的一暂存区中的该完整数据写入该至少一第二存储器芯片的至少一实体页面；以及
若该错误检查与校正电路判断有数据错误，则该存储器管理电路对该至少一第二存储器芯片下达一特定指令以修正暂存在该至少一第二存储器芯片的该暂存区中的该完整数据，并命令该至少一第二存储器芯片将修正后的该完整数据写入该至少一第二存储器芯片的该至少一实体页面。
19.一种存储器储存装置，包括：
一可复写式非易失性存储器模组，包括至少一第一存储器芯片与至少一第二存储器芯片；
一连接器，用以耦接一主机系统；以及
一存储器控制器，耦接至该连接器，并藉由同一数据输入/输出总线耦接至该至少一第一存储器芯片与该至少一第二存储器芯片，
其中该存储器控制器先后将一读取指令传送至该至少一第一存储器芯片以及将一写入指令传送至该至少一第二存储器芯片，并控制该至少一第一存储器芯片与该至少一第二存储器芯片在同时分别执行对应该读取指令将一数据从该至少一第一存储器芯片读出至该数据输入/输出总线上与对应该写入指令将该数据从该数据输入/输出总线上写入至该至少一第二存储器芯片中。
20.根据权利要求19所述的存储器储存装置，其中该可复写式非易失性存储器模组支持与非门闪速存储器接口，而该存储器控制器同时使能该至少一第一存储器芯片与该至少一第二存储器芯片，并指派一第一读取信号及一第一写入信号给该至少一第一存储器芯片且指派一第二读取信号及一第二写入信号给该至少一第二存储器芯片，以触发该至少一第一存储器芯片与该至少一第二存储器芯片在同时分别将该数据从该至少一第一存储器芯片读出至该数据输入/输出总线上与将该数据从该数据输入/输出总线上写入至该至少一第二存储器芯片中。
21.根据权利要求20所述的存储器储存装置，其中该第一写入信号及该第二读取信号均维持在一第一特定准位，且该第一读取信号及该第二写入信号均交替处于该第一特定准位与一第二特定准位，而该至少一第一存储器芯片在该第一读取信号的每一第一类时脉边缘将该数据传送至该数据输入/输出总线，且该至少一第二存储器芯片在该第二写入信号的每一第二类时脉边缘将被传送至该数据输入/输出总线的该数据存入该至少一第二存储器芯片的一暂存区。
22.根据权利要求19所述的存储器储存装置，其中该可复写式非易失性存储器模组支持开放式与非门闪速存储器接口，而该存储器控制器同时使能该至少一第一存储器芯片与该至少一第二存储器芯片，并指派一第一读写信号及一第一数据选通信号给该至少一第一存储器芯片且指派一第二读写信号及一第二数据选通信号给该至少一第二存储器芯片，以触发该至少一第一存储器芯片与该至少一第二存储器芯片在同时分别将该数据从该至少一第一存储器芯片读出至该数据输入/输出总线上与将该数据从该数据输入/输出总线上写入至该至少一第二存储器芯片中。
23.根据权利要求22所述的存储器储存装置，其中该第一读写信号维持在一第一特定准位、该第二读写信号维持在一第二特定准位，且该第一数据选通信号及该第二数据选通信号均交替处于该第一特定准位与该第二特定准位，而该至少一第一存储器芯片在该第一数据选通信号的每一时脉边缘将该数据传送至该数据输入/输出总线，且该至少一第二存储器芯片在该第二数据选通信号的各时脉边缘将被传送至该数据输入/输出总线的该数据存入该至少一第二存储器芯片的一暂存区。
24.根据权利要求19所述的存储器储存装置，其中该可复写式非易失性存储器模组支持切换式与非门闪速存储器接口，该存储器控制器同时使能该至少一第一存储器芯片与该至少一第二存储器芯片，并指派同一写入信号给该至少一第一存储器芯片及该至少一第二存储器芯片，且指派一第一读取信号及一第一数据选通信号给该至少一第一存储器芯片，以及指派一第二读取信号及一第二数据选通信号给该至少一第二存储器芯片，以触发该至少一第一存储器芯片与该至少一第二存储器芯片在同时分别将该数据从该至少一第一存储器芯片读出至该数据输入/输出总线上与将该数据从该数据输入/输出总线上写入至该至少一第二存储器芯片中。
25.根据权利要求24所述的存储器储存装置，其中该写入信号维持在一第二特定准位、该第二读取信号维持在一第一特定准位，且该第一读取信号、该第一数据选通信号以及该第二数据选通信号均交替处于该第一特定准位与该第二特定准位，而该至少一第一存储器芯片在该第一数据选通信号的每一时脉边缘将该数据传送至该数据输入/输出总线，且该至少一第二存储器芯片在该第二数据选通信号的各时脉边缘将被传送至该数据输入/输出总线的该数据存入该至少一第二存储器芯片的一暂存区。
26.根据权利要求19所述的存储器储存装置，其中该存储器控制器不断接收该至少一第一存储器芯片传送至该数据输入/输出总线的该数据，并在完全接收对应该读取指令的一完整数据后，对该完整数据执行一错误检查与校正程序。
27.根据权利要求26所述的存储器储存装置，其中在执行该错误检查与校正程序后，若没有数据错误，该存储器控制器命令该至少一第二存储器芯片将已暂存在该至少一第二存储器芯片的一暂存区中的该完整数据写入该至少一第二存储器芯片的至少一实体页面，而若有数据错误，该存储器控制器对该至少一第二存储器芯片下达一特定指令以修正暂存在该至少一第二存储器芯片的该暂存区中的该完整数据，并命令该至少一第二存储器芯片将修正后的该完整数据写入该至少一第二存储器芯片的该至少一实体页面。
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