KR20180113371A - 데이터 저장 장치 - Google Patents

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KR20180113371A
KR20180113371A KR1020170044827A KR20170044827A KR20180113371A KR 20180113371 A KR20180113371 A KR 20180113371A KR 1020170044827 A KR1020170044827 A KR 1020170044827A KR 20170044827 A KR20170044827 A KR 20170044827A KR 20180113371 A KR20180113371 A KR 20180113371A
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장채규
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에스케이하이닉스 주식회사
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Abstract

데이터 저장 장치는 입력 클럭 신호 라인 및 적어도 하나의 입출력 신호 라인을 공유하는 제1 및 제2 메모리 장치들; 및 상기 제1 및 제2 메모리 장치들을 동시에 인에이블시키고, 입력 클럭 신호를 상기 입력 클럭 신호 라인으로 전송하고 상기 입력 클럭 신호에 동기화된 입력 신호를 상기 입출력 신호 라인으로 전송함으로써 상기 제1 및 제2 메모리 장치들을 제어하도록 구성된 컨트롤러를 포함한다.

Description

데이터 저장 장치{DATA STORAGE DEVICE}
본 발명은 데이터 저장 장치에 관한 것으로, 더욱 상세하게는 메모리 장치를 포함하는 데이터 저장 장치에 관한 것이다.
데이터 저장 장치는 외부 장치의 라이트 요청에 응답하여, 외부 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 데이터 저장 장치는 외부 장치의 리드 요청에 응답하여, 저장된 데이터를 외부 장치로 제공하도록 구성될 수 있다. 외부 장치는 데이터를 처리할 수 있는 전자 장치로서, 컴퓨터, 디지털 카메라 또는 휴대폰 등을 포함할 수 있다. 데이터 저장 장치는 외부 장치에 내장되어 동작하거나, 분리 가능한 형태로 제작되어 외부 장치에 연결됨으로써 동작할 수 있다.
본 발명의 실시 예는 동작 속도가 향상된 데이터 저장 장치를 제공하는 데 있다.
본 발명의 실시 예에 따른 데이터 저장 장치는 입력 클럭 신호 라인 및 적어도 하나의 입출력 신호 라인을 공유하는 제1 및 제2 메모리 장치들; 및 상기 제1 및 제2 메모리 장치들을 동시에 인에이블시키고, 입력 클럭 신호를 상기 입력 클럭 신호 라인으로 전송하고 상기 입력 클럭 신호에 동기화된 입력 신호를 상기 입출력 신호 라인으로 전송함으로써 상기 제1 및 제2 메모리 장치들을 제어하도록 구성된 컨트롤러를 포함할 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치는 인에이블 신호 라인, 입력 클럭 신호 라인 및 적어도 하나의 입출력 신호 라인을 공유하는 제1 및 제2 메모리 장치들; 및 인에이블된 인에이블 신호를 상기 인에이블 신호 라인으로 전송한 뒤, 입력 클럭 신호를 상기 입력 클럭 신호 라인으로 전송하고 상기 입력 클럭 신호에 동기화된 입력 신호를 상기 입출력 신호 라인으로 전송하도록 구성된 컨트롤러를 포함하되, 상기 제1 및 제2 메모리 장치들은 상기 입출력 신호 라인으로부터 상기 입력 신호를 선택적으로 수신할 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치는 출력 클럭 신호 라인 및 적어도 하나의 입출력 신호 라인을 공유하는 제1 및 제2 메모리 장치들; 및 상기 제1 및 제2 메모리 장치들을 동시에 인에이블시키고, 출력 클럭 신호를 상기 출력 클럭 신호 라인으로 전송함으로써 상기 제1 및 제2 메모리 장치들을 제어하도록 구성된 컨트롤러를 포함하되, 상기 제1 및 제2 메모리 장치들은 상기 출력 클럭 신호의 서로 다른 방향의 엣지들에 각각 응답하여 상기 입출력 신호 라인을 통해 상기 컨트롤러로 출력 신호를 전송할 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치는 향상된 동작 속도를 제공할 수 있다.
도1은 본 발명의 실시 예에 따른 데이터 저장 장치를 도시한 블록도,
도2는 도1의 컨트롤러가 동시 인에이블 모드에서 제1 메모리 장치 및 제2 메모리 장치로 전송하는 신호들을 도시한 파형도,
도3은 도1의 컨트롤러가 동시 인에이블 모드에서 제1 메모리 장치 및 제2 메모리 장치와 주고 받는 신호들을 도시한 파형도,
도4a 및 도4b는 도1의 제1 버퍼의 동작을 설명하기 위한 도면이다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도1은 본 발명의 실시 예에 따른 데이터 저장 장치(10)를 도시한 블록도이다.
데이터 저장 장치(10)는 외부 장치의 라이트 요청에 응답하여, 외부 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 데이터 저장 장치(10)는 외부 장치의 리드 요청에 응답하여, 저장된 데이터를 외부 장치로 제공하도록 구성될 수 있다.
데이터 저장 장치(10)는 PCMCIA(Personal Computer Memory Card International Association) 카드, CF(Compact Flash) 카드, 스마트 미디어 카드, 메모리 스틱, 다양한 멀티 미디어 카드(MMC, eMMC, RS-MMC, MMC-micro), SD(Secure Digital) 카드(SD, Mini-SD, Micro-SD), UFS(Universal Flash Storage) 또는 SSD(Solid State Drive) 등으로 구성될 수 있다.
데이터 저장 장치(10)는 컨트롤러(100), 제1 메모리 장치(210) 및 제2 메모리 장치(220)를 포함할 수 있다.
컨트롤러(100)는 외부 장치로부터 전송된 라이트 요청에 응답하여 제1 메모리 장치(210) 및 제2 메모리 장치(220)에 데이터를 저장하고, 외부 장치로부터 전송된 리드 요청에 응답하여 제1 메모리 장치(210) 및 제2 메모리 장치(220)에 저장된 데이터를 리드하여 외부 장치로 출력할 수 있다.
컨트롤러(100)는 제1 메모리 장치(210) 및 제2 메모리 장치(220)와 인에이블 신호 라인(/EN), 적어도 하나의 입출력 신호 라인(IO), 클럭 신호 라인들(CK) 및 제어 신호 라인들(CTR)로 연결될 수 있다. 클럭 신호 라인들(CK)은 입력 클럭 신호 라인(CKI) 및 출력 클럭 신호 라인(CKO)을 포함할 수 있다. 제어 신호 라인들(CTR)은, 예를 들어, 커맨드 래치 인에이블 신호 라인(CLE) 및 어드레스 래치 인에이블 신호 라인(ALE) 등을 포함할 수 있다.
상술된 신호 라인들을 통해 컨트롤러(100)가 제1 메모리 장치(210) 및 제2 메모리 장치(220)를 제어하는 방법을 살펴보면, 컨트롤러(100)는 제1 메모리 장치(210) 및 제2 메모리 장치(220)를 인에이블시키기 위해, 인에이블 신호 라인(/EN)을 통해 제1 메모리 장치(210) 및 제2 메모리 장치(220)로 인에이블 신호를 전송할 수 있다.
컨트롤러(100)는 입출력 신호 라인(IO)을 통해 제1 메모리 장치(210) 및 제2 메모리 장치(220)로 커맨드, 어드레스 및 데이터와 같은 입력 신호를 전송할 수 있다. 또한, 컨트롤러(100)는 입출력 신호 라인(IO)을 통해 제1 메모리 장치(210) 및 제2 메모리 장치(220)로부터 데이터와 같은 출력 신호를 수신할 수 있다.
컨트롤러(100)는, 제1 메모리 장치(210) 및 제2 메모리 장치(220)가 입출력 신호 라인(IO)으로부터 입력 신호를 수신할 타이밍을 지정해주기 위해, 입력 클럭 신호 라인(CKI)을 통해 제1 메모리 장치(210) 및 제2 메모리 장치(220)로 입력 클럭 신호를 전송할 수 있다. 또한, 컨트롤러(100)는, 제1 메모리 장치(210) 및 제2 메모리 장치(220)가 입출력 신호 라인(IO)으로 출력 신호를 전송할 타이밍을 지정해주기 위해, 출력 클럭 신호 라인(CKO)을 통해 제1 메모리 장치(210) 및 제2 메모리 장치(220)로 출력 클럭 신호를 전송할 수 있다.
컨트롤러(100)는, 제1 메모리 장치(210) 및 제2 메모리 장치(220)가 입출력 신호 라인(IO)으로 전송된 입력 신호를 커맨드로 인식하도록, 커맨드 래치 인에이블 신호 라인(CLE)을 통해 제1 메모리 장치(210) 및 제2 메모리 장치(220)로 커맨드 래치 인에이블 신호를 전송할 수 있다.
컨트롤러(100)는, 제1 메모리 장치(210) 및 제2 메모리 장치(220)가 입출력 신호 라인(IO)으로 전송된 신호들을 어드레스로 인식하도록, 어드레스 래치 인에이블 신호 라인(ALE)을 통해 제1 메모리 장치(210) 및 제2 메모리 장치(220)로 어드레스 래치 인에이블 신호를 전송할 수 있다.
즉, 컨트롤러(100)는, 제1 메모리 장치(210) 및 제2 메모리 장치(220)가 인에이블 신호 라인(/EN)을 통해 전송된 인에이블된 인에이블 신호에 응답하여 인에이블 상태에 있을 때, 입출력 신호 라인(IO), 클럭 신호 라인들(CK) 및 제어 신호 라인들(CTR)을 통해 상술된 신호들을 전송함으로써 제1 메모리 장치(210) 및 제2 메모리 장치(220)를 제어할 수 있다. 이때, 제1 메모리 장치(210) 및 제2 메모리 장치(220)는 인에이블 신호 라인(/EN)을 공유하므로, 동시에 인에이블될 수 있다. 동시에 인에이블된 제1 메모리 장치(210) 및 제2 메모리 장치(220)는 입출력 신호 라인(IO)도 공유하므로, 입출력 신호 라인(IO)으로 전송된 입력 신호를 선택적으로 수신하여야 할 것이다. 본 발명에 따르면, 컨트롤러(100)는 동시에 인에이블된 제1 메모리 장치(210) 및 제2 메모리 장치(220)가 입출력 신호 라인(IO)으로부터 입력 신호를 동시에 수신하지 않고, 선택적으로 수신하도록 제1 메모리 장치(210) 및 제2 메모리 장치(220)를 후술할 방법에 따라 설정할 수 있다. 제1 메모리 장치(210) 및 제2 메모리 장치(220)는 설정에 따라, 입출력 신호 라인(IO)으로부터 입력 신호를 동시에 수신하지 않고, 자신이 수신해야 할 입력 신호만을 선택적으로 수신할 수 있다.
구체적으로, 컨트롤러(100)는 제1 메모리 장치(210)가 입력 클럭 신호 라인(CKI)으로 전송된 입력 클럭 신호의 폴링 엣지에 응답하여 입출력 신호 라인(IO)으로부터 입력 신호를 수신하고, 제2 메모리 장치(220)가 입력 클럭 신호 라인(CKI)으로 전송된 입력 클럭 신호의 라이징 엣지에 응답하여 입출력 신호 라인(IO)으로부터 입력 신호를 수신하도록 제1 메모리 장치(210) 및 제2 메모리 장치(220)를 설정할 수 있다. 따라서, 제1 메모리 장치(210) 및 제2 메모리 장치(220)는 입력 클럭 신호에 응답하여 입출력 신호 라인(IO)으로부터 입력 신호를 교대로 수신할 수 있다.
상술한 동시 인에이블 모드에서, 컨트롤러(100)는 제1 메모리 장치(210)로 제공될 입력 신호와 제2 메모리 장치(220)로 제공될 입력 신호를 입력 클럭 신호의 폴링 엣지 및 라이징 엣지를 기준으로 교대로 정렬시켜 입출력 신호 라인(IO)으로 전송할 수 있다. 컨트롤러(100)는 제1 메모리 장치(210)로 제공될 입력 신호와 제2 메모리 장치(220)로 제공될 입력 신호를 입력 클럭 신호의 서로 다른 방향의 엣지들에 교대로 동기화시킬 수 있다. 즉, 컨트롤러(100)는 제1 메모리 장치(210)로 제공할 입력 신호를 입력 클럭 신호의 폴링 엣지에 동기화시킬 수 있다. 컨트롤러(100)는 제2 메모리 장치(220)로 제공할 입력 신호를 입력 클럭 신호의 라이징 엣지에 동기화시킬 수 있다. 컨트롤러(100)는 제1 메모리 장치(210)로 제공할 입력 신호 및 제2 메모리 장치(220)로 제공할 입력 신호를 입출력 신호 라인(IO)으로 입력 클럭 신호의 반 주기 이하의 주기로 교대로 전송할 수 있다.
이와 유사하게, 리드 동작과 관련하여, 컨트롤러(100)는 동시에 인에이블된 제1 메모리 장치(210) 및 제2 메모리 장치(220)가 입출력 신호 라인(IO)으로 출력 신호를 동시에 전송하지 않고, 출력 클럭 신호의 반 주기 이하의 주기로 교대로 전송하도록 제1 메모리 장치(210) 및 제2 메모리 장치(220)를 설정할 수 있다. 구체적으로, 컨트롤러(100)는, 제1 메모리 장치(210)가 출력 클럭 신호 라인(CKO)으로 전송된 출력 클럭 신호의 폴링 엣지에 응답하여 입출력 신호 라인(IO)으로 출력 신호를 전송하고, 제2 메모리 장치(220)가 출력 클럭 신호 라인(CKO)으로 전송된 출력 클럭 신호의 라이징 엣지에 응답하여 입출력 신호 라인(IO)으로 출력 신호를 전송하도록 설정할 수 있다.
상술된 바와 같이 동작하는 제1 메모리 장치(210) 및 제2 메모리 장치(220)는 동시 인에이블 모드에 있는 것으로 정의될 수 있다. 컨트롤러(100)는 제1 메모리 장치(210) 및 제2 메모리 장치(220)를 동시 인에이블 모드에서 제어하기 위해 동시 인에이블 모드 설정 커맨드를 제1 메모리 장치(210) 및 제2 메모리 장치(220)로 전송할 수 있다.
실시 예에 따라, 컨트롤러(100)는 제1 메모리 장치(210) 및 제2 메모리 장치(220) 중 어느 하나를 대기 모드에서 제어하기 위해 제1 메모리 장치(210) 및 제2 메모리 장치(220) 중 어느 하나로 대기 모드 설정 커맨드를 전송할 수 있다. 제1 메모리 장치(210) 및 제2 메모리 장치(220) 중 모드 설정 커맨드를 통해 대기 모드로 진입한 메모리 장치는 인에이블 신호 라인(/EN)을 통해 인에이블된 인에이블 신호를 수신하더라도, 입출력 신호 라인(IO), 클럭 신호 라인들(CK) 및 제어 신호 라인들(CTR)을 통해 전송된 신호들을 무시할 수 있다. 이때, 제1 메모리 장치(210) 및 제2 메모리 장치(220) 중 대기 모드에 있지 않은 메모리 장치는 동시 인에이블 모드에서 동작하는 바와 실질적으로 동일하게, 동작할 수 있다. 즉, 제1 메모리 장치(210) 및 제2 메모리 장치(220) 중 대기 모드에 있지 않은 메모리 장치는 입력 클럭 신호 라인(CKI)으로부터 수신된 입력 클럭 신호의 특정 방향의 엣지에 응답하여 입출력 신호 라인(IO)으로부터 입력 신호를 수신하고, 출력 클럭 신호 라인(CKO)으로부터 수신된 출력 클럭 신호의 특정 방향의 엣지에 응답하여 입출력 신호 라인(IO)으로 출력 신호를 전송할 수 있다.
정리하면, 컨트롤러(100)는 제1 메모리 장치(210) 및 제2 메모리 장치(220) 중 어느 하나만을 동작시키기 위해서, 다른 하나를 대기 모드로 설정할 수 있다. 그리고, 컨트롤러(100)는 대기 모드를 해제하기 위해서, 대기 모드로 설정된 메모리 장치로 상술한 동시 인에이블 모드 설정 커맨드를 전송할 수 있을 것이다.
실시 예에 따라, 컨트롤러(100)는 제1 메모리 장치(210) 및 제2 메모리 장치(220) 각각이 입력 클럭 신호 및 출력 클럭 신호의 어떤 방향의 엣지에 응답할 것인지를 변경할 수 있다. 예를 들어, 컨트롤러(100)는 제1 메모리 장치(210)가 입력 클럭 신호의 폴링 엣지에 응답하도록 설정했던 것을 입력 클럭 신호의 라이징 엣지에 응답하도록 변경할 수 있다.
실시 예에 따라, 컨트롤러(100)는 제1 메모리 장치(210)가 입력 클럭 신호와 출력 클럭 신호에 대해 서로 다른 방향의 엣지들에 응답하도록 설정할 수 있다. 예를 들어, 컨트롤러(100)는 제1 메모리 장치(210)가 입력 클럭 신호의 폴링 엣지에 응답하고, 출력 클럭 신호의 라이징 엣지에 응답하도록 설정할 수 있다.
실시 예에 따라, 컨트롤러(100)는 제1 메모리 장치(210) 및 제2 메모리 장치(220)가 동일한 타입의 동작을 수행해야 할 때, 동시 인에이블 모드에서 동작할 수 있다. 예를 들어, 컨트롤러(100)는 제1 메모리 장치(210) 및 제2 메모리 장치(220) 모두에 대해 라이트 동작을 수행할 때, 동시 인에이블 모드에서 동작할 수 있다. 또는, 컨트롤러(100)는 제1 메모리 장치(210) 및 제2 메모리 장치(220) 모두에 대해 리드 동작을 수행할 때, 동시 인에이블 모드에서 동작할 수 있다.
제1 메모리 장치(210) 및 제2 메모리 장치(220)는 컨트롤러(100)의 제어에 따라, 컨트롤러(100)로부터 전송된 데이터를 저장하고, 저장된 데이터를 리드하여 컨트롤러(100)로 전송할 수 있다. 제1 메모리 장치(210) 및 제2 메모리 장치(220)는 인에이블 신호 라인(/EN)으로부터 수신된 인에이블 신호에 응답하여 동시에 인에이블될 수 있다. 제1 메모리 장치(210) 및 제2 메모리 장치(220)는 인에이블된 상태에서 입출력 신호 라인(IO), 클럭 신호 라인들(CK) 및 제어 신호 라인들(CTR)로부터 수신된 신호에 응답하여 내부 동작을 수행할 수 있다.
컨트롤러(100)의 설정에 따라, 제1 메모리 장치(210) 및 제2 메모리 장치(220)는 입력 클럭 신호 라인(CKI)으로부터 수신된 입력 클럭 신호의 서로 다른 방향의 엣지들에 각각 응답하여 입출력 신호 라인(IO)으로부터 입력 신호를 수신하도록 설정될 수 있다.
컨트롤러(100)의 설정에 따라, 제1 메모리 장치(210) 및 제2 메모리 장치(220)는 출력 클럭 신호 라인(CKO)으로부터 수신된 출력 클럭 신호의 서로 다른 방향의 엣지들에 각각 응답하여 입출력 신호 라인(IO)으로 출력 신호를 전송하도록 설정될 수 있다. 이때, 제1 메모리 장치(210) 및 제2 메모리 장치(220)는 입출력 신호 라인(IO)으로 출력 신호를 동시에 전송하지 않고, 출력 클럭 신호의 반 주기 이하의 주기로 교대로 전송할 수 있다.
제1 메모리 장치(210)는 제1 버퍼(211)를 포함하고, 제2 메모리 장치(220)는 제2 버퍼(221)를 포함할 수 있다. 제1 버퍼(211) 및 제2 버퍼(221) 각각은 입력 클럭 신호 라인(CKI)으로부터 수신된 입력 클럭 신호에 응답하여 입출력 신호 라인(IO)으로부터 입력 신호를 수신하고, 수신된 입력 신호를 버퍼링할 수 있다. 제1 버퍼(211) 및 제2 버퍼(221) 각각은 버퍼링한 신호를 제1 메모리 장치(210) 및 제2 메모리 장치(220) 각각의 내부 클럭 신호에 동기화시켜 제1 메모리 장치(210) 및 제2 메모리 장치(220) 각각의 내부 회로로 전송할 수 있다. 제1 버퍼(211) 및 제2 버퍼(221) 각각은 입력 클럭 신호 라인(CKI)으로부터 수신된 입력 클럭 신호의 특정 방향의 엣지에 응답하여 입출력 신호 라인(IO)으로부터 입력 신호를 수신하도록 설정될 수 있다. 또한, 제1 버퍼(211) 및 제2 버퍼(221) 각각은 출력 클럭 신호 라인(CKO)으로부터 수신된 출력 클럭 신호의 특정 방향의 엣지에 응답하여 입출력 신호 라인(IO)으로 출력 신호를 전송하도록 설정될 수 있다.
제1 메모리 장치(210) 및 제2 메모리 장치(220) 각각은 비휘발성 메모리 장치 또는 휘발성 메모리 장치일 수 있다. 비휘발성 메모리 장치는 낸드 플래시(NAND Flash) 또는 노어 플래시(NOR Flash)와 같은 플래시 메모리 장치, FeRAM(Ferroelectrics Random Access Memory), PCRAM(Phase-Change Random Access Memory), MRAM(Magnetic Random Access Memory) 또는 ReRAM(Resistive Random Access Memory) 등을 포함할 수 있다. 휘발성 메모리 장치는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory) 등을 포함할 수 있다.
한편, 도1은 데이터 저장 장치(10)가 2개의 제1 메모리 장치(210) 및 제2 메모리 장치(220)를 포함하는 것으로 도시하나, 데이터 저장 장치(10)에 포함되는 메모리 장치들의 개수는 이에 제한되지 않는다. 실시 예에 따라, 데이터 저장 장치(10)는 제1 메모리 장치(210) 및 제2 메모리 장치(220)와 같이 복수의 신호 라인들을 공유하는 메모리 장치들의 쌍을 복수개 포함할 수 있다.
도2는 도1의 컨트롤러(100)가 동시 인에이블 모드에서 제1 메모리 장치(210) 및 제2 메모리 장치(220)로 전송하는 신호들을 도시한 파형도이다. 도2는, 예를 들어, 제1 메모리 장치(210) 및 제2 메모리 장치(220)에 대해 라이트 동작이 수행될 때 컨트롤러(100)가 신호 라인들(/EN, CLE, ALE, CKI, IO)을 통해 제1 메모리 장치(210) 및 제2 메모리 장치(220)로 전송하는 신호들을 도시한다. 인에이블 신호 라인(/EN)으로 전송되는 인에이블 신호는, 예를 들어, 논리 하이의 레벨로 디스에이블되고 논리 로우의 레벨로 인에이블될 수 있다. 커맨드 래치 인에이블 신호 라인(CLE)으로 전송되는 커맨드 래치 인에이블 신호 및 어드레스 래치 인에이블 신호 라인(ALE)으로 전송되는 어드레스 래치 인에이블 신호는, 예를 들어, 논리 로우의 레벨로 디스에이블되고 논리 하이의 레벨로 인에이블될 수 있다. 클럭 신호는 초기에, 예를 들어, 논리 하이의 레벨로 유지되지만, 실시 예에 따라 논리 로우의 레벨로 유지될 수도 있다. 도2를 설명하기에 앞서, 컨트롤러(100)는 입력 클럭 신호의 폴링 엣지에 응답하도록 제1 메모리 장치(210)를 설정하고, 입력 클럭 신호의 라이징 엣지에 응답하도록 제2 메모리 장치(220)를 설정한 것으로 가정한다.
도2를 참조하면, 구간(T1)에서, 컨트롤러(100)는 인에이블 신호 라인(/EN)을 통해 인에이블된 인에이블 신호를 전송할 수 있다. 제1 메모리 장치(210) 및 제2 메모리 장치(220)는 인에이블된 인에이블 신호에 응답하여 동시에 인에이블될 수 있다. 인에이블 신호는 제1 메모리 장치(210) 및 제2 메모리 장치(220)의 라이트 동작이 완료될 때까지 인에이블될 수 있다.
구간(T2)에서, 컨트롤러(100)는, 제1 메모리 장치(210) 및 제2 메모리 장치(220)가 입출력 신호 라인(IO)으로 전송될 입력 신호를 커맨드로 인식하도록, 인에이블된 커맨드 래치 인에이블 신호를 커맨드 래치 인에이블 신호 라인(CLE)을 통해 전송할 수 있다. 그리고, 컨트롤러(100)는 입력 클럭 신호 라인(CKI)으로 입력 클럭 신호를 전송하고, 입력 클럭 신호에 동기화된 라이트 커맨드들(WC1, WC2)을 입출력 신호 라인(IO)으로 전송할 수 있다. 구체적으로, 컨트롤러(100)는 제1 메모리 장치(210)로 제공될 라이트 커맨드(WC1)를 입력 클럭 신호의 폴링 엣지에 동기화시키고, 제2 메모리 장치(220)로 제공될 라이트 커맨드(WC2)를 입력 클럭 신호의 라이징 엣지에 동기화시킬 수 있다. 제1 메모리 장치(210)는 입력 클럭 신호의 폴링 엣지에 응답하여 입출력 신호 라인(IO)으로부터 라이트 커맨드(WC1)를 수신하고, 제2 메모리 장치(220)는 입력 클럭 신호의 라이징 엣지에 응답하여 입출력 신호 라인(IO)으로부터 라이트 커맨드(WC2)를 수신할 수 있다.
구간(T3)에서, 컨트롤러(100)는 커맨드 래치 인에이블 신호를 디스에이블시킬 수 있다. 그리고, 컨트롤러(100)는, 제1 메모리 장치(210) 및 제2 메모리 장치(220)가 입출력 신호 라인(IO)으로 전송될 신호를 어드레스로 인식하도록, 인에이블된 어드레스 래치 인에이블 신호를 어드레스 래치 인에이블 신호 라인(ALE)을 통해 전송할 수 있다. 그리고, 컨트롤러(100)는 입력 클럭 신호에 동기화된 어드레스들(A11~A22)을 입출력 신호 라인(IO)으로 전송할 수 있다. 구체적으로, 컨트롤러(100)는 제1 메모리 장치(210)로 제공될 어드레스(A11, A12)를 입력 클럭 신호의 폴링 엣지에 동기화시키고, 제2 메모리 장치(220)로 제공될 어드레스(A21, A22)를 입력 클럭 신호의 라이징 엣지에 동기화시킬 수 있다. 제1 메모리 장치(210)는 입력 클럭 신호의 폴링 엣지에 응답하여 입출력 신호 라인으로부터 어드레스(A11, A12)를 수신하고, 제2 메모리 장치(220)는 입력 클럭 신호의 라이징 엣지에 응답하여 입출력 신호 라인으로부터 어드레스(A21, A22)를 수신할 수 있다.
구간(T4)에서, 컨트롤러(100)는, 커맨드 래치 인에이블 신호 및 어드레스 래치 인에이블 신호를 디스에이블시킬 수 있다. 커맨드 래치 인에이블 신호 및 어드레스 래치 인에이블 신호가 디스에이블될 때, 제1 메모리 장치(210) 및 제2 메모리 장치(220)는 입출력 신호 라인(IO)으로 전송된 입력 신호를 데이터로 인식할 수 있다. 컨트롤러(100)는 입력 클럭 신호에 동기화된 데이터(D11~D23)를 입출력 신호 라인(IO)으로 전송할 수 있다. 구체적으로, 컨트롤러(100)는 제1 메모리 장치(210)로 제공될 데이터(D11, D12, D13)를 입력 클럭 신호의 폴링 엣지에 동기화시키고, 제2 메모리 장치(220)로 제공될 데이터(D21, D22, D23)를 입력 클럭 신호의 라이징 엣지에 동기화시킬 수 있다. 제1 메모리 장치(210)는 입력 클럭 신호의 폴링 엣지에 응답하여 입출력 신호 라인(IO)으로부터 데이터(D11, D12, D13)를 수신하고, 제2 메모리 장치(220)는 입력 클럭 신호의 라이징 엣지에 응답하여 입출력 신호 라인(IO)으로부터 데이터(D21, D22, D23)를 수신할 수 있다.
도3은 도1의 컨트롤러(100)가 동시 인에이블 모드에서 제1 메모리 장치(210) 및 제2 메모리 장치(220)와 주고 받는 신호들을 도시한 파형도이다. 도3은, 예를 들어, 제1 메모리 장치(210) 및 제2 메모리 장치(220)에 대해 리드 동작이 수행될 때, 컨트롤러(100)가 신호 라인들(/EN, CLE, ALE, CKO, IO)을 통해 제1 메모리 장치(210) 및 제2 메모리 장치(220)와 주고 받는 신호들을 도시한다. 도3을 설명하기에 앞서, 컨트롤러(100)는 입력 클럭 신호의 폴링 엣지에 응답하도록 제1 메모리 장치(210)를 설정하고, 입력 클럭 신호의 라이징 엣지에 응답하도록 제2 메모리 장치(220)를 설정한 것으로 가정한다.
도3을 참조하면, 구간(T11)에서, 컨트롤러(100)는 인에이블 신호 라인(/EN)을 통해 인에이블된 인에이블 신호를 전송할 수 있다. 제1 메모리 장치(210) 및 제2 메모리 장치(220)는 인에이블된 인에이블 신호에 응답하여 동시에 인에이블될 수 있다. 인에이블 신호는 제1 메모리 장치(210) 및 제2 메모리 장치(220)의 리드 동작이 완료될 때까지 인에이블될 수 있다.
구간(T12)에서, 컨트롤러(100)는, 제1 메모리 장치(210) 및 제2 메모리 장치(220)가 입출력 신호 라인(IO)으로 전송될 입력 신호를 커맨드로 인식하도록, 인에이블된 커맨드 래치 인에이블 신호를 커맨드 래치 인에이블 신호 라인(CLE)을 통해 전송할 수 있다. 그리고, 컨트롤러(100)는 입력 클럭 신호 라인(CKI)으로 입력 클럭 신호를 전송하고, 입력 클럭 신호에 동기화된 리드 커맨드들(RC1, RC2)을 입출력 신호 라인(IO)으로 전송할 수 있다. 구체적으로, 컨트롤러(100)는 제1 메모리 장치(210)로 제공될 리드 커맨드(RC1)를 입력 클럭 신호의 폴링 엣지에 동기화시키고, 제2 메모리 장치(220)로 제공될 리드 커맨드(RC2)를 입력 클럭 신호의 라이징 엣지에 동기화시킬 수 있다. 제1 메모리 장치(210)는 입력 클럭 신호의 폴링 엣지에 응답하여 입출력 신호 라인(IO)으로부터 리드 커맨드(RC1)를 수신하고, 제2 메모리 장치(220)는 입력 클럭 신호의 라이징 엣지에 응답하여 입출력 신호 라인(IO)으로부터 리드 커맨드(RC2)를 수신할 수 있다.
구간(T13)에서, 컨트롤러(100)는 커맨드 래치 인에이블 신호를 디스에이블시킬 수 있다. 그리고, 컨트롤러(100)는, 제1 메모리 장치(210) 및 제2 메모리 장치(220)가 입출력 신호 라인(IO)으로 전송될 신호를 어드레스로 인식하도록, 인에이블된 어드레스 래치 인에이블 신호를 어드레스 래치 인에이블 신호 라인(ALE)을 통해 전송할 수 있다. 그리고, 컨트롤러(100)는 입력 클럭 신호에 동기화된 어드레스들(A11~A22)을 입출력 신호 라인(IO)으로 전송할 수 있다. 구체적으로, 컨트롤러(100)는 제1 메모리 장치(210)로 제공될 어드레스(A11, A12)를 입력 클럭 신호의 폴링 엣지에 동기화시키고, 제2 메모리 장치(220)로 제공될 어드레스(A21, A22)를 입력 클럭 신호의 라이징 엣지에 동기화시킬 수 있다. 제1 메모리 장치(210)는 입력 클럭 신호의 폴링 엣지에 응답하여 입출력 신호 라인으로부터 어드레스(A11, A12)를 수신하고, 제2 메모리 장치(220)는 입력 클럭 신호의 라이징 엣지에 응답하여 입출력 신호 라인으로부터 어드레스(A21, A22)를 수신할 수 있다.
구간(T14)에서, 컨트롤러(100)는, 커맨드 래치 인에이블 신호 및 어드레스 래치 인에이블 신호를 디스에이블시킬 수 있다. 제1 메모리 장치(210) 및 제2 메모리 장치(220)는 리드 커맨드들(RC1, RC2)에 각각 응답하여 리드 동작을 수행할 수 있다.
구간(T15)에서, 컨트롤러(100)는, 출력 클럭 신호 라인(CKO)으로 출력 클럭 신호를 전송할 수 있다. 제1 메모리 장치(210) 및 제2 메모리 장치(220)는 출력 클럭 신호에 동기화된 데이터(D11~D22)을 입출력 신호 라인(IO)으로 전송할 수 있다. 구체적으로, 제1 메모리 장치(210)는 컨트롤러(100)로 전송할 데이터(D11, D12)를 출력 클럭 신호의 폴링 엣지에 동기화시키고, 제2 메모리 장치(220)는 컨트롤러(100)로 전송할 데이터(D21, D22)를 출력 클럭 신호의 라이징 엣지에 동기화시킬 수 있다.
도4a 및 도4b는 도1의 제1 버퍼(211)의 동작을 설명하기 위한 도면이다. 본 명세서는 도4a 및 도4b를 통해 제1 버퍼(211)의 동작만을 설명할 것이지만, 제2 버퍼(221)도 제1 버퍼(211)와 실질적으로 유사하게 동작할 수 있다.
우선 도4a를 참조하면, 제1 버퍼(211)는 입력 클럭 신호 라인(CKI)으로부터 수신된 입력 클럭 신호의 폴링 엣지에 응답하여 입출력 신호 라인(IO)으로부터 입력 신호를 수신할 수 있다. 이때, 입력 클럭 신호의 주기(IP)는 제1 메모리 장치(210)의 내부 클럭 신호(ICK)의 주기(MP)보다 짧을 수 있다. 따라서, 제1 버퍼(211)는 입출력 신호 라인(IO)으로부터 수신한 입력 신호를 버퍼링하고 내부 클럭 신호(ICK)에 동기화시켜 제1 메모리 장치(210)의 내부 회로(212)로 출력할 수 있다.
실시 예에 따라, 제1 버퍼(211)는 입력 클럭 신호 라인(CKI)으로부터 수신된 입력 클럭 신호의 주기(IP)가 내부 클럭 신호(ICK)의 주기(MP)와 동일할 경우, 입출력 신호 라인(IO)으로부터 수신된 입력 신호를 버퍼링하지 않고 내부 회로(212)로 전송할 수 있다.
또한 도4b를 참조하면, 제1 버퍼(211)는 출력 클럭 신호 라인(CKO)으로부터 수신된 출력 클럭 신호의 폴링 엣지에 응답하여 입출력 신호 라인(IO)으로 출력 신호를 전송할 수 있다. 이때, 출력 클럭 신호의 주기(OP)는 제1 메모리 장치(210)의 내부 클럭 신호(ICK)의 주기(MP)보다 짧을 수 있다. 따라서, 제1 버퍼(211)는 내부 회로(212)로부터 내부 클럭 신호(ICK)의 주기(MP)로 내부 신호를 수신하고, 내부 신호를 출력 클럭 신호의 주기(OP)로 입출력 신호 라인(IO)으로 전송할 수 있다.
실시 예에 따라, 제1 버퍼(211)는 출력 클럭 신호 라인(CKO)으로부터 수신된 출력 클럭 신호의 주기(OP)가 내부 클럭 신호(ICK)의 주기(MP)와 동일할 경우, 내부 회로(212)로부터 전송된 내부 신호를 버퍼링하지 않고 입출력 신호 라인(IO)으로 전송할 수 있다.
본 발명에 따르면, 컨트롤러(100)는 제1 및 제2 메모리 장치들(210, 220)을 동시에 인에이블시켜 라이트 동작 및 리드 동작 등을 수행할 수 있으므로, 동작 속도가 향상될 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 데이터 저장 장치
100: 컨트롤러
210: 제1 메모리 장치
211: 제1 버퍼
220: 제2 메모리 장치
221: 제2 버퍼

Claims (20)

  1. 입력 클럭 신호 라인 및 적어도 하나의 입출력 신호 라인을 공유하는 제1 및 제2 메모리 장치들; 및
    상기 제1 및 제2 메모리 장치들을 동시에 인에이블시키고, 입력 클럭 신호를 상기 입력 클럭 신호 라인으로 전송하고 상기 입력 클럭 신호에 동기화된 입력 신호를 상기 입출력 신호 라인으로 전송함으로써 상기 제1 및 제2 메모리 장치들을 제어하도록 구성된 컨트롤러를 포함하는 데이터 저장 장치.
  2. 제1항에 있어서,
    상기 제1 및 제2 메모리 장치들은 인에이블 신호 라인을 더 공유하고,
    상기 컨트롤러는 인에이블 신호를 상기 인에이블 신호 라인으로 전송함으로써 상기 제1 및 제2 메모리 장치들을 동시에 인에이블시키는 데이터 저장 장치.
  3. 제1항에 있어서,
    상기 제1 및 제2 메모리 장치들은 상기 입력 클럭 신호의 서로 다른 방향의 엣지들에 각각 응답하여 상기 입출력 신호 라인으로부터 상기 입력 신호를 수신하는 데이터 저장 장치.
  4. 제1항에 있어서,
    상기 컨트롤러는 상기 제1 메모리 장치로 제공될 입력 신호 및 상기 제2 메모리 장치로 제공될 입력 신호를 상기 입력 클럭 신호의 엣지들에 교대로 동기화시키는 데이터 저장 장치.
  5. 제1항에 있어서,
    상기 컨트롤러는 상기 제1 메모리 장치가 상기 입력 클럭 신호의 폴링 엣지에 응답하여 상기 입출력 신호 라인으로부터 상기 입력 신호를 수신하도록 설정하고, 상기 제2 메모리 장치가 상기 입력 클럭 신호의 라이징 엣지에 응답하여 상기 입출력 신호 라인으로부터 상기 입력 신호를 수신하도록 설정하는 데이터 저장 장치.
  6. 제1항에 있어서,
    상기 제1 메모리 장치는 제1 버퍼를 포함하고, 상기 제2 메모리 장치는 제2 버퍼를 포함하고,
    상기 제1 및 제2 버퍼들 각각은 상기 입력 클럭 신호에 응답하여 상기 입출력 라인으로부터 상기 입력 신호를 선택적으로 수신하고, 수신된 입력 신호를 내부 클럭 신호에 동기화시키기 위해 버퍼링하는 데이터 저장 장치.
  7. 제1항에 있어서,
    상기 제1 및 제2 메모리 장치들은 출력 클럭 신호 라인을 더 공유하고, 상기 출력 클럭 신호 라인을 통해 상기 컨트롤러로부터 전송된 출력 클럭 신호를 수신하고, 상기 출력 클럭 신호에 동기화된 출력 신호를 상기 입출력 신호 라인을 통해 컨트롤러로 전송하는 데이터 저장 장치.
  8. 제7항에 있어서,
    상기 제1 및 제2 메모리 장치들은 상기 출력 클럭 신호의 서로 다른 방향의 엣지들에 각각 응답하여 상기 입출력 신호 라인으로 상기 출력 신호를 전송하는 데이터 저장 장치.
  9. 제7항에 있어서,
    상기 컨트롤러는 상기 제1 메모리 장치가 상기 출력 클럭 신호의 폴링 엣지에 응답하여 상기 입출력 신호 라인으로 상기 출력 신호를 전송하도록 설정하고, 상기 제2 메모리 장치가 상기 출력 클럭 신호의 라이징 엣지에 응답하여 상기 입출력 신호 라인으로 상기 출력 신호를 전송하도록 설정하는 데이터 저장 장치.
  10. 인에이블 신호 라인, 입력 클럭 신호 라인 및 적어도 하나의 입출력 신호 라인을 공유하는 제1 및 제2 메모리 장치들; 및
    인에이블된 인에이블 신호를 상기 인에이블 신호 라인으로 전송한 뒤, 입력 클럭 신호를 상기 입력 클럭 신호 라인으로 전송하고 상기 입력 클럭 신호에 동기화된 입력 신호를 상기 입출력 신호 라인으로 전송하도록 구성된 컨트롤러를 포함하되,
    상기 제1 및 제2 메모리 장치들은 상기 입출력 신호 라인으로부터 상기 입력 신호를 선택적으로 수신하는 데이터 저장 장치.
  11. 제10항에 있어서,
    상기 제1 및 제2 메모리 장치들은 상기 인에이블 신호에 응답하여 동시에 인에이블되는 데이터 저장 장치.
  12. 제10항에 있어서,
    상기 제1 및 제2 메모리 장치들은 상기 입력 클럭 신호의 서로 다른 방향의 엣지들에 각각 응답하여 상기 입출력 신호 라인으로부터 상기 입력 신호를 수신하는 데이터 저장 장치.
  13. 제10항에 있어서,
    상기 컨트롤러는 상기 제1 메모리 장치로 제공될 입력 신호 및 상기 제2 메모리 장치로 제공될 입력 신호를 상기 입력 클럭 신호의 엣지들에 교대로 동기화시키는 데이터 저장 장치.
  14. 제10항에 있어서,
    상기 컨트롤러는 상기 제1 메모리 장치가 상기 입력 클럭 신호의 폴링 엣지에 응답하여 상기 입출력 신호 라인으로부터 상기 입력 신호를 수신하도록 설정하고, 상기 제2 메모리 장치가 상기 입력 클럭 신호의 라이징 엣지에 응답하여 상기 입출력 신호 라인으로부터 상기 입력 신호를 수신하도록 설정하는 데이터 저장 장치.
  15. 제10항에 있어서,
    상기 제1 메모리 장치는 제1 버퍼를 포함하고, 상기 제2 메모리 장치는 제2 버퍼를 포함하고,
    상기 제1 및 제2 버퍼들 각각은 상기 입력 클럭 신호에 응답하여 상기 입출력 라인으로부터 상기 입력 신호를 선택적으로 수신하고, 수신된 입력 신호를 내부 클럭 신호에 동기화시키기 위해 버퍼링하는 데이터 저장 장치.
  16. 제10항에 있어서,
    상기 제1 및 제2 메모리 장치들은 출력 클럭 신호 라인을 더 공유하고, 상기 출력 클럭 신호 라인을 통해 상기 컨트롤러로부터 전송된 출력 클럭 신호를 수신하고, 상기 출력 클럭 신호에 동기화된 출력 신호를 상기 입출력 신호 라인을 통해 컨트롤러로 전송하는 데이터 저장 장치.
  17. 제16항에 있어서,
    상기 제1 및 제2 메모리 장치들은 상기 출력 클럭 신호의 서로 다른 방향의 엣지들에 각각 응답하여 상기 입출력 신호 라인으로 상기 출력 신호를 전송하는 데이터 저장 장치.
  18. 제16항에 있어서,
    상기 컨트롤러는 상기 제1 메모리 장치가 상기 출력 클럭 신호의 폴링 엣지에 응답하여 상기 입출력 신호 라인으로 상기 출력 신호를 전송하도록 설정하고, 상기 제2 메모리 장치가 상기 출력 클럭 신호의 라이징 엣지에 응답하여 상기 입출력 신호 라인으로 상기 출력 신호를 전송하도록 설정하는 데이터 저장 장치.
  19. 출력 클럭 신호 라인 및 적어도 하나의 입출력 신호 라인을 공유하는 제1 및 제2 메모리 장치들; 및
    상기 제1 및 제2 메모리 장치들을 동시에 인에이블시키고, 출력 클럭 신호를 상기 출력 클럭 신호 라인으로 전송함으로써 상기 제1 및 제2 메모리 장치들을 제어하도록 구성된 컨트롤러를 포함하되,
    상기 제1 및 제2 메모리 장치들은 상기 출력 클럭 신호의 서로 다른 방향의 엣지들에 각각 응답하여 상기 입출력 신호 라인을 통해 상기 컨트롤러로 출력 신호를 전송하는 데이터 저장 장치.
  20. 제19항에 있어서,
    상기 컨트롤러는 상기 제1 메모리 장치가 상기 출력 클럭 신호의 폴링 엣지에 응답하여 상기 입출력 신호 라인으로 상기 출력 신호를 전송하도록 설정하고, 상기 제2 메모리 장치가 상기 출력 클럭 신호의 라이징 엣지에 응답하여 상기 입출력 신호 라인으로 상기 출력 신호를 전송하도록 설정하는 데이터 저장 장치.
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