JP7316031B2 - メモリ装置、及びそれを含むメモリシステム - Google Patents

メモリ装置、及びそれを含むメモリシステム Download PDF

Info

Publication number
JP7316031B2
JP7316031B2 JP2018164248A JP2018164248A JP7316031B2 JP 7316031 B2 JP7316031 B2 JP 7316031B2 JP 2018164248 A JP2018164248 A JP 2018164248A JP 2018164248 A JP2018164248 A JP 2018164248A JP 7316031 B2 JP7316031 B2 JP 7316031B2
Authority
JP
Japan
Prior art keywords
data
streaming
memory device
memory
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018164248A
Other languages
English (en)
Other versions
JP2019053727A (ja
Inventor
秉 俊 白
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2019053727A publication Critical patent/JP2019053727A/ja
Application granted granted Critical
Publication of JP7316031B2 publication Critical patent/JP7316031B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T1/00—General purpose image data processing
    • G06T1/60—Memory management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
    • G06F1/3215—Monitoring of peripheral devices
    • G06F1/3225—Monitoring of peripheral devices of memory devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H04N23/80—Camera processing pipelines; Components thereof

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Memory System (AREA)

Description

本発明は、メモリ装置、及びそれを含むメモリシステムに係り、さらに詳細には、データストリーミングを行うメモリ装置、及びそれを含むメモリシステムに関する。
半導体メモリ装置（semiconductor memory device）は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ヒ化ガリウム（ＧａＡｓ）、リン化インジウム（ＩｎＰ）のような半導体を利用して具現される記憶装置である。半導体メモリ装置は、大きく見て、揮発性メモリ装置（volatile memory device）及び不揮発性メモリ装置（nonvolatile memory device）に区分される。
不揮発性メモリ装置は、電源供給が遮断されても、保存していたデータが消滅しないメモリ装置である。不揮発性メモリ装置には、ＮＡＮＤフラッシュメモリ（ＮＡＮＤ）、垂直型ＮＡＮＤフラッシュメモリ（ＶＮＡＮＤ）、ＮＯＲフラッシュメモリ（ＮＯＲ flash memory）、抵抗性ＲＡＭ（ＲＲＡＭ（登録商標））、相変化メモリ（ＰＲＡＭ）、磁気抵抗メモリ（ＭＲＡＭ）などが含まれる。
揮発性メモリ装置は、電源供給が遮断されると、保存していたデータが消滅するメモリ装置である。該揮発性メモリ装置には、スタティックランダムアクセスメモリ（ＳＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、ラッチ（latch）、フリップフロップ（flip-flop）、レジスタ（register）が含まれる。
本開示の技術的思想が解決しようとする課題は、メモリコントローラからのストリーミング信号に応答して、自らコマンドを生成することにより、データを効率的に書き込むか、あるいは読み取るメモリ装置を提供するところにある。
本開示の技術的思想が解決しようとする他の課題は、ホストから受信するストリーミングコマンドに応答して、自らコマンドを生成することにより、データを効率的に書き込むか、あるいは読み取るメモリ装置を含むメモリシステムを提供するところにある。
前述のような目的を達成するために、本開示の技術的思想の一側面によるメモリ装置は、複数のメモリセルを含むメモリセルアレイ、前記メモリセルアレイに、データの読み取りまたは書き込みのための制御信号を出力する制御ロジック、及びストリーミング信号に応答して、前記メモリセルアレイからデータを読み取るか、あるいは前記メモリセルアレイにデータを書き込むためのストリーミング動作を遂行するデータストリーマを含み、前記データストリーマは、読み取りまたは書き込みを行おうとする第１データのデータサイズ情報を受信し、前記データサイズ情報に基づいて、少なくとも１つのストリーミング駆動コマンドを、前記制御ロジックに出力することにより、前記ストリーミング動作を遂行することを特徴とする。
本開示の技術的思想の一側面によるメモリコントローラ及びメモリ装置を含むメモリシステムは、前記メモリ装置に書き込むか、あるいは前記メモリ装置から読み取る第１データが、データストリーム及びデータサイズが外部命令によって変わらない決定データである場合、前記メモリ装置に、前記第１データのデータサイズ情報を出力するストリーミングマネージャを含むメモリコントローラ、並びに前記データサイズ情報に基づいて、前記第１データを読み取るか、あるいは書き込むための少なくとも１つのストリーミング駆動コマンドを、前記メモリコントローラの介入なしに自ら生成するストリーミング動作を遂行するデータストリーマを含むメモリ装置を含んでもよい。
本開示の技術的思想の一側面によるイメージ処理装置は、複数のピクセルを含み、前記複数のピクセルに照射される光信号に基づいて、イメージデータを生成するイメージセンサ、前記イメージデータを受信し、前記イメージデータのデータサイズ情報及びストリーミング信号を、メモリ装置に出力するメモリコントローラ、並びに前記イメージデータを保存するメモリセルアレイ、前記メモリセルアレイに、データの読み取りまたは書き込みのための制御信号を出力する制御ロジック、及び前記データサイズ情報を受信して前記データサイズ情報に基づいて、少なくとも１つのストリーミング駆動コマンドを、前記メモリコントローラの介入なしに自ら生成し、生成された前記ストリーミング駆動コマンドを、前記制御ロジックに出力することにより、前記メモリセルアレイに前記イメージデータを書き込むデータストリーマを含むメモリ装置を含んでもよい。
本開示の技術的思想によるメモリ装置は、データを書き込むか、あるいは読み取るためのコマンドを自ら生成することができ、メモリコントローラとメモリ装置との間に、データの書き込みまたは読み取りのためのコマンド送受信量が低減する。それにより、データの書き込みまたは読み取りのための電力消費が減少し、効率的にデータの書き込みまたは読み取りが行われる。
本開示の例示的実施形態によるメモリシステムを示すブロック図である。 本開示の例示的実施形態によるメモリシステムを示すブロック図である。 本開示の例示的実施形態によるメモリコントローラの動作を示すフローチャートである。 本開示の例示的実施形態によるメモリ装置の動作を示すフローチャートである。 本開示の例示的実施形態によるメモリ装置の動作を示すフローチャートである。 本開示の例示的実施形態によるメモリ装置を示すブロック図である。 本開示の例示的実施形態によるメモリセルアレイを示すブロック図である。 本開示の例示的実施形態によるメモリセルアレイを示すブロック図である。 本開示の例示的実施形態によるメモリ装置を示すブロック図である。 本開示の例示的実施形態によるメモリ装置の動作を示すタイミング図である。 本開示の例示的実施形態によるメモリ装置の動作を示すタイミング図である。 本開示の例示的実施形態によるメモリ装置の動作を示すタイミング図である。 本開示の例示的実施形態によるメモリ装置を示すブロック図である。 本開示の例示的実施形態によるメモリ装置の動作を示すタイミング図である。 本開示の例示的実施形態によるメモリ装置の動作を示すタイミング図である。 本開示の例示的実施形態によるメモリシステムを示すブロック図である。 本開示の例示的実施形態によるイメージ処理装置を示すブロック図である。 本開示の例示的実施形態によるコンピュータシステムを示すブロック図である。
図１は、本開示の例示的実施形態によるメモリシステムを示すブロック図である。
図１を参照すれば、メモリシステム１は、メモリコントローラ１０及びメモリ装置２０を含み得る。
メモリコントローラ１０は、メモリ装置２０を制御するための各種信号を、メモリ装置２０に出力することができる。メモリコントローラ１０は、ホストからストリーミングコマンドＣＭＤ＿ＳＴＲを受信することができる。ストリーミングコマンドＣＭＤ＿ＳＴＲは、メモリセルアレイ２２０からデータを読み取るための読み取りストリーミングコマンドＣＭＤ＿ＳＴＲ＿Ｒ、及びメモリセルアレイ２２０にデータを書き込むための書き込みストリーミングコマンドＣＭＤ＿ＳＴＲ＿Ｗのうちいずれか一つを含み得る。読み取りストリーミングコマンドＣＭＤ＿ＳＴＲ＿Ｒは、読み取り対象になるアドレスに係わる情報、読み取り対象になるデータに係わる情報、及び読み取りコマンドを含んでもよく、書き込みストリーミングコマンドＣＭＤ＿ＳＴＲ＿Ｗは、書き込み対象になるデータに係わる情報、及び書き込みコマンドを含んでもよい。
ホストは、読み取られたり書き込まれたりするデータの形態が、外部命令によって変わらず、データサイズが決まっている場合、ストリーミングコマンドＣＭＤ＿ＳＴＲをメモリシステム１に出力することができる。以下、本明細書において、データの形態及び大きさを事前に知ることができ、前記データが伝達される間、外部命令の介入なしに、制御可能なデータを、決定データ（deterministic data）と称する。決定データは、その性質上、データのうち一部を変更したり一部を読み取ったりせず、一体として読み取られたり書き込まれたりする。一例として、決定データは、イメージデータ、オーディオデータ、動画データなどのマルチメディアデータを含んでもよい。
本開示の技術的思想によれば、メモリシステム１がストリーミングコマンドＣＭＤ＿ＳＴＲを受信した場合、メモリ装置２０は、メモリコントローラ１０の介入なしに、内部的に自らストリーミング駆動コマンドを生成し、メモリセルアレイ２２０にデータを書き込むか、あるいはメモリセルアレイ２２０からデータを読み取ることができる。本明細書においては、前述のように、メモリ装置２０自らデータを読み取るか、あるいは書き込むためのコマンドを生成し、データを読み取るか、あるいは書き込む動作を、データストリーミング（data streaming）と称する。また、データストリーミングは、データ書き込みのための書き込みストリーミング、及びデータ読み取りのための読み取りストリーミングを含み得る。以下、本明細書において、ストリーミング駆動コマンドは、データストリーミングのためにデータストリーマ２１０が生成するコマンドとして、ロウアドレスストローブ（ＲＡＳ）信号、カラムアドレスストローブ（ＣＡＳ）信号及びプリチャージ（ＰＲＥ）信号などを含んでもよい。また、ノーマル駆動コマンドは、ストリーミング動作ではないノーマルモードで、データ入出力のために、メモリコントローラ１０からメモリ装置２０に出力されるコマンドであり、ロウアドレスストローブ（ＲＡＳ）信号、カラムアドレスストローブ（ＣＡＳ）信号及びプリチャージ（ＰＲＥ）信号などを含んでもよい。メモリコントローラ１０は、受信したストリーミングコマンドＣＭＤ＿ＳＴＲを基に、メモリ装置２０に、ストリーミング信号ＳＴＲ及びデータ情報ＤＩを出力することができる。ストリーミング信号ＳＴＲは、コマンドピン、アドレスピン及び別途のピンのうちいずれか一つを介して、メモリ装置２０に出力することができる。一実施形態において、データ情報ＤＩは、別途の信号として出力され、他の実施形態において、データ情報は、ストリーミング信号ＳＴＲ、コマンド、アドレスのうちいずれか一つに含まれて出力される。本開示の一実施形態によれば、メモリ装置２０は、メモリコントローラ１０から受信したデータ情報ＤＩに基づいて、データ入出力に必要なコマンドの種類及び個数を決定することができ、決定されたコマンドをメモリセルアレイ２２０などに出力することにより、データを書き込むか、あるいは読み取ることができる。データ情報ＤＩは、書き込むか、あるいは読み取ろうとするデータサイズを指す。一例として、メモリ装置２０は、受信したデータ情報ＤＩに基づいて、ロウアドレスストローブ（ＲＡＳ）信号、カラムアドレスストローブ（ＣＡＳ）信号及びプリチャージ（ＰＲＥ）信号それぞれの個数を決定し、決定された複数の信号を利用し、データを書き込むか、あるいは読み取ることができる。
また、メモリコントローラ１０は、ホストからのストリーミングコマンドＣＭＤ＿ＳＴＲではない、書き込みコマンドまたは読み取りコマンドを受信する場合、メモリ装置２０に、複数のノーマル駆動コマンドを出力することにより、ノーマル書き込み動作またはノーマル読み取り動作を遂行することができる。本開示の技術的思想によるメモリシステム１は、ホストからの書き込みコマンドまたは読み取りコマンドに応答して、ノーマル書き込み動作またはノーマル読み取り動作を遂行するノーマルモードと、ホストからのストリーミングコマンドＣＭＤ＿ＳＴＲに応答して、ストリーミング動作を遂行するストリーミングモードと、を同時に遂行することができる。それについては、図７などで後述する。
メモリコントローラ１０は、メモリ装置２０に、アドレスＡＤＤＲ及びデータＤＡＴＡを出力するか、あるいはデータＤＡＴＡを受信することができる。詳細には、書き込み動作時、メモリコントローラ１０は、メモリ装置２０に、アドレスＡＤＤＲ及びデータＤＡＴＡを出力することにより、メモリセルアレイ２２０に、データＤＡＴＡを書き込むことができ、読み取り動作時、メモリコントローラ１０は、メモリ装置２０にアドレスＡＤＤＲを出力することにより、メモリセルアレイ２２０から、データＤＡＴＡを読み取ることができる。本開示の一実施形態によれば、メモリコントローラ１０は、データの読み取り時、データストリーミングを行うためのストリーミング信号ＳＴＲと共に、ストリーミングアドレスを出力することができる。該ストリーミングアドレスは、データＤＡＴＡが書き込まれているアドレスのうち少なくとも一つを指し、一例として、最初のアドレスを指す。アドレスＡＤＤＲは、アドレスピンを介して送受信され、データＤＡＴＡは、データピンを介して送受信される。
メモリコントローラ１０は、ストリーミングマネージャ１１０を含んでもよい。ストリーミングマネージャ１１０は、ホストから、ストリーミングコマンドＣＭＤ＿ＳＴＲを受信し、受信したストリーミングコマンドＣＭＤ＿ＳＴＲに基づいて、メモリ装置２０に、ストリーミング信号ＳＴＲを出力することができる。ストリーミングマネージャ１１０は、ストリーミングコマンドＣＭＤ＿ＳＴＲに基づいて、データ情報ＤＩを生成し、生成されたデータ情報ＤＩを、メモリ装置２０に出力することができる。決定データの場合、一体に書き込まれて一体に読み取られるため、メモリコントローラ１０において、書き込みまたは読み取りのためのコマンドの種類及び個数が、決定データの大きさによって決定される。それにより、本開示の技術的思想によれば、メモリ装置２０は、メモリコントローラ１０から受信したデータ情報ＤＩに含まれるデータサイズを基に、書き込みまたは読み取りのためのコマンドの種類及び個数を、メモリコントローラ１０の介入なしに、自ら決定することができる。
メモリ装置２０は、データを保存するための装置を意味し、データストリーマ２１０及びメモリセルアレイ２２０を含み得る。メモリ装置２０は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）（例えば、ＤＤＲ ＳＤＲＡＭ（double data rate synchronous dynamic ramdom access memory）、ＬＰＤＤＲ（low power double data rate） ＳＤＲＡＭ、ＧＤＤＲ（graphics double data rate） ＳＤＲＡＭ、ＲＤＲＡＭ（Rambus dynamic ramdom access memory））、スタティックランダムアクセスメモリ（ＳＲＡＭ）のような揮発性メモリ装置であってもよいし、ＮＡＮＤフラッシュメモリ（ＮＡＮＤ flash memory）、垂直型ＮＡＮＤフラッシュメモリ（ＶＮＡＮＤ）、ＮＯＲフラッシュメモリ（ＮＯＲ flash memory）、抵抗性ＲＡＭ（ＲＲＡＭ）、相変化メモリ（ＰＲＡＭ）、磁気抵抗メモリ（ＭＲＡＭ）、強誘電体メモリ（ＦＲＡＭ（登録商標））、スピン注入磁化反転メモリ（ＳＴＴ－ＲＡＭ）のような不揮発性メモリ装置であってもよい。
データストリーマ２１０は、メモリコントローラ１０からストリーミング信号ＳＴＲ及びデータ情報ＤＩを受信し、データストリーミングを行うことができる。すなわち、データストリーマ２１０は、ストリーミング信号ＳＴＲに応答し、メモリコントローラ１０から別途のコマンドなしに、メモリセルアレイ２２０にデータを書き込むか、あるいは読み取るための各種コマンドを生成することができる。データストリーマ２１０は、前記各種コマンドを、データ情報ＤＩに基づいて生成することができる。一例として、データストリーマ２１０は、データ情報ＤＩに含まれたデータサイズ情報を基に、ストリーミング駆動コマンドを判断し、決定された複数のコマンドを利用し、データを書き込むか、あるいは読み取ることができる。
メモリセルアレイ２２０は、データを保存する複数のメモリセルを含むことができ、複数のメモリセルは、バンク単位に区分される。それについては、図６などで詳細に後述する。メモリセルアレイ２２０は、データストリーマ２１０のデータストリーミングによるデータ入出力動作により、データが書き込まれたり読み取られたりする。
図１では、メモリ装置２０が、データ情報ＤＩ及びストリーミング信号ＳＴＲを、メモリコントローラ１０から受信するように図示されているが、本開示の技術的思想は、それに限定されるものではなく、一実施形態において、メモリ装置２０は、メモリコントローラ１０ではないメモリシステム１の外部（例えば、アプリケーションプロセッサ（ＡＰ：application processor）、ＣＭＯＳイメージセンサ（ＣＩＳ：ＣＭＯＳ image sensor））から受信することができ、他の実施形態において、メモリ装置２０は、自らデータ情報ＤＩ及びストリーミング信号ＳＴＲを生成することができる。
図２は、本開示の例示的実施形態によるメモリシステムを示すブロック図である。図１との重複内容は省略する。図２を参照すれば、メモリシステム１は、メモリコントローラ１０及びメモリ装置２０を含んでもよく、メモリコントローラ１０は、ストリーミングマネージャ１１０を含んでもよい。ストリーミングマネージャ１１０は、ホストから受信するストリーミングコマンドＣＭＤ＿ＳＴＲに基づいて、データ情報ＤＩを生成することができる。ストリーミングコマンドＣＭＤ＿ＳＴＲは、読み取られたり書き込まれたりする第１データのデータサイズ情報を含むことができ、ストリーミングマネージャ１１０は、ストリーミングコマンドＣＭＤ＿ＳＴＲをデコーディングし、データサイズ情報を含むデータ情報ＤＩを生成し、データ情報レジスタ２３０に保存することができる。
ストリーミングマネージャ１１０は、ストリーミングコマンドＣＭＤ＿ＳＴＲに対応したストリーミング信号ＳＴＲを生成し、データストリーマ２１０に出力することができる。ストリーミング信号ＳＴＲは、書き込みストリーミングコマンドＣＭＤ＿ＳＴＲ＿Ｗに対応した書き込みストリーミング信号ＳＴＲ＿Ｗ、及び読み取りストリーミングコマンドＣＭＤ＿ＳＴＲ＿Ｒに対応した読み取りストリーミング信号ＳＴＲ＿Ｒを含み得る。
また、ストリーミングマネージャ１１０は、ストリーミングコマンドＣＭＤ＿ＳＴＲに応答して、ストリーミングアドレスＳＡを生成し、データストリーマ２１０に出力することができる。一実施形態において、ストリーミングコマンドＣＭＤ＿ＳＴＲは、ストリーミングアドレスＳＡに係わる情報を含み、ストリーミングマネージャ１１０は、それを基に、ストリーミングアドレスＳＡを生成することができる。本開示の一実施形態によれば、ストリーミングコマンドＣＭＤ＿ＳＴＲが読み取りストリーミングコマンドＣＭＤ＿ＳＴＲ＿Ｒである場合、ストリーミングアドレスＳＡは、読み取り対象になる第１データが書き込まれているアドレスを含み得る。一実施形態において、ストリーミングアドレスＳＡは、第１データが書き込まれているアドレスの開始アドレスである。
読み取りストリーミング信号ＳＴＲ＿Ｒに対応した読み取りストリーミングにおいて、データストリーマ２１０は、受信したデータ情報ＤＩを基に読み取るための少なくとも１つのストリーミング駆動コマンドＤＣを決定し、データ情報ＤＩ及びストリーミングアドレスＳＡに基づいて、読み取り対象になる読み取りアドレスを決定することができる。
データ情報レジスタ２３０は、データ情報ＤＩを保存することができ、そのために、少なくとも１つの保存素子を含んでもよい。少なくとも１つの保存素子は、スタティックランダムアクセスメモリ（ＳＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、ラッチ（latch）、フリップフロップ（flip－flop）、レジスタ（register）のような揮発性メモリを含んでもよく、ＮＡＮＤフラッシュメモリ（ＮＡＮＤ flash memory）、垂直型ＮＡＮＤフラッシュメモリ（ＶＮＡＮＤ）、ＮＯＲフラッシュメモリ（ＮＯＲ flash memory）、抵抗性ＲＡＭ（ＲＲＡＭ）、相変化メモリ（ＰＲＡＭ）、磁気抵抗メモリ（ＭＲＡＭ）、強誘電体メモリ（ＦＲＡＭ）、スピン注入磁化反転メモリ（ＳＴＴ－ＲＡＭ）のような不揮発性メモリを含んでもよい。データ情報レジスタ２３０は、データストリーマ２１０に、データ情報ＤＩを出力することができる。
ステータスレジスタ２４０は、メモリセルアレイ２２０の状態情報ＳＩを保存することができる。状態情報ＳＩは、書き込み可能なアドレスに係わる情報が保存されており、制御ロジック２５０によって、周期的にアップデートされる。そのために、ステータスレジスタ２４０は、少なくとも１つの保存素子を含むことができ、少なくとも１つの保存素子は、スタティックランダムアクセスメモリ（ＳＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、ラッチ（latch）、フリップフロップ（flip－flop）、レジスタ（register）のような揮発性メモリを含んでもよく、ＮＡＮＤフラッシュメモリ（ＮＡＮＤ flash memory）、垂直型ＮＡＮＤフラッシュメモリ（ＶＮＡＮＤ）、ＮＯＲフラッシュメモリ（ＮＯＲ flash memory）、抵抗性ＲＡＭ（ＲＲＡＭ）、相変化メモリ（ＰＲＡＭ）、磁気抵抗メモリ（ＭＲＡＭ）、強誘電体メモリ（ＦＲＡＭ）、スピン注入磁化反転メモリ（ＳＴＴ－ＲＡＭ）のような不揮発性メモリを含んでもよい。本開示の一実施形態において、メモリ装置２０が書き込みストリーミング信号ＳＴＲ＿Ｗを受信する場合、ステータスレジスタ２４０は、状態情報ＳＩを、データストリーマ２１０に出力することができる。
書き込みストリーミング信号ＳＴＲ＿Ｗに対応した書き込みストリーミングにおいて、データストリーマ２１０は、受信したデータ情報ＤＩ及び状態情報ＳＩを基に書き込むための少なくとも１つのストリーミング駆動コマンドＤＣを決定することができる。詳細には、データストリーマ２１０は、データ情報ＤＩに含まれたデータサイズ情報を利用し、必要なストリーミング駆動コマンドＤＣの種類及び個数を決定し、状態情報ＳＩに基づいて、書き込み可能なアドレスを書き込みアドレスに割り当てることができる。一例示において、必要なコマンドの種類及び個数を決定するために、データストリーマ２１０は、コマンド個数計算ロジックまたはコマンド計算テーブルを含んでもよい。
データストリーマ２１０は、決定したストリーミング駆動コマンドＤＣを、制御ロジック２５０に出力することができる。制御ロジック２５０は、ストリーミング駆動コマンドＤＣに基づいて、駆動信号ＤＳをメモリセルアレイ２２０に出力することができ、メモリセルアレイ２２０は、駆動信号ＤＳに応答し、データＤＡＴＡをメモリコントローラ１０に出力することができる。メモリセルアレイ２２０は、第１バンクＢＡ１ないし第ＮバンクＢＡｎを含んでもよく、それについては、図６で後述する。
図３は、本開示の例示的実施形態によるメモリコントローラの動作を示すフローチャートである。
図２及び図３を参照すれば、メモリコントローラ１０は、ホストから、第１データに係わるストリーミングコマンドＣＭＤ＿ＳＴＲを受信することができる（Ｓ１１０）。ストリーミングコマンドＣＭＤ＿ＳＴＲは、第１データをメモリセルアレイ２２０に書き込むための書き込みストリーミングコマンドＣＭＤ＿ＳＴＲ＿Ｗ、及び第１データをメモリセルアレイ２２０から読み取るための読み取りストリーミングコマンドＣＭＤ＿ＳＴＲ＿Ｒを含み得る。メモリコントローラ１０は、ストリーミングコマンドＣＭＤ＿ＳＴＲが書き込みストリーミングコマンドＣＭＤ＿ＳＴＲ＿Ｗである場合（Ｓ１２０）、第１データに係わる書き込みストリーミング信号ＳＴＲ＿Ｗ及びデータ情報ＤＩを、メモリ装置２０に出力することができる（Ｓ１３０）。また、メモリコントローラ１０は、ストリーミングコマンドＣＭＤ＿ＳＴＲが読み取りストリーミングコマンドＣＭＤ＿ＳＴＲ＿Ｒである場合（Ｓ１２０）、第１データに係わる読み取りストリーミング信号ＳＴＲ＿Ｒ、ストリーミングアドレスＳＡ及びデータ情報ＤＩを、メモリ装置２０に出力することができる（Ｓ１４０）。
図４Ａは、本開示の例示的実施形態によるメモリ装置の動作を示すフローチャートである。詳細には、図４Ａは、書き込みストリーミング信号ＳＴＲ＿Ｗに応答して、書き込みストリーミングを行う場合の、メモリ装置の動作を示すフローチャートである。
図２及び図４Ａを参照すれば、メモリ装置２０は、メモリコントローラ１０から、第１データ書き込みのための書き込みストリーミング信号ＳＴＲ＿Ｗ及びデータ情報ＤＩを受信することができる（Ｓ２１０）。一実施形態において、第１データは、決定データ（例えば、イメージデータ）である。また、データストリーマ２１０は、ステータスレジスタ２４０から、メモリセルアレイ２２０の状態情報ＳＩを受信し、それを基に、第１データ書き込みのための書き込みアドレスを決定することができる（Ｓ２２０）。一実施形態において、データストリーマ２１０は、データが書き込まれていないアドレスを、書き込みアドレスとして決定することができる。
データストリーマ２１０は、データ情報レジスタ２３０から、データ情報ＤＩを受信し、受信したデータ情報ＤＩを基に、第１データ書き込みに必要な少なくとも１つのストリーミング駆動コマンドＤＣを決定することができる（Ｓ２３０）。一実施形態において、データストリーマ２１０は、データ情報ＤＩに含まれたデータサイズ情報を基に、ストリーミング駆動コマンドＤＣの個数を計算することができる。
データストリーマ２１０は、決定した少なくとも１つのストリーミング駆動コマンドＤＣを制御ロジック２５０に出力し、制御ロジック２５０は、それに基づいた駆動信号ＤＳをメモリセルアレイ２２０に出力することにより、データピン（ＤＱ：data pin）（図５）から受信する第１データを、メモリセルアレイ２２０に書き込むことができる（Ｓ２４０）。
図４Ｂは、本開示の例示的実施形態によるメモリ装置の動作を示すフローチャートである。詳細には、図４Ｂは、読み取りストリーミング信号ＳＴＲ＿Ｒに応答して、読み取りストリーミングを行う場合の、メモリ装置の動作を示すフローチャートである。
図２及び図４Ｂを参照すれば、メモリ装置２０は、メモリコントローラ１０から、第１データ読み取りのための読み取りストリーミング信号ＳＴＲ＿Ｒ、データ情報ＤＩ及びストリーミングアドレスＳＡを受信することができる（Ｓ３１０）。一実施形態において、第１データは、決定データである。データストリーマ２１０は、受信したデータ情報ＤＩ及びストリーミングアドレスＳＡを基に、第１データ読み取りに必要な少なくとも１つのストリーミング駆動コマンドＤＣ及び読み取りアドレスを決定することができる（Ｓ３２０）。一実施形態において、ストリーミングアドレスＳＡは、第１データが書き込まれているアドレスのうち最初のアドレスとすることができ、データストリーマ２１０は、受信したデータ情報ＤＩに含まれたデータサイズ情報を基に、少なくとも１つのストリーミング駆動コマンドの個数及び種類を決定し、対応する読み取りアドレスを、ストリーミングアドレスＳＡを基に決定することができる。
データストリーマ２１０は、決定した少なくとも１つのストリーミング駆動コマンドＤＣを制御ロジック２５０に出力し、制御ロジック２５０は、それに基づいた駆動信号ＤＳを、メモリセルアレイ２２０に出力することにより、メモリセルアレイ２２０から、第１データを読み取ることができる（Ｓ３３０）。
図５は、本開示の例示的実施形態によるメモリ装置を示すブロック図である。図２と重複する内容は省略する。
図２及び図５を参照すれば、メモリ装置２０は、データストリーマ２１０、メモリセルアレイ２２０、データ情報レジスタ２３０、ステータスレジスタ２４０、制御ロジック２５０、アドレスバッファ２６０、カラムアドレスラッチ２６２、ロウデコーダ２７１、センスアンプ２７２、入出力ゲーティング回路２７３、カラムデコーダ２７４及びデータ入出力バッファ２８０を含んでもよい。
図５においてメモリ装置２０は、揮発性メモリ装置であるように説明され、ＤＤＲ ＳＤＲＡＭ、ＬＰＤＤＲ ＳＤＲＡＭ、ＧＤＤＲ ＳＤＲＡＭ、ＲＤＲＡＭのようなダイナミックランダムアクセスメモリ（ＤＲＡＭ）である。ただ、本開示の技術的思想は、それらに限定されるものではないということを理解しなければならないであろう。
データストリーマ２１０は、ステートマネージャ２１１、タイミングマネージャ２１２及びアドレスマネージャ２１３を含んでもよい。ステートマネージャ２１１は、メモリコントローラ１０からストリーミング信号ＳＴＲを受信し、それに応答して、ストリーミング駆動コマンドを生成し、制御ロジック２５０に出力することができる。一例示として、ステートマネージャ２１１は、ストリーミング信号ＳＴＲ及びデータ情報ＤＩを基に、ストリーミング駆動コマンドＤＣを生成し、制御ロジック２５０に出力することができる。一実施形態において、ストリーミング信号ＳＴＲは、当該ストリーミング信号ＳＴＲがメモリ装置２０に出力されるときにモードレジスタ（図示せず）を設定するモード設定信号に含められ得る。ステートマネージャ２１１は、データ情報レジスタ２３０からデータ情報ＤＩを受信し、それを基に、決定データの処理のために必要なストリーミング駆動コマンドＤＣを判断することができる。一例示として、ステートマネージャ２１１は、データ情報ＤＩに基づいて、ストリーミング駆動コマンドＤＣ、例えば、ロウアドレスストローブ（ＲＡＳ）信号、カラムアドレスストローブ（ＣＡＳ）信号及びプリチャージ（ＰＲＥ）信号それぞれの個数を決定することができる。
タイミングマネージャ２１２は、ストリーミング駆動コマンドＤＣの出力タイミングを制御することができる。そのために、タイミングマネージャ２１２は、ステートマネージャ２１１に、ストリーミング駆動コマンドＤＣを出力するためのクロック信号Ｃｌｋ及び／またはカウンティング信号ＣＮＴを出力することができる。クロック信号Ｃｌｋは、ステートマネージャ２１１が各種信号を出力するためのタイミングを決定することができ、カウンティング信号ＣＮＴは、必要なストリーミング駆動コマンドＤＣの個数をカウンティングする信号である。
アドレスマネージャ２１３は、ステートマネージャ２１１が書き込みストリーミング信号ＳＴＲ＿Ｗを受信する場合、ステータスレジスタ２４０から受信したメモリセルアレイ２２０の状態情報ＳＩを基に、書き込み可能なアドレスを書き込みアドレスに割り当てることができる。一実施形態において、アドレスマネージャ２１３は、データが書き込まれていないアドレスを書き込みアドレスとして決定することができる。アドレスマネージャ２１３は、決定した書き込みアドレスを、ストリーミングアドレスＡＤＤＲ＿Ｓとして、アドレスバッファ２６０に保存することができる。また、アドレスマネージャ２１３は、ステートマネージャ２１１が、読み取りストリーミング信号ＳＴＲ＿Ｒを受信する場合、メモリコントローラ１０から受信したストリーミングアドレスＳＡに基づいて、読み取りアドレスを決定することができる。一実施形態において、アドレスマネージャ２１３は、データ情報ＤＩを受信し、それに基づいて、必要な読み取りアドレスを決定することができる。アドレスマネージャ２１３は、決定した読み取りアドレスを、ストリーミングアドレスＡＤＤＲ＿Ｓとして、アドレスバッファ２６０に保存することができる。
制御ロジック２５０は、メモリ装置２０の動作を制御することができる。例えば、制御ロジック２５０は、メモリ装置２０が、書き込み動作または読み取り動作を遂行するように、制御信号を生成することができる。
アドレスバッファ２６０は、アドレスマネージャ２１３から、ロウアドレスＡＤＤＲ＿Ｒ及びカラムアドレスＡＤＤＲ＿Ｃを含むストリーミングアドレスＡＤＤＲ＿Ｓを受信することができる。アドレスバッファ２６０は、受信されたロウアドレスＡＤＤＲ＿Ｒをロウデコーダ２７１に提供し、受信されたカラムアドレスＡＤＤＲ＿Ｃを、カラムアドレスラッチ２６２に提供することができる。ロウデコーダ２７１は、ロウアドレスをデコーディングし、ロウアドレスに相応するワードラインを活性化させることができる。例えば、ロウデコーダ２７１は、ロウアドレスに相応するワードラインに、ワードライン駆動電圧を印加することができる。
カラムアドレスラッチ２６２は、アドレスバッファ２６０からカラムアドレスＡＤＤＲ＿Ｃを受信し、受信されたカラムアドレスＡＤＤＲ＿Ｃを、一時的に保存することができる。カラムアドレスラッチ２６２は、バーストモードにおいて、受信されたカラムアドレスＡＤＤＲ＿Ｃを漸進的に増大させることができる。カラムアドレスラッチ２６２は、一時的に保存された、または漸進的に増大されたカラムアドレスＡＤＤＲ＿Ｃを、カラムデコーダ２７４に印加することができる。
カラムデコーダ２７４は、入出力ゲーティング回路２７３を介して、カラムアドレスＡＤＤＲ＿Ｃに相応するセンスアンプを活性化させることができる。入出力ゲーティング回路２７３は、入出力データをゲーティングする回路と共に、入力データマスクロジック、メモリセルアレイ２２０から出力されたデータを保存するための読み取りデータラッチ、そしてメモリセルアレイ２２０にデータを書き込むための書き込みドライバを含んでもよい。
メモリセルアレイ２２０で読み取られるデータは、センスアンプによって感知増幅され（sensed and amplified）、読み取りデータラッチに保存される。読み取りデータラッチに保存されたデータは、データ入出力バッファ２８０を介して、メモリコントローラに提供される。メモリセルアレイ２２０に書き込まれるデータは、メモリコントローラから、データ入出力バッファ２８０に提供される。データ入出力バッファ２８０に提供されたデータは、書き込みドライバを介して、メモリセルアレイ２２０に書き込まれる。
図６Ａ及び図６Ｂは、本開示の例示的実施形態によるメモリセルアレイを示すブロック図である。詳細には、図６Ａは、第１データData１に対する書き込みストリーミングを行う場合の、メモリセルアレイ２２０を示し、図６Ｂは、第１データData１に対する読み取りストリーミングを行う場合の、メモリセルアレイ２２０を示す。
図５、図６Ａ及び図６Ｂを参照すれば、メモリセルアレイ２２０は、第１バンクＢＡ０ないし第８バンクＢＡ７を含んでもよい。第１バンクＢＡ０ないし第８バンクＢＡ７は、それぞれ複数のロウＲ０～Ｒｍを含んでもよい。複数のロウＲ０～Ｒｍは、１バンクにおいて、同じワードラインを共有するメモリセルの集合である。
書き込みストリーミングが遂行される図６Ａの例示において、メモリ装置２０は、第１ピースＰｃ１ないし第２２ピースＰｃ２２を含む第１データData１を受信することができる。ステートマネージャ２１１は、データ情報レジスタ２３０で受信したデータ情報ＤＩを基に、ピースの個数Ｐｃを「２２」と決定することができる。該ピースは、１ロウに書き込まれるデータ単位であり、一実施形態において、ステートマネージャ２１１は、第１データData１の大きさを、１ロウに書き込まれるデータに分けることにより、ピースの個数Ｐｃを決定することができる。他の実施形態において、ステートマネージャ２１１は、別途に保存されているテーブルを基に、ピースの個数Ｐｃを決定することができる。ステートマネージャ２１１は、決定されたピースの個数Ｐｃを基準に、必要なロウアドレスストローブ（ＲＡＳ）信号、カラムアドレスストローブ（ＣＡＳ）信号、プリチャージ（ＰＲＥ）信号それぞれの個数を決定することができる。
また、アドレスマネージャ２１３は、各バンクのロウ別に順次に書き込まれるように、書き込みアドレスを決定することができる。アドレスマネージャ２１３は、ステートマネージャ２１１から決定されたピースの個数Ｐｃに係わる情報である「２２」を受信し、ステータスレジスタ２４０から、メモリセルアレイ２２０の状態情報ＳＩを受信することができる。状態情報ＳＩは、書き込み可能なアドレスに係わる情報を含むことができ、アドレスマネージャ２１３は、書き込み可能なアドレスのうち、前記ピースの個数Ｐｃ位のアドレスを書き込みアドレスとして割り当てることができる。アドレスマネージャ２１３は、割り当てられた書き込みアドレスを、アドレスバッファ２６０に保存することができる。図６Ａにおいて、書き込みアドレスは、第１バンクＢＡ０の第１ロウＲ０／ＢＡ０から、第６バンクＢＡ５の第３ロウＲ２／ＢＡ５まで、２２個のアドレスが順次に割り当てられ、制御ロジック２５０の駆動信号ＲＤＳ，ＣＤＳに基づいて、割り当てられた書き込みアドレスＲ０／ＢＡ０～Ｒ２／ＢＡ５に、第１ピースＰｃ１ないし第２２ピースＰｃ２２が順次に書き込まれる。
読み取りストリーミングが行われる図６Ｂの例示において、メモリ装置２０は、ストリーミングアドレスＳＡである「Ｒ０／ＢＡ０」及びデータ情報ＤＩを受信することができる。ステートマネージャ２１１は、データ情報レジスタ２３０で受信したデータ情報ＤＩを基に、ピースの個数Ｐｃを「２２」と決定することができる。ピースは、１ロウに書き込まれるデータ単位であり、ステートマネージャ２１１は、第１データData１の大きさを１ロウに書き込まれるデータに分けることにより、ピースの個数Ｐｃを決定することができる。ステートマネージャ２１１は、決定されたピースの個数Ｐｃを基準に、必要なロウアドレスストローブ（ＲＡＳ）信号、カラムアドレスストローブ（ＣＡＳ）信号、プリチャージ（ＰＲＥ）信号それぞれの個数を決定することができる。
また、アドレスマネージャ２１３は、各バンクのロウ別に順次に読み取られるように読み取りアドレスを決定することができる。アドレスマネージャ２１３は、ステートマネージャ２１１から決定されたピースの個数Ｐｃに係わる情報である「２２」を受信し、メモリコントローラから、ストリーミングアドレスＳＡである「Ｒ０／ＢＡ０」を受信することができる。一実施形態において、ストリーミングアドレスＳＡは、読み取ろうとする第１データData１の開始アドレスを指し、アドレスマネージャ２１３は、ストリーミングアドレスＳＡから、決定されたピースの個数Ｐｃと同数のアドレスを読み取りアドレスとして割り当てることができる。アドレスマネージャ２１３は、割り当てられた読み取りアドレスを、アドレスバッファ２６０に保存することができる。図６Ｂにおいて、読み取りアドレスは、ストリーミングアドレスＳＡである第１バンクＢＡ０の第１ロウＲ０／ＢＡ０から、第６バンクＢＡ５の第３ロウＲ２／ＢＡ５まで、２２個のアドレスが順次に割り当てられ、制御ロジック２５０の駆動信号ＲＤＳ，ＣＤＳに基づいて、割り当てられた読み取りアドレスＲ０／ＢＡ０～Ｒ２／ＢＡ５から、第１ピースＰｃ１ないし第２２ピースＰｃ２２が順次に読み取られ、データピンＤＱを介して外部に出力される。
図７は、本開示の例示的実施形態によるメモリ装置を示すブロック図である。図２及び図５と重複する内容は省略する。図７を参照すれば、メモリ装置２０は、ステートマネージャ２１１及びタイミングマネージャ２１２を含むデータストリーマ２１０、メモリセルアレイ２２０、制御ロジック２５０及びマルチプレクサ（ＭＵＸ）２９０を含んでもよい。データストリーマ２１０、メモリセルアレイ２２０、制御ロジック２５０は、図２及び図５で説明したので、その説明を省略する。
メモリ装置２０は、メモリコントローラ１０から、ノーマル駆動コマンドＣＭＤまたはストリーミング信号ＳＴＲを受信することができる。ノーマル駆動コマンドＣＭＤは、ストリーミング動作ではないノーマルデータ入出力のためのコマンドを含み得る。ステートマネージャ２１１は、メモリコントローラ１０からのストリーミング信号ＳＴＲに応答して、モード選択信号ＭＳをマルチプレクサ２９０に出力することができ、マルチプレクサ２９０は、モード選択信号ＭＳに応答して、ストリーミング駆動コマンドＤＣまたはノーマル駆動コマンドＣＭＤを選択的に制御ロジック２５０に出力することができる。一実施形態において、データストリーマ２１０がストリーミング信号ＳＴＲを受信する場合、マルチプレクサ２９０は、モード選択信号ＭＳのロジックローに応答して、ストリーミング駆動コマンドＤＣを制御ロジック２５０に出力することができ、データストリーマ２１０がストリーミング信号ＳＴＲを受信しない場合、マルチプレクサ２９０は、モード選択信号ＭＳのロジックハイに応答して、ノーマル駆動コマンドＣＭＤを制御ロジック２５０に出力することができる。
図８Ａは、本開示の例示的実施形態によるメモリ装置の動作を示すタイミング図である。詳細には、図８Ａは、ストリーミング駆動コマンドＤＣに基づいて、ストリーミング動作を遂行する実施形態を示すタイミング図である。
図７及び図８Ａを参照すれば、データストリーマ２１０は、ストリーミング信号ＳＴＲがロジックハイに遷移されることにより、受信したデータ情報を基に、必要なストリーミング駆動コマンドＤＣの個数及び種類を決定し、タイミングマネージャ２１２のクロック及びカウンティング信号Ｃｌｋ／ＣＮＴに従って、決定されたストリーミング駆動コマンドＤＣを、制御ロジック２５０に出力することができる。図８Ａの実施形態において、データストリーマ２１０は、データ情報に基づいて、ロウアドレスストローブ（ＲＡＳ）信号及びプリチャージ（ＰＲＥ）信号をそれぞれ一つに決定し、カラムアドレスストローブ（ＣＡＳ）信号を五つに決定し、クロック及びカウンティング信号Ｃｌｋ／ＣＮＴに従って、制御ロジック２５０に出力することができる。一例示において、データストリーマ２１０は、クロック／カウンティング信号Ｃｌｋ／ＣＮＴの立ち上がりエッジにて、ロウアドレスストローブ（ＲＡＳ）信号、カラムアドレスストローブ（ＣＡＳ）信号、プリチャージ（ＰＲＥ）信号を出力することができる。ロウアドレスストローブ（ＲＡＳ）信号が出力された後、カラムアドレスストローブ（ＣＡＳ）信号が出力されるたびに、カウンティング信号ＣＮＴは、「１」ずつ増加し、出力される信号が五つになれば、プリチャージ（ＰＲＥ）信号を出力することができる。データストリーマ２１０がストリーミング動作を遂行する間、モード選択信号ＭＳは、ロジックローを維持することにより、ノーマル駆動コマンドＣＭＤではないストリーミング駆動コマンドＤＣが、制御ロジック２５０に出力される。
図８Ａにおいては、１つのロウアドレスストローブ（ＲＡＳ）信号に対応するサイクルを図示している。図８Ａのプリチャージ（ＰＲＥ）信号が出力された後、新たなロウアドレスストローブ（ＲＡＳ）信号を出力するサイクルが進められ、該サイクルは、書き込もうとするデータをいずれも書き込むか、あるいは読み取ろうとするデータをいずれも読み取るまで進められる。また、図８Ａにおいては、カラムアドレスストローブ（ＣＡＳ）信号のみをカウンティングする実施形態が図示されているが、それは一実施形態であり、他の実施形態において、タイミングマネージャ２１２は、決定されたストリーミング駆動コマンドＤＣがいずれも出力されるまで、ロウアドレスストローブ（ＲＡＳ）信号、カラムアドレスストローブ（ＣＡＳ）信号及びプリチャージ（ＰＲＥ）信号をいずれもカウンティングすることができる。
図８Ｂは、本開示の例示的実施形態によるメモリ装置の動作を示すタイミング図である。詳細には、図８Ｂは、ノーマル駆動コマンドＣＭＤ及びストリーミング駆動コマンドＤＣに基づいて、ストリーミング動作を遂行する実施形態を示すタイミング図である。
図７及び図８Ｂを参照すれば、データストリーマ２１０は、ストリーミング信号ＳＴＲがロジックハイに遷移されることにより、受信したデータ情報を基に、必要なストリーミング駆動コマンドＤＣの個数及び種類を決定することができる。データストリーマ２１０は、モード選択信号ＭＳをロジックハイに遷移することにより、メモリコントローラ１０からノーマル駆動コマンドＣＭＤを受信することができる。このとき、ノーマル駆動コマンドＣＭＤは、少なくとも１つのロウアドレスストローブ（ＲＡＳ）信号、カラムアドレスストローブ（ＣＡＳ）信号及びプリチャージ（ＰＲＥ）信号のうち少なくとも一つを含んでもよい。データストリーマ２１０は、モード選択信号ＭＳをロジックローに遷移することにより、ストリーミング駆動コマンドＤＣを、制御ロジック２５０に出力することができる。データストリーマ２１０は、決定されたストリーミング駆動コマンドＤＣがクロック及びカウンティング信号Ｃｌｋ／ＣＮＴに従っていずれも出力されるまで、ストリーミング動作を遂行することができる。
図８Ｂの例示において、データストリーマ２１０は、データ情報に基づいて、ロウアドレスストローブ（ＲＡＳ）信号及びプリチャージ（ＰＲＥ）信号をそれぞれ一つに決定し、カラムアドレスストローブ（ＣＡＳ）信号を五つに決定し、クロック及びカウンティング信号Ｃｌｋ／ＣＮＴに従って、カウンティング信号ＣＮＴが「１」になるまでモード選択信号ＭＳをロジックハイに維持することができる。それにより、ロウアドレスストローブ（ＲＡＳ）信号、及びカラムアドレスストローブ（ＣＡＳ）信号の一つがノーマル駆動コマンドＣＭＤとして、制御ロジック２５０に出力される。カウンティング信号ＣＮＴが「１」になると、データストリーマ２１０は、残り４つのカラムアドレスストローブ（ＣＡＳ）信号が、ストリーミング駆動コマンドＤＣとして、制御ロジック２５０に出力されるように、モード選択信号ＭＳをロジックローに遷移することができる。全てで５つのカラムアドレスストローブ（ＣＡＳ）信号が、いずれも制御ロジック２５０に出力された後、データストリーマ２１０は、モード選択信号ＭＳをロジックハイに遷移することにより、ノーマル駆動コマンドＣＭＤとして、プリチャージ（ＰＲＥ）信号を制御ロジック２５０に出力することができる。
図８Ｃは、本開示の例示的実施形態によるメモリ装置の動作を示すタイミング図である。詳細には、図８Ｃは、ノーマル駆動コマンドＣＭＤ及びストリーミング駆動コマンドＤＣに基づいて、ストリーミング動作を遂行するさらに他の実施形態を示すタイミング図である。
図７及び図８Ｃを参照すれば、モード選択信号ＭＳがロジックハイに維持されるとき、メモリコントローラ１０から、ノーマル駆動コマンドＣＭＤを受信することができる。このとき、ノーマル駆動コマンドＣＭＤは、ロウアドレスストローブ（ＲＡＳ）信号、カラムアドレスストローブ（ＣＡＳ）信号、プリチャージ（ＰＲＥ）信号のうち少なくとも一種のコマンドを含み得る。データストリーマ２１０は、ストリーミング信号ＳＴＲがロジックハイに遷移されることにより、受信したデータ情報を基に、必要なストリーミング駆動コマンドＤＣの個数及び種類を決定することができる。データストリーマ２１０は、決定されたカウンティング信号ＣＮＴだけ、モード選択信号ＭＳをロジックローに遷移することにより、ストリーミング動作を遂行することができる。それにより、データストリーマ２１０は、決定されたストリーミング駆動コマンドＤＣを、決定された個数だけ制御ロジック２５０に出力することができる。
図８Ｃの例示において、メモリ装置２０は、メモリコントローラ１０から、ノーマル駆動コマンドＣＭＤとして、ロウアドレスストローブ（ＲＡＳ）信号を受信することができる。ロウアドレスストローブ（ＲＡＳ）信号をいずれも受信した後、メモリコントローラ１０からのストリーミング信号ＳＴＲに応答して、メモリ装置２０は、カラムアドレスストローブ（ＣＡＳ）に対してのみストリーミング動作を遂行することができる。このとき、モード選択信号ＭＳは、ロジックローに遷移される。カラムアドレスストローブ（ＣＡＳ）に対するストリーミング動作が終わった後、メモリ装置２０は、メモリコントローラ１０から、ノーマル駆動コマンドＣＭＤとして、プリチャージ（ＰＲＥ）信号を受信することができる。
図８Ａないし図８Ｃでは、ストリーミング信号ＳＴＲがロジックハイに遷移されることにより、ストリーミング動作を開始し、モード選択信号ＭＳがロジックローである場合、ストリーミング駆動コマンドＤＣが制御ロジック２５０に出力されるように図示されているが、それは、一実施形態であり、ストリーミング信号ＳＴＲがロジックローに遷移されることにより、ストリーミング動作が開始され、モード選択信号ＭＳがロジックハイである場合、ストリーミング駆動コマンドＤＣが、制御ロジック２５０に出力されてもよいということが理解されなければならないであろう。図８Ａないし図８Ｃにおいては、データストリーマ２１０が、クロック／カウンティング信号Ｃｌｋ／ＣＮＴの立ち上がりエッジにて、ロウアドレスストローブ（ＲＡＳ）信号、カラムアドレスストローブ（ＣＡＳ）信号、プリチャージ（ＰＲＥ）信号を出力するように図示されているが、それは、一実施形態であり、立ち下がりエッジにて出力することもできる。また、図８Ａないし図８Ｃは、ロウアドレスストローブ（ＲＡＳ）信号、プリチャージ（ＰＲＥ）信号がそれぞれ一つであり、カラムアドレスストローブ（ＣＡＳ）信号が五つである実施形態を図示しているが、それは、単なる一実施形態であり、ロウアドレスストローブ（ＲＡＳ）信号、カラムアドレスストローブ（ＣＡＳ）信号、プリチャージ（ＰＲＥ）信号それぞれの個数は、異なりうる。
図９は、本開示の例示的実施形態によるメモリ装置を示すブロック図である。図５と重複する内容は省略する。
図５及び図９を参照すれば、メモリ装置２０ａは、データストリーマ２１０ａ、コマンドアドレス生成器２２１ａ、データ情報レジスタ２３０ａ、ステータスレジスタ２４０ａ及び制御ロジック２５０ａを含んでもよく、制御ロジック２５０ａは、コマンドデコーダ２５１ａを含んでもよい。データ情報レジスタ２３０ａ、ステータスレジスタ２４０ａ及び制御ロジック２５０ａは、図５のデータ情報レジスタ２３０、ステータスレジスタ２４０及び制御ロジック２５０と同一であるか、あるいは類似しており、その説明は省略する。
データストリーマ２１０ａは、ステータスレジスタ２４０ａから、メモリセルアレイの状態情報ＳＩを受信し、データ情報レジスタ２３０ａから、データ情報ＤＩを受信することができる。データストリーマ２１０ａは、メモリコントローラからのストリーミング信号ＳＴＲに応答して、状態情報ＳＩ及びデータ情報ＤＩを基に、ステート信号Ｓｔをコマンドアドレス生成器２２１ａに出力することができる。ステート信号Ｓｔは、ステートに係わる情報を含むことができ、ステートは、初期化（initialize）ステート、アクティブ（active）ステート、読み取り／書き込み（read／write）ステート及びプリチャージ（precharge）ステートを含んでもよい。一実施形態において、コマンドアドレス生成器２２１ａは、初期化ステートにおいて、コマンド出力を待機することができ、アクティブステートにおいて、ロウアドレスストローブ（ＲＡＳ）信号を、ストリーミング駆動コマンドＤＣとして、制御ロジック２５０ａに出力することができる。また、コマンドアドレス生成器２２１ａは、読み取り／書き込みステートにおいて、カラムアドレスストローブ（ＣＡＳ）信号を、ストリーミング駆動コマンドＤＣとして、制御ロジック２５０ａに出力することができ、プリチャージステートにおいて、プリチャージ（ＰＲＥ）信号を、制御ロジック２５０ａに出力することができる。一例示において、データストリーマ２１０ａは、ステート信号として、アクティブステートを示す「０１」をコマンドアドレス生成器２２１ａに出力することができ、コマンドアドレス生成器２２１ａは、それに応答して、ストリーミング駆動コマンドＤＣとして、ロウアドレスストローブ（ＲＡＳ）信号を、制御ロジック２５０ａに出力することができる。
図１０Ａは、本開示の例示的実施形態によるメモリ装置の動作を示すタイミング図である。
図９及び図１０Ａを参照すれば、データストリーマ２１０は、ストリーミング信号ＳＴＲがロジックハイに遷移されることにより、受信したデータ情報を基に、必要なストリーミング駆動コマンドＤＣの個数及び種類を決定し、ステート信号Ｓｔとして、「０１」を、必要なロウアドレスストローブ（ＲＡＳ）信号の個数だけコマンドアドレス生成器２２１ａに出力することができる。本実施形態において、ステート信号Ｓｔ「０１」は、アクティブステートを示すことができる。コマンドアドレス生成器２２１ａは、それに応答して、ロウアドレスストローブ（ＲＡＳ）信号を、制御ロジック２５０ａに出力することができる。
必要なロウアドレスストローブ（ＲＡＳ）信号がいずれも出力されると、データストリーマ２１０ａは、ステート信号Ｓｔとして、「１０」を必要なカラムアドレスストローブ（ＣＡＳ）信号の個数だけコマンドアドレス生成器２２１ａに出力することができる。本実施形態において、ステート信号Ｓｔ「１０」は、読み取り／書き込みステートを示すことができる。コマンドアドレス生成器２２１ａは、それに応答して、カラムアドレスストローブ（ＣＡＳ）信号を、制御ロジック２５０ａに出力することができる。また、必要なカラムアドレスストローブ（ＣＡＳ）信号がいずれも出力されると、データストリーマ２１０ａは、ステート信号Ｓｔとして、「１１」を必要なプリチャージ（ＰＲＥ）信号の個数だけコマンドアドレス生成器２２１ａに出力することができる。本実施形態において、ステート信号Ｓｔ「１１」は、プリチャージステートを示すことができる。コマンドアドレス生成器２２１ａは、それに応答して、プリチャージ（ＰＲＥ）信号を、制御ロジック２５０ａに出力することができる。
図１０Ｂは、本開示の例示的実施形態によるメモリ装置の動作を示すタイミング図である。
図９及び図１０Ｂを参照すれば、データストリーマ２１０は、ストリーミング信号ＳＴＲがロジックハイに遷移されることにより、受信したデータ情報を基に、必要なストリーミング駆動コマンドＤＣの個数及び種類を決定し、ステート信号Ｓｔとして、「０１」をコマンドアドレス生成器２２１ａに出力することができる。コマンドアドレス生成器２２１ａは、それに応答して、ロウアドレスストローブ（ＲＡＳ）信号を、その次のステート信号Ｓｔである「１０」が出力されるまで、制御ロジック２５０ａに出力することができる。
必要なロウアドレスストローブ（ＲＡＳ）信号がいずれも出力される間のクロックが経てば、データストリーマ２１０ａは、ステート信号Ｓｔとして「１０」を、コマンドアドレス生成器２２１ａに出力することができる。コマンドアドレス生成器２２１ａは、それに応答して、カラムアドレスストローブ（ＣＡＳ）信号を、その次のステート信号Ｓｔである「１１」が出力されるまで、制御ロジック２５０ａに出力することができる。また、必要なカラムアドレスストローブ（ＣＡＳ）信号がいずれも出力される間のクロックが経てば、データストリーマ２１０ａは、ステート信号Ｓｔとして、「１１」をコマンドアドレス生成器２２１ａに出力することができる。コマンドアドレス生成器２２１ａは、それに応答して、プリチャージ（ＰＲＥ）信号を、制御ロジック２５０ａに出力することができる。
図１１は、本開示の例示的実施形態によるメモリシステムを示すブロック図である。図２と重複する内容は省略する。図１１を参照すれば、メモリシステム１ｂは、メモリコントローラ１０ｂ及びメモリ装置２０ｂを含んでもよく、メモリコントローラ１０ｂは、ストリーミングマネージャ１１０ｂを含んでもよい。ストリーミングマネージャ１１０ｂは、データ情報生成器１１１ｂ及びストリーミングイネーブラ１１２ｂを含んでもよい。コマンドＣＭＤは、読み取られたり書き込まれたりする第１データのデータサイズ情報を含むことができ、データ情報生成器１１１ｂは、コマンドＣＭＤをデコーディングし、前記第１データのデータサイズ情報を含むデータ情報ＤＩを生成し、データ情報レジスタ２３０ｂに保存することができる。
ストリーミングイネーブラ１１２ｂは、コマンドＣＭＤによって読み取りや書き込みが要求される第１データの性質に基づいて、ストリーミング信号ＳＴＲを生成し、データストリーマ２１０ｂに出力することができる。本開示の一実施形態によれば、ストリーミングイネーブラ１１２ｂは、コマンドＣＭＤにより、前記第１データが決定データである場合、ストリーミング信号ＳＴＲを生成することができ、そのために、ストリーミングイネーブラ１１２ｂは、コマンドＣＭＤをデコーディングし、前記第１データの性質情報を抽出することにより、前記データが決定データであるか否かということを判断することができる。一実施形態として、ストリーミングイネーブラ１１２ｂは、コマンドＣＭＤのヘッダ情報を基に、前記第１データが決定データであるか否かということを判断することができ、他の実施形態として、ストリーミングイネーブラ１１２ｂは、前記第１データの拡張子情報を基に、第１データが決定データであるか否かということを判断することができる。一例示において、前記第１データの拡張子がイメージデータの拡張子である場合、ストリーミングイネーブラ１１２ｂは、ストリーミング信号ＳＴＲを生成し、データストリーマ２１０ｂに出力することができる。
ストリーミングイネーブラ１１２ｂは、ストリーミング信号ＳＴＲと共に、ストリーミングアドレスＳＡをデータストリーマ２１０に出力することができる。コマンドＣＭＤがデータ読み取りコマンドである場合、ストリーミングアドレスＳＡは、読み取り対象になる第１データが書き込まれているアドレスを含み得る。一実施形態において、ストリーミングアドレスＳＡは、第１データが書き込まれているアドレスのうち最初のアドレスである。
メモリ装置２０ｂは、データストリーマ２１０ｂ、メモリセルアレイ２２０ｂ、データ情報レジスタ２３０ｂ、ステータスレジスタ２４０ｂ及び制御ロジック２５０ｂを含んでもよい。データストリーマ２１０ｂ、メモリセルアレイ２２０ｂ、データ情報レジスタ２３０ｂ、ステータスレジスタ２４０ｂ及び制御ロジック２５０ｂは、図２のデータストリーマ２１０、メモリセルアレイ２２０、データ情報レジスタ２３０、ステータスレジスタ２４０及び制御ロジック２５０とそれぞれ同一であるか、あるいは類似しているので、その説明は省略する。
図１２は、本開示の例示的実施形態によるイメージ処理装置を示すブロック図である。図２と重複する内容は省略する。図１２を参照すれば、イメージ処理装置１ｃは、イメージセンサ３０ｃ、メモリコントローラ１０ｃ及びメモリ装置２０ｃを含んでもよく、メモリ装置２０ｃは、データストリーマ２１０ｃ、メモリセルアレイ２２０ｃ、データ情報レジスタ２３０ｃ及びステータスレジスタ２４０ｃを含んでもよい。メモリコントローラ１０ｃ、データストリーマ２１０ｃ、メモリセルアレイ２２０ｃ、データ情報レジスタ２３０ｃ及びステータスレジスタ２４０ｃは、図２のメモリコントローラ１０、データストリーマ２１０、メモリセルアレイ２２０、データ情報レジスタ２３０及びステータスレジスタ２４０と同一であるか、あるいは類似しているので、重複される内容は省略する。
イメージセンサ３０ｃは、レンズを介して撮像される対象物の光信号ＬＳをセンシングし、センシングした光の強度をデジタル形態のイメージデータＩＤに変更し、イメージプロセッサなどを介して、メモリ装置２０ｃに出力することができる。イメージセンサ３０ｃは、ＣＣＤ（charge coupled device）イメージセンサまたはＣＭＯＳ（complementary metal-oxide semiconductor）イメージセンサを含んでもよい。イメージセンサ３０ｃは、イメージデータＩＤを書き込むために、イメージデータＩＤをメモリコントローラ１０ｃに出力することができる。メモリコントローラ１０ｃは、それに応答して、イメージデータＩＤのデータ情報ＤＩを、データ情報レジスタ２３０ｃに保存し、イメージデータＩＤを書き込むためのストリーミング信号ＳＴＲを、データストリーマ２１０ｃに出力することができる。一実施形態において、イメージ処理装置１ｃは、メモリ装置２０ｃとイメージセンサ３０ｃとが垂直にスタックされた形態に構成されるスタックＣＭＯＳイメージセンサ（stack ＣＩＳ）にも具現される。
データストリーマ２１０ｃは、イメージデータＩＤのデータ情報ＤＩを基に、ストリーミング動作を遂行することにより、メモリセルアレイ２２０ｃに、イメージデータＩＤを保存することができる。イメージデータＩＤは、決定データであるために、ストリーミング動作として、データ入出力が行われる。
図１３は、本開示の例示的実施形態によるコンピュータシステムを示すブロック図である。図１３を参照すれば、コンピュータシステム１９００は、モバイル機器やデスクトップコンピュータなどに装着される。コンピュータシステム１９００は、システムバス１９０４に電気的に連結されるＤＲＡＭメモリシステム１９０１、中央処理装置（ＣＰＵ）１９０５、ユーザインターフェース１９０７及びベースバンドチップセット（baseband chipset）のようなモデム１９０８を含んでもよい。コンピュータシステム１９００には、アプリケーションチップセット（application chipset）、カメライメージプロセッサ（ＣＩＰ：camera image processor）、入出力装置などがさらに提供される。
ユーザインターフェース１９０７は、通信ネットワークにデータを伝送したり、通信ネットワークからデータを受信したりするためのインターフェースでもある。ユーザインターフェース１９０７は、有線形態であってもよいし、無線形態であってもよく、アンテナまたは有線／無線トランシーバなどを含んでもよい。ユーザインターフェース１９０７またはモデム１９０８を介して提供されたり、中央処理装置１９０５によって処理されたりするデータは、ＤＲＡＭメモリシステム１９０１に保存される。
ＤＲＡＭメモリシステム１９０１は、図１ないし図１２で説明したメモリシステムを含み得る。ＤＲＡＭメモリシステム１９０１は、ＤＲＡＭ １９０２とメモリコントローラ１９０３とを含んでもよい。ＤＲＡＭ １９０２には、中央処理装置１９０５によって処理されたデータ、または外部から入力されたデータが保存される。ＤＲＡＭ １９０２は、中央処理装置１９０５などからストリーミングコマンドを受信した場合、メモリコントローラ１９０３からのノーマル駆動コマンドなしに、内部的にロウアドレスストローブ（ＲＡＳ）信号、カラムアドレスストローブ（ＣＡＳ）信号及びプリチャージ（ＰＲＥ）信号のうち少なくとも一つを自ら生成し、メモリセルアレイにデータを書き込むか、あるいはメモリセルアレイからデータを読み取ることができる。
コンピュータシステム１９００が無線通信を行う装備である場合、コンピュータシステム１９００は、ＣＤＭＡ（code division multiple access）、ＧＳＭ（登録商標（global system for mobile communication））、ＮＡＤＣ（North American multiple access）、ＣＤＭＡ２０００のような通信システムで使用される。コンピュータシステム１９００は、個人携帯用情報端末機（ＰＤＡ：personal digital assistant）、携帯用コンピュータ、ウェブタブレット（web tablet）、デジタルカメラ、ＰＭＰ（portable multimedia player）、モバイルフォン、無線ＬＡＮ（local area network）、ラップトップコンピュータのような情報処理装置にも装着される。
以上、図面及び明細書で例示的な実施形態が開示された。本明細書において、特定用語を使用して実施形態について説明したが、それらは、単に本開示の技術的思想を説明するための目的に使用されたものに過ぎず、意味限定や特許請求の範囲に記載された本開示の範囲を制限するために使用されたものではない。従って、本技術分野の当業者であるならば、それらから、多様な変形、及び均等な他の実施形態が可能であるという点を理解するであろう。従って、本開示の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決められるものである。
本発明の、メモリ装置、及びそれを含むメモリシステムは、例えば、電子装置関連の技術分野に効果的に適用可能である。
１ メモリシステム
１０，１９０３ メモリコントローラ
１１０ ストリーミングマネージャ
２０ メモリ装置
２１０ データストリーマ
２１１ ステートマネージャ
２１２ タイミングマネージャ
２１３ アドレスマネージャ
２２０ メモリセルアレイ
２３０ データ情報レジスタ
２４０ ステータスレジスタ
２５０ 制御ロジック
２６０ アドレスバッファ
２６２ カラムアドレスラッチ
２７１ ロウデコーダ
２７２ センスアンプ
２７３ 入出力ゲーティング回路
２７４ カラムデコーダ
２８０ データ入出力バッファ
２９０ マルチプレクサ
１９００ コンピュータシステム
１９０１ ＤＲＡＭメモリシステム
１９０２ ＤＲＡＭ
１９０８ モデム
１９０４ システムバス
１９０５ ＣＰＵ

Claims (20)

  1. メモリ装置であって、
    複数のメモリセルを含むメモリセルアレイと、
    前記メモリセルアレイに、データの読み取りまたは書き込みのための制御信号を出力する制御ロジックと、
    ストリーミング信号に応答して、前記メモリセルアレイからデータを読み取るか、あるいは前記メモリセルアレイにデータを書き込むためのストリーミング動作を遂行するデータストリーマと、を含み、
    前記データストリーマは、読み取りまたは書き込みを行おうとする第１データのデータサイズ情報を受信し、前記データサイズ情報に基づいて、少なくとも１つのストリーミング駆動コマンドを、前記制御ロジックに出力することにより、前記ストリーミング動作を遂行し、
    前記データストリーマは、
    当該メモリ装置の外部から受信したストリーミング信号に応答して、前記データサイズ情報に基づいて、前記第１データを読み取るか、あるいは書き込むための前記少なくとも１つのストリーミング駆動コマンドの種類及び個数を決定し、前記少なくとも１つのストリーミング駆動コマンドを前記制御ロジックに出力するステートマネージャと、
    前記データサイズ情報に基づいて、前記第１データの読み取りまたは書き込みに必要なアドレスを決定するアドレスマネージャと、
    前記少なくとも１つのストリーミング駆動コマンドの出力タイミングを制御し、前記少なくとも１つのストリーミング駆動コマンドの個数をカウンティングするタイミングマネージャと、
    を含む、ことを特徴とするメモリ装置。
  2. 前記第１データは、イメージデータ、オーディオデータ及びビデオデータのうちいずれか一つであることを特徴とする請求項１に記載のメモリ装置。
  3. 前記データサイズ情報を保存するデータ情報レジスタをさらに含むことを特徴とする請求項１または２に記載のメモリ装置。
  4. 前記ステートマネージャは、前記データサイズ情報に従って前記少なくとも１つのストリーミング駆動コマンドの個数を異なるように決定することを特徴とする請求項１乃至３のいずれか一項に記載のメモリ装置。
  5. 前記少なくとも１つのストリーミング駆動コマンドは、前記メモリセルをロウ単位で駆動するロウアドレスストローブ信号、前記メモリセルをカラム単位で駆動するカラムアドレスストローブ信号、及び前記メモリセルをプリチャージするプリチャージ信号のうち少なくとも一つを含むことを特徴とする請求項１乃至３のいずれか一項に記載のメモリ装置。
  6. 前記ステートマネージャは、
    ロウアドレスストローブ信号を出力することにより、前記メモリセルをロウ単位で駆動するアクティブステートと、
    カラムアドレスストローブ信号を出力することにより、前記メモリセルにデータを書き込むか、あるいは前記メモリセルからデータを読み取る書き込み／読み取りステートと、
    プリチャージ信号を出力することにより、前記メモリセルをプリチャージするプリチャージステートと、を順次に遂行することを特徴とする請求項１乃至３のいずれか一項に記載のメモリ装置。
  7. 前記メモリセルにおいて、データが書き込まれていない可用アドレスに係わる可用アドレス情報を保存するステータスレジスタをさらに含むことを特徴とする請求項１乃至６のいずれか一項に記載のメモリ装置。
  8. 前記アドレスマネージャは、書き込みストリーミング動作時、
    前記ステータスレジスタから前記可用アドレス情報を受信し、前記可用アドレス及び前記データサイズ情報を基に、前記第１データを書き込むための書き込みアドレスを決定することを特徴とする請求項７に記載のメモリ装置。
  9. 前記アドレスマネージャは、読み取りストリーミング動作時、
    前記第１データが書き込まれている前記メモリセルアレイのアドレスのうち最も早いアドレスである開始アドレスをさらに受信し、前記開始アドレス及び前記データサイズ情報を基に、前記第１データを読み取るための読み取りアドレスを決定することを特徴とする請求項１乃至８のいずれか一項に記載のメモリ装置。
  10. 当該メモリ装置の外部からモードコマンドを受信し、該モードコマンドに応答して、当該メモリ装置の動作モードを設定するためのモードレジスタをさらに含み、
    前記ストリーミング信号は、前記モードコマンドに含まれることを特徴とする請求項１乃至９のいずれか一項に記載のメモリ装置。
  11. 前記メモリセルアレイに対するデータ読み取りまたは書き込みのためのコマンド及びアドレスを生成するコマンドアドレス生成器をさらに含み、
    前記データストリーマは、前記データサイズ情報を基に生成した読み取りまたは書き込みのためのステートに係わるステート情報を含むステート信号を生成し、生成された前記ステート信号を前記コマンドアドレス生成器に出力し、
    前記コマンドアドレス生成器は、前記ステート情報に基づいて、前記メモリセルをロウ単位で駆動するロウアドレスストローブ信号、前記メモリセルをカラム単位で駆動するカラムアドレスストローブ信号、及び前記メモリセルをプリチャージするプリチャージ信号のうち少なくとも一つを生成し、前記制御ロジックに出力することを特徴とする請求項１に記載のメモリ装置。
  12. 当該メモリ装置の外部から、前記第１データを読み取るか、あるいは書き込むための少なくとも１つのノーマル駆動コマンドを受信し、前記データストリーマのモード選択信号により、前記少なくとも１つのノーマル駆動コマンド及び前記少なくとも１つのストリーミング駆動コマンドを、選択的に前記制御ロジックに出力するマルチプレクサをさらに含むことを特徴とする請求項１に記載のメモリ装置。
  13. 前記データストリーマは、前記データサイズ情報に基づいて、前記第１データの書き込みまたは読み取りに必要な駆動コマンド個数を決定し、決定された前記駆動コマンド個数に基づいて、前記マルチプレクサに前記モード選択信号を出力し、
    前記マルチプレクサは、前記モード選択信号に基づいて、前記少なくとも１つのノーマル駆動コマンド、及び前記少なくとも１つのストリーミング駆動コマンドを、前記制御ロジックに出力し、
    出力される前記少なくとも１つのノーマル駆動コマンドの個数と、前記少なくとも１つのストリーミング駆動コマンドの個数との和は、前記必要な駆動コマンドの個数と同じであることを特徴とする請求項１２に記載のメモリ装置。
  14. メモリコントローラ及びメモリ装置を含むメモリシステムにおいて、
    前記メモリコントローラは、前記メモリ装置に書き込むか、あるいは前記メモリ装置から読み取る第１データが、イメージデータ、オーディオデータ及びビデオデータのうち少なくとも一つである場合に、前記メモリ装置に前記第１データのデータサイズ情報を出力するストリーミングマネージャを含み、
    前記メモリ装置は、前記データサイズ情報に基づいて、少なくとも１つのストリーミング駆動コマンドを、前記メモリコントローラの介入なしに、自ら生成するストリーミング動作を遂行するデータストリーマを含み、
    前記メモリ装置は、データを保存するための複数のメモリセルを含むメモリセルアレイ、及び前記メモリセルアレイを制御するための制御信号を出力する制御ロジックをさらに含み、
    前記メモリコントローラはさらに、ホストからのストリーミングコマンドに応答して、前記データストリーマに、前記ストリーミング動作を遂行するためのストリーミング信号を出力するように構成され、
    前記データストリーマは、
    前記ストリーミング信号に応答して、前記データサイズ情報に基づいて、前記第１データを読み取るか、あるいは書き込むための前記少なくとも１つのストリーミング駆動コマンドの種類及び個数を決定し、前記少なくとも１つのストリーミング駆動コマンドを、前記制御ロジックに出力するステートマネージャと、
    前記データサイズ情報に基づいて、前記第１データの読み取りまたは書き込みに必要なアドレスを判断するアドレスマネージャと、
    前記少なくとも１つのストリーミング駆動コマンドの出力タイミングを制御し、前記少なくとも１つのストリーミング駆動コマンドの個数をカウンティングするタイミングマネージャと、
    を含む、メモリシステム。
  15. 前記ストリーミングマネージャは、
    前記第１データに基づいて、前記データサイズ情報を生成するデータ情報生成器と、
    前記メモリ装置に、前記ストリーミング動作を遂行するためのストリーミング信号を出力するストリーミングイネーブラと、を含むことを特徴とする請求項１４に記載のメモリシステム。
  16. 前記ストリーミングイネーブラは、ホストから、前記ストリーミング動作を遂行するためのストリーミングコマンドを受信したときに、前記メモリ装置に、前記ストリーミング信号を出力することを特徴とする請求項１５に記載のメモリシステム。
  17. 前記ストリーミングイネーブラは、前記第１データがイメージデータ、オーディオデータ及びビデオデータのうち少なくとも一つであるか否かを判断し、前記第１データがイメージデータ、オーディオデータ及びビデオデータのうち少なくとも一つである場合、前記メモリ装置に、前記ストリーミング信号を出力することを特徴とする請求項１５に記載のメモリシステム。
  18. 前記ストリーミングマネージャは、
    前記第１データの書き込み時には、前記ストリーミング信号、及び前記データサイズ情報を前記メモリ装置に出力し、
    前記第１データの読み取り時には、前記ストリーミング信号、前記データサイズ情報、及び前記第１データが保存されているアドレスのうち最も早いアドレスである開始アドレスを、前記メモリ装置に出力することを特徴とする請求項１５に記載のメモリシステム。
  19. 複数のピクセルを含み、前記複数のピクセルに照射される光信号に基づいて、イメージデータを生成するイメージセンサと、
    メモリ装置と、
    前記イメージデータを受信し、前記イメージデータのデータサイズ情報及びストリーミング信号を、前記メモリ装置に出力するメモリコントローラと、
    を含み、
    前記メモリ装置は、
    前記イメージデータを保存するメモリセルアレイ、
    前記メモリセルアレイに、データの読み取りまたは書き込みのための制御信号を出力する制御ロジック、及び
    前記データサイズ情報及び前記ストリーミング信号を受信し、前記データサイズ情報に基づいて、少なくとも１つのストリーミング駆動コマンドを、前記メモリコントローラの介入なしに、自ら生成し、生成された前記ストリーミング駆動コマンドを、前記制御ロジックに出力することにより、前記メモリセルアレイに前記イメージデータを書き込むデータストリーマ、
    を含み、
    前記データストリーマは、
    前記データサイズ情報に基づいて、前記イメージデータを読み取るか、あるいは書き込むための前記少なくとも１つのストリーミング駆動コマンドの種類及び個数を決定し、前記少なくとも１つのストリーミング駆動コマンドを前記制御ロジックに出力するステートマネージャと、
    前記データサイズ情報に基づいて、前記イメージデータの読み取りまたは書き込みに必要なアドレスを判断するアドレスマネージャと、
    前記少なくとも１つのストリーミング駆動コマンドの出力タイミングを制御し、前記少なくとも１つのストリーミング駆動コマンドの個数をカウンティングするタイミングマネージャと、
    を含む、イメージ処理装置。
  20. 前記メモリコントローラは、
    前記メモリ装置に書き込むか、あるいは前記メモリ装置から読み取る第１データが、前記イメージデータであるか否かを判断し、前記第１データが前記イメージデータである場合に前記第１データのデータサイズ情報を前記メモリ装置に出力するストリーミングマネージャを含むことを特徴とする請求項１９に記載のイメージ処理装置。
JP2018164248A 2017-09-15 2018-09-03 メモリ装置、及びそれを含むメモリシステム Active JP7316031B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2017-0118841 2017-09-15
KR1020170118841A KR102336666B1 (ko) 2017-09-15 2017-09-15 메모리 장치 및 이를 포함하는 메모리 시스템

Publications (2)

Publication Number Publication Date
JP2019053727A JP2019053727A (ja) 2019-04-04
JP7316031B2 true JP7316031B2 (ja) 2023-07-27

Family

ID=65721512

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018164248A Active JP7316031B2 (ja) 2017-09-15 2018-09-03 メモリ装置、及びそれを含むメモリシステム

Country Status (5)

Country Link
US (1) US10817974B2 (ja)
JP (1) JP7316031B2 (ja)
KR (1) KR102336666B1 (ja)
CN (1) CN109508305B (ja)
SG (1) SG10201803737SA (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7155727B2 (ja) * 2018-08-07 2022-10-19 富士通株式会社 情報処理装置、情報処理装置の制御方法及び情報処理装置の制御プログラム
JP7382678B2 (ja) * 2019-08-14 2023-11-17 スーパーメム，アイエヌシー． コンピューティングメモリシステム

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003051194A (ja) 2001-08-07 2003-02-21 Sharp Corp 同期型半導体記憶装置モジュールおよびその制御方法、情報機器
JP2009110609A (ja) 2007-10-31 2009-05-21 Hitachi Ltd ストリームデータ転送制御機構
US20090300327A1 (en) 2008-05-27 2009-12-03 Stillwater Supercomputing, Inc. Execution engine
JP2010020387A (ja) 2008-07-08 2010-01-28 Sony Corp メモリアクセス制御装置および撮像装置
JP2010170209A (ja) 2009-01-20 2010-08-05 Hitachi Ltd データ転送装置、データ転送制御装置及びデータ処理装置
JP2010262668A (ja) 2010-07-07 2010-11-18 Panasonic Corp シンクロナスｄｒａｍアクセス装置
JP2012226786A (ja) 2006-08-22 2012-11-15 Mosaid Technologies Inc スケーラブルメモリシステム
JP2014013506A (ja) 2012-07-04 2014-01-23 Canon Inc 情報処理装置、制御方法、及びプログラム
WO2014024350A1 (ja) 2012-08-07 2014-02-13 パナソニック株式会社 記録装置、アクセス装置、記録システム、及び記録方法
JP2016170583A (ja) 2015-03-12 2016-09-23 株式会社東芝 メモリシステムおよび情報処理システム

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03230387A (ja) * 1990-02-05 1991-10-14 Tokyo Electric Co Ltd ダイナミックｒａｍ制御装置
JPH07153268A (ja) * 1993-11-29 1995-06-16 Fuji Xerox Co Ltd 情報記録装置
CA2145365C (en) 1994-03-24 1999-04-27 Anthony M. Jones Method for accessing banks of dram
US5585863A (en) 1995-04-07 1996-12-17 Eastman Kodak Company Memory organizing and addressing method for digital video images
JP2901541B2 (ja) * 1996-05-29 1999-06-07 日本電気オフィスシステム株式会社 情報処理装置
US7151800B1 (en) * 2000-01-15 2006-12-19 Sony Corporation Implementation of a DV video decoder with a VLIW processor and a variable length decoding unit
US6681052B2 (en) * 2000-01-15 2004-01-20 Sony Corporation Methods and systems for performing inverse quantization and inverse weighting of DV video
JP4236152B2 (ja) 2002-07-29 2009-03-11 富士フイルム株式会社 固体撮像素子
JP4601897B2 (ja) 2002-11-13 2010-12-22 ソニー株式会社 固体撮像装置及びその駆動方法
JP2008522305A (ja) * 2004-12-03 2008-06-26 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ ストリーミングメモリコントローラ
US7366826B2 (en) * 2004-12-16 2008-04-29 Sandisk Corporation Non-volatile memory and method with multi-stream update tracking
JP4897225B2 (ja) 2005-02-17 2012-03-14 株式会社 日立ディスプレイズ 画像表示装置
JP4936506B2 (ja) * 2005-12-08 2012-05-23 ルネサスエレクトロニクス株式会社 メモリ制御回路及びメモリ制御方法
JP4850504B2 (ja) * 2005-12-15 2012-01-11 キヤノン株式会社 信号処理装置、撮像装置およびデータ転送方法
JP2007199816A (ja) 2006-01-24 2007-08-09 Megachips Lsi Solutions Inc バンクコントローラ、情報処理装置、撮像装置、および制御方法
JP2008048258A (ja) 2006-08-18 2008-02-28 Fujitsu Ltd 画像データ記憶装置、および記憶方法
JPWO2009125572A1 (ja) 2008-04-08 2011-07-28 パナソニック株式会社 メモリ制御回路及びメモリ制御方法
TWI390403B (zh) * 2008-11-06 2013-03-21 Univ Nat Taiwan 串流處理架構中可重組式記憶體方法及裝置
US8375241B2 (en) 2009-04-02 2013-02-12 Intel Corporation Method and system to improve the operations of a registered memory module
KR20100121215A (ko) 2009-05-08 2010-11-17 삼성전자주식회사 반도체 장치, 및 상기 반도체 장치의 ｏｓ 이미지 라이트 방법
EP2418584A1 (en) * 2010-08-13 2012-02-15 Thomson Licensing Method and apparatus for storing at least two data streams into an array of memories, or for reading at least two data streams from an array of memories
JP5887568B2 (ja) 2011-06-23 2016-03-16 パナソニックＩｐマネジメント株式会社 メモリカードコントローラ、メモリカードアダプタおよびメモリカードドライブ
KR101878902B1 (ko) * 2011-10-04 2018-07-17 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 구동 방법
US9159383B2 (en) 2012-04-11 2015-10-13 Micron Technology, Inc. Signal management in a memory device
US9396771B2 (en) * 2012-05-07 2016-07-19 Samsung Electronics Co., Ltd. Memory device for performing multi-core access to bank groups
KR102074329B1 (ko) 2013-09-06 2020-02-06 삼성전자주식회사 데이터 저장 장치 및 그것의 데이터 처리 방법
JP2015109037A (ja) 2013-12-05 2015-06-11 キヤノン株式会社 画像処理装置
JP2016091205A (ja) 2014-10-31 2016-05-23 キヤノン株式会社 画像処理装置、画像処理装置の制御方法およびプログラム
EP3021208B1 (en) * 2014-11-14 2019-01-09 Dot Hill Systems Corporation Method and apparatus for processing fast asynchronous streams
JP2016167215A (ja) 2015-03-10 2016-09-15 株式会社東芝 メモリ装置
US9996302B2 (en) 2015-04-03 2018-06-12 Toshiba Memory Corporation Storage device writing data on the basis of stream
US9521348B2 (en) 2015-04-24 2016-12-13 Omnivision Technologies, Inc. Readout circuitry for image sensor
US20160378366A1 (en) * 2015-06-24 2016-12-29 Intel Corporation Internal consecutive row access for long burst length
KR102401600B1 (ko) 2015-08-31 2022-05-25 삼성전자주식회사 데이터 양에 기초하여 복수의 데이터 스트림을 관리하도록 구성되는 스토리지 장치
JP6403164B2 (ja) 2015-09-11 2018-10-10 東芝メモリ株式会社 メモリシステム
KR102533229B1 (ko) 2015-11-27 2023-05-17 삼성전자주식회사 상대 주소를 사용하는 메모리 장치의 접근 방법
US10592114B2 (en) 2016-03-03 2020-03-17 Samsung Electronics Co., Ltd. Coordinated in-module RAS features for synchronous DDR compatible memory
JP2018120305A (ja) * 2017-01-23 2018-08-02 東芝メモリ株式会社 半導体記憶装置及びその制御方法
JP2018160189A (ja) * 2017-03-23 2018-10-11 東芝メモリ株式会社 メモリシステム
JP2018163707A (ja) * 2017-03-24 2018-10-18 東芝メモリ株式会社 半導体記憶装置及びそのリード制御方法
EP3396954A1 (en) * 2017-04-24 2018-10-31 Axis AB Video camera and method for controlling output bitrate of a video encoder

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003051194A (ja) 2001-08-07 2003-02-21 Sharp Corp 同期型半導体記憶装置モジュールおよびその制御方法、情報機器
JP2012226786A (ja) 2006-08-22 2012-11-15 Mosaid Technologies Inc スケーラブルメモリシステム
JP2009110609A (ja) 2007-10-31 2009-05-21 Hitachi Ltd ストリームデータ転送制御機構
US20090300327A1 (en) 2008-05-27 2009-12-03 Stillwater Supercomputing, Inc. Execution engine
JP2011523132A (ja) 2008-05-27 2011-08-04 スティルウォーター スーパーコンピューティング インコーポレイテッド 実行エンジン
JP2010020387A (ja) 2008-07-08 2010-01-28 Sony Corp メモリアクセス制御装置および撮像装置
JP2010170209A (ja) 2009-01-20 2010-08-05 Hitachi Ltd データ転送装置、データ転送制御装置及びデータ処理装置
JP2010262668A (ja) 2010-07-07 2010-11-18 Panasonic Corp シンクロナスｄｒａｍアクセス装置
JP2014013506A (ja) 2012-07-04 2014-01-23 Canon Inc 情報処理装置、制御方法、及びプログラム
WO2014024350A1 (ja) 2012-08-07 2014-02-13 パナソニック株式会社 記録装置、アクセス装置、記録システム、及び記録方法
JP2016170583A (ja) 2015-03-12 2016-09-23 株式会社東芝 メモリシステムおよび情報処理システム

Also Published As

Publication number Publication date
SG10201803737SA (en) 2019-04-29
KR20190031031A (ko) 2019-03-25
CN109508305A (zh) 2019-03-22
US20190087932A1 (en) 2019-03-21
JP2019053727A (ja) 2019-04-04
KR102336666B1 (ko) 2021-12-07
CN109508305B (zh) 2024-04-16
US10817974B2 (en) 2020-10-27

Similar Documents

Publication Publication Date Title
CN111383676B (zh) 存储器装置、存储器系统及相关方法
US11438016B2 (en) Error detection code generation circuits of semiconductor devices, memory controllers including the same and semiconductor memory devices including the same
CN107258000B (zh) 用于在存储器设备内执行数据操作的方法和装置
US9818707B2 (en) Stacked memory chip having reduced input-output load, memory module and memory system including the same
US20190180803A1 (en) Semiconductor memory device and memory system
CN110021319B (zh) 半导体器件
KR102446713B1 (ko) 전자 장치
TW201712558A (zh) 用於長叢發長度之內部連續列存取技術
US10929064B2 (en) Methods of operating mixed device type memory modules, and processors and systems configured for operating the same
US20140237177A1 (en) Memory module and memory system having the same
US9646676B1 (en) Semiconductor devices and semiconductor systems including the same
JP7216247B1 (ja) バンク割り当てを備えたマルチポート不揮発性メモリデバイスおよび関連するシステムおよび方法
CN111261207B (zh) 半导体器件
US11881251B2 (en) Row clear features for memory devices and associated methods and systems
JP7316031B2 (ja) メモリ装置、及びそれを含むメモリシステム
EP1248267A2 (en) Semiconductor memory device and information processing system
US20220277778A1 (en) Nonvolatile memory device, operating method of nonvolatile memory device, and electronic device including nonvolatile memory device
CN113454720B (zh) 存储设备及其控制方法
US20080301391A1 (en) Method and apparatus for modifying a burst length for semiconductor memory
KR102506790B1 (ko) 반도체 장치 및 이를 포함하는 시스템
US20230266893A1 (en) Memory system including memory device and memory controller, and operating method thereof
KR102550686B1 (ko) 반도체장치

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210805

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220630

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220802

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221101

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20221220

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230420

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20230420

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20230428

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230620

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230714

R150 Certificate of patent or registration of utility model

Ref document number: 7316031

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150