JP7382678B2 - コンピューティングメモリシステム - Google Patents

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Description

本発明は、概してコンピューティングメモリに関し、特に、コンピューティングメモリシステムに用いられるデバイス及び方法に関する。
磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、相変化メモリ（ＰＣＭ）、抵抗変化型メモリ（ＲＲＡＭ）及び強誘電体メモリ（ＦＲＡＭ）といった不揮発性メモリ（ｎｏｎ－ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）は、通常、高速のプログラム制御可能性や、高い書き換え耐久性といった特性を有する。例えば、高性能ＭＲＡＭは、人工知能（ＡＩ）コンピューティングの運用に使用可能である。しかし、人工知能（ＡＩ）モデルでは、最適化後のデータ構造が従来のデータと異なる特徴を有する。よって、高速読み取りという高性能を達成しようとする場合、ＭＲＡＭのような一部の不揮発性メモリは特定の回路に問題を有する。例えば、ＭＲＡＭビットセル（例えば、１Ｔ１Ｊ ＭＲＡＭビットセル）に関する制約（例えば、読み出しマージンの低さ、トンネル磁気抵抗比のオンオフ比、寄生抵抗、リードディスターブエラー等）から、ＭＲＡＭ検出回路にはＤＲＡＭ以上の精度が求められる。そのため、ＭＲＡＭ検出回路はより複雑となり、及び／又はより多くの面積を占有する。特定の事例において、ＭＲＡＭ検出回路は、３２又は６４のビット線ピッチ幅を有しており、代表的なＤＲＡＭ検出回路における２ビット線ピッチ幅よりも大きい。検出回路の制約から、従来のＭＲＡＭ（例えば、１ＭＢセル、４０９６本のビット線）の場合には、１回に並行して６４ビット線以下しか読み取ることができない（即ち、６４個の検出回路を有しており、各検出回路が１回に１ビットを読み取り可能）。仮に、ビット線信号の生成に１０～１５ナノ秒（ｎｓ）を要し、且つ２ビットの誤り訂正（ＥＣＣ）の計算に少なくとも５ｎｓを要するとすれば、必要な読み取り動作サイクルの時間は２０～２５ナノ秒（ｎｓ）となる。そのため、このＭＲＡＭセルは０．４ＧＢ／ｓのデータ流量しか出力できず、ＤＲＡＭと比較して、このようなデータ流量ではニューラルネットワークや機械学習といったＡＩシステムの応用に必要な性能を提供できない。また、ＭＲＡＭ読み取り回路は、大量のエネルギーを消費してロウデコーダを起動し、各読み取りサイクルに必要とされる正確な基準信号を生成するため、ＭＲＡＭの読み取り性能及び電力が制限される。
メモリコントローラは、少なくとも１つの主制御回路（例えば、ＣＰＵ、ＧＰＵ、ＤＳＰ、ＡＳＩＣ）からのデータアクセス要求を調整し、メモリ回路に命令を発するための回路である。これらのデータ要求には、頻繁に変化するデータ（例えば動的データ）及び変化の少ないデータ（例えば静的データ）が含まれる。いくつかの例において、静的データ要求は動的データの帯域幅を減少させて、システム性能を低下させる。例えば、ＤＲＡＭメモリコントローラでは、動的データ要求と静的データ要求が同一のＤＲＡＭアレイを対象とする場合があり、このようなコンフリクトによって動的データの帯域幅が減少する。また、一部のニューラルネットワークシステムでは、大量（例えばＴＢ）のモデルデータを極めて短時間のうちにプロセッサに伝送する必要があるが、ＤＲＡＭコントローラが静的データ（例えば、動的データを記憶するのと同一のＤＲＡＭアレイ）を要求することで、システムの演算速度が遅くなる場合がある。
現代のＤＲＡＭデバイスは、ページモード（ｐａｇｅ ｍｏｄｅ）アクセスを使用しており（例えばＪＥＤＥＣ標準）、同一のワード線上のＤＲＡＭアレイセルが並行して読み取られる（ｒｏｗ ａｃｔｉｖａｔｉｏｎ）。しかし、大多数の応用事例では、読み取りページのデータの９０％が主制御チップにとって必要なデータではないため、無駄な消費電力が発生する。従来は、ＤＲＡＭメモリコントローラを最適化することで使用されないデータ量を減少可能としてきたが、ページ幅及び境界（ｂｏｕｎｄａｒｉｅｓ）が固定されていることから改良効果には限界がある。このほか、メモリの帯域幅を減少させたいとのニーズに対し、ニューラルネットワークは複雑なデータ構造（例えば、ワード長、プルーニング、圧縮技術の混合）を使用してデータの帯域幅を減少させている。しかし、この種の複雑なデータ構造のアクセス効率は、従来のメモリにおける固定されたデータページ幅及び境界によって制限される。
本発明は、メモリ、メモリコントローラ、コンピューティングシステム及びその動作方法を開示する。
いくつかの実施例において、本発明で開示するメモリアクセスの方法は以下を含む。即ち、メモリアレイのワード線にアクセスし、センスアンプに対応する第１ビット線にアクセスし、同一のセンスアンプに対応する第２ビット線にアクセスする。また、同一のセンスアンプを使用して、メモリアレイの同一ワード線の第１メモリビットセル及び第１ビット線を検出する。このように、上記で開示した方法を実行するようメモリを構成することで、低消費電力で迅速なデータアクセスが実施される。
いくつかの実施例において、本発明で開示するメモリコントローラは、主制御チップと通信する第１メモリインターフェースと、第１メモリと通信する第２メモリインターフェースを含む。上記の第１メモリは第１データタイプを記憶するよう構成される。上記のメモリコントローラは、第２データタイプを記憶するよう構成される第２メモリを含む。上記のメモリコントローラは、第１データバッファ及び第２データバッファを含む。第１データバッファは、第１メモリインターフェース及び第２メモリインターフェースに接続される。第２データバッファは、第１メモリインターフェース及び第２メモリに接続される。これにより、本発明で開示するメモリコントローラはデータアクセスの速度を上昇させられる。
いくつかの実施例において、本発明で開示するメモリの動作方法は、第１動作モード及び第２動作モードを含み、第１動作モードから第２動作モードへの切り替えが行われる。第１動作モード及び第２動作モードは、少なくとも、ページモード、ランダムアクセスモード、バーストアクセスモードのいずれかを含む。例えば、本発明で開示するメモリの動作方法は、第１動作モードで第１演算の効率を向上させるとともに、第２動作モードで第２演算の効率を向上させることが可能である。
以下に、本発明がよりよく理解されるよう、図面を組み合わせて本発明の実施例につき詳細に説明する。
図１は、実施例に基づき記載した代表的なメモリである。 図２は、実施例に基づき記載した代表的なメモリである。 図３は、実施例に基づき記載したメモリの代表的なタイミング図である。 図４は、実施例に基づき記載したメモリの代表的な検出回路である。 図５は、実施例に基づき記載したメモリの代表的なセンスアンプである。 図６は、実施例に基づき記載したメモリを動作させる代表的な方法である。 図７は、実施例に基づき記載したメモリを動作させる代表的な方法である。 図８は、実施例に基づき記載した代表的なメモリコントローラである。 図９は、実施例に基づき記載した代表的なコンピューティングシステムである。 図１０は、実施例に基づき記載した代表的なコンピューティングシステムである。 図１１は、実施例に基づき記載した代表的なコンピューティングシステムである。 図１２は、実施例に基づき記載したメモリを動作させる代表的な方法である。 図１３は、実施例に基づき記載した代表的なメモリである。 図１４は、実施例に基づき記載した代表的なメモリである。 図１５は、実施例に基づき記載したメモリを動作させる代表的な方法である。 図１６は、コンピューティングデバイスの事例を示す。
以下で、実施例を説明する際に図示する実施可能な特定の実施例は参考にすぎない。本発明で開示する構造及び方法の原理を使用するその他の実施例について、記載されている実施例に違反しない範囲で行われる構造上の変更は、本発明がカバーする範囲に含まれるものとする。
図１は、実施例に基づき記載した代表的なメモリ１００である。いくつかの実施例において、コンピューティングメモリ１００は、メモリアレイ１０２、ビット線検出回路１０４、基準信号発生器１０６、センスアンプ１０８及びデータバッファ１１０を含む。
いくつかの実施例において、前記コンピューティングメモリ１００は、エッジＡＩシステム（ｅｄｇｅ ＡＩ ｓｙｓｔｅｍ）、ニューラルネットワークシステム（ｎｅｕｒａｌ－ｎｅｔｗｏｒｋ ｓｙｓｔｅｍ）、ＩｏＴシステム（ｉｎｔｅｒｎｅｔ－ｏｆ－ｔｈｉｎｇｓ ｓｙｓｔｅｍ）、カーエレクトロニクスシステム、マイクロコントローラシステム（ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ ｓｙｓｔｅｍ）、移動通信システム（ｍｏｂｉｌｅ ｃｏｍｍｕｎｉｃａｔｉｏｎ ｓｙｓｔｅｍ）、プログラマブルコンピューティングシステム（ｐｒｏｇｒａｍｍａｂｌｅ ｃｏｍｐｕｔｉｎｇ ｓｙｓｔｅｍ）、ハードウェアセキュリティシステム（ｈａｒｄｗａｒｅ ｓｅｃｕｒｉｔｙ ｓｙｓｔｅｍ）、テレマティクスシステム（ｔｅｌｅｍａｔｉｃｓ ｓｙｓｔｅｍ）、バイオメディカル電子機器（ｂｉｏｍｅｄｉｃａｌ ｅｌｅｃｔｒｏｎｉｃｓ ｄｅｖｉｃｅ）、ロボット（ｒｏｂｏｔ）及び無人航空機（ｄｒｏｎｅ）、といったコンピューティングシステムに応用される。
いくつかの実施例において、メモリアレイ１００は不揮発性メモリビットアレイを含む。例えば、不揮発性メモリビットセルはＭＲＡＭである。いくつかの実施例において、メモリアレイ１００は、スタティックランダムアクセスメモリ（ＳＲＡＭ）、ＤＲＡＭ、及び／又はトランジスタ－ＭＴＪビットセルのアレイを含む。いくつかの実施例において、メモリアレイ１００は、ＳＲＡＭ、ＲＲＡＭ、ＦＲＡＭ、フラッシュメモリ及びＰＣＭのうちの少なくとも１つを含む。なお、ここでは説明しないが、開示するコンピューティングメモリにはその他のタイプのメモリも含まれる。また、図１にはメモリアレイを１つ記載しているが、コンピューティングメモリ１００は複数のメモリアレイを含み得る。いくつかの実施例において、メモリアレイ１００は、行又はワード線、及び、列又はビット線として構成される。ここで使用する列又はビット線は、メモリアレイ内に配列される複数のビットセルを含む。
いくつかの実施例において、メモリアレイ１００はビット線群（例えばビット線群１１２）に分割される。ビット線群は、複数のビット線と、それに接続されるビット線検出回路（例えば、ビット線検出回路１０４、ビット線検出回路２０４）を含む。図１にはこのようなビット線群のみを示しているが、ビット線群に含まれる全てのビット線が互いに隣接している必要はない。且つ、コンピューティングアレイのビット線群は異なる数のビット線を含み得る。
一例において、１ＭＢ（８１９２Ｋビット）のコンピューティングメモリは、２０４８本のワード線及び４０９６本のビット線を有するメモリアレイを含む。当該メモリの事例において、ビット線検出回路１０４は４本のビット線を含む幅を有しており、センスアンプ１０８は６４本のビット線（又は１６個のビット線検出回路）を含む幅を有している。つまり、当該コンピューティングメモリは、２５６個のビット線検出回路及び６４個のセンスアンプを有している。いくつかの実施例において、当該コンピューティングメモリの事例は、少なくとも１０２４ビットのデータバッファを有している（例えば、読み取りサイクルの出力ごとに少なくとも１０２４ビットをバッファリングする）。いくつかの実施例では、第１マルチプレクサ（Ｍｕｌｔｉｐｌｅｘｔｏｒ、ＭＵＸとも称する）がデータメモリアレイとビット線検出回路の間に配置される。第１マルチプレクサの制御信号は、図２のＢＬＥＮ１＜ｉ＞信号又は図３のイネーブル信号（ｅｎａｂｌｅ ｓｉｇｎａｌ）３０６である。また、いくつかの実施例では、第２マルチプレクサ（ＭＵＸ）がビット線検出回路とセンスアンプの間に配置される。第２マルチプレクサの制御信号は図２のＢＬＥＮ２＜ｊ＞信号である。当該１ＭＢのコンピューティングメモリの事例では、第１マルチプレクサ（ＭＵＸ）が４対１で構成されている。即ち、４本のビット線ごとに１つのビット線検出回路が接続されている。また、第２マルチプレクサ（ＭＵＸ）は１６対１で構成されている。即ち、１６個のビット線検出回路ごとに１つのセンスアンプが接続されている。
いくつかの実施例において、ビット線とビット線検出回路との電気接続（ＢＬＥＮ１＜ｉ＞信号）、及びビット線検出回路とセンスアンプとの電気接続（ＢＬＥＮ２＜ｊ＞信号）は、コンピューティングメモリが受信するビットアドレスに基づき決定される。いくつかの実施例において、選択されたワード線上の複数のビット線、及びそれに対応するビットセルは、同一のアクセス動作においてアクセスされる。いくつかの実施例において、選択されたビットセル及びそれに対応するビット線検出回路は電流経路を形成して、ビット線電圧を生成する。上記のビット線電圧は、ビットセルの状態（即ち、記憶されているデータ）に対応する。
上記の事例で説明したコンピューティングメモリは、特定のメモリアレイの大きさ及び素子（例えば、ビット線検出回路、センスアンプ、データバッファ、メモリアレイ）数を有しているが、このようなアレイの大きさ及び素子数は一例にすぎない。本発明で開示するコンピューティングメモリは、任意の大きさのメモリアレイ及び任意の数の素子を有し得る。例えば、上述したコンピューティングメモリは、複数のメモリアレイや、より多くの又は少ない対応するビット線検出回路や、より多くの又は少ないセンスアンプや、より多くの又は少ないアレイアクセスデコーダ（例えば、ワード線デコーダ、ｄｅｃｏｄｅｒ）や、より多くの又は少ないデータバッファ記憶領域を含み得る。また、別の事例として、いくつかの実施例では、各ビット線検出回路が１本のビット線に対応している。よって、こうした実施例では、ビット線とそれに対応するビット線検出回路との間にＭＵＸを配置する必要はない。また、別の事例として、いくつかの実施例では、各センスアンプが１つのビット線検出回路に対応している。よって、こうした実施例では、ビット線検出回路とそれに対応するセンスアンプとの間にＭＵＸを配置する必要はない。
いくつかの実施例では、上記で述べたように、１つのセンスアンプが複数のビット線に対応している（例えば、複数のビット線検出回路が同一のセンスアンプに電気的に接続されている）。そのため、１つの読み書きサイクル内で複数のビット線にアクセス可能であり、読み書き速度が上昇する。上記の読み書きサイクルは、１つの読み書き命令で実行される回路動作に対応している。当該読み書き命令は、中央処理装置（ＣＰＵ）、グラフィックスプロセッサ（ＧＰＵ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタルシグナルプロセッサ（ＤＳＰ）、及びその他の集積回路（ＩＣ）といった主制御チップから発せられる。読み書きサイクルの完了後に、メモリ回路は別の命令を受信可能となる。例えば、いくつかの実施例において、読み書きサイクルには、次の動作の一部が少なくとも含まれる。即ち、主制御チップから読み取り命令及びビットアドレス（ｃｏｍｍａｎｄ ａｎｄ ａｄｄｒｅｓｓ Ｃ＆Ａ）を受信する。次に、Ｃ＆Ａをデコードし、対応するバンク（ｂａｎｋ）又はアレイを選択する。また、対応するワード線デコーダを起動し、対応するワード線を選択する。続いて、読み取り回路を起動してビットセルからデータをフェッチする。また、データをセンスアンプからメモリインターフェースへ伝送し、主制御チップに伝送する。同一の読み書きサイクル内で、コンピューティングメモリがビット線群の複数のビット線に対応するビットセルへのアクセスを完了する方法については以下で詳述する。
上記のビット線検出回路はセンスアンプに電気的に接続されており、且つ、ここで開示するコンピューティングメモリの利点についてセンスアンプを用いて説明するが、前記センスアンプは限定を意図する用語ではなく、ビット線電圧を受け付けてデータ出力を発生可能な任意の回路又はハードウェアを示し得る。
本発明で開示するコンピューティングメモリの利点の一例として、各センスアンプが同一の読み書きサイクル内で１本を超えるビット線上の線を検出することが含まれる。これに対し、従来のメモリ回路内のセンスアンプは、同一の読み書きサイクル内で１本のビット線上のデータしか検出できない。例えば、各センスアンプは複数のビット線検出回路に電気的に接続可能である。そのため、複数のビット線は、同時に電流経路を形成して、複数のデータ位置に対応するビット線電圧を同時に生成可能である。また、これに伴い、センスアンプは、これら複数のビット線電圧を論理電圧まで迅速に増幅することで、データ出力を形成可能である。これにより、単位データ量の検出に要する時間が短縮される。
同一の読み書きサイクルのメモリと比較して、本発明で開示するコンピューティングメモリの利点の１つは、４～３２倍超の帯域幅を有することである。これにより、ＭＲＡＭに類似したメモリ技術をＡＩやニューラルネットワーク及び機械学習の演算に応用可能となる。例えば、１ＭＢのＭＲＡＭの場合、本発明で開示するコンピューティングメモリの出力帯域幅は７ＧＢ／ｓを超え得る。ＭＲＡＭの出力帯域幅を向上させることで、例えば、ＬＰＤＤＲ４又はＬＰＤＤＲ５のＭＲＡＭのような高速メモリインターフェースを採用し、例えばｔＲＣＤのようなＪＥＤＥＣ標準タイミング規格を満たすことが可能となる。これにより、データページのサイズを低下させることも、消費電力を増加させることも、メモリの密度を減少させることも、製造コストを増加させることも不要となる。これに対し、従来のメモリ回路を使用する場合には、データページを４倍減少させてようやくＪＥＤＥＣ標準タイミング規格の１０分の１を達成可能である。
いくつかの実施例において、総容量１２８ＭＢのＭＲＡＭチップ内の全てのメモリアレイは、いずれも本発明で開示するコンピューティングメモリを使用し、９００ＧＢ／ｓの総帯域幅を達成可能である。これは、既知の最も高速のＤＲＡＭインターフェース（例えば、高帯域幅のメモリ又はＨＢＭ３）よりも高い。高速動作が可能なことから、開示するコンピューティングメモリは、性能要求をより容易に満たして電力消費を減少させる。且つ、本明細書で述べるように、コンピューティングメモリは、異なる動作モードに設定されることで、いっそう効率的なデータページ、行データへのアクセス動作が可能となる。
いくつかの実施例では、ビット線検出回路１０４を配置することで、これに電気的に接続されるビット線を検出可能とする（例えば、ＢＬＥＮ１＜ｉ＞信号は、ビット線群からいずれかのビット線を選択してビット線検出回路に電気的に接続する）。例えば、ビット線検出回路１０４は、メモリのビットセルの状態（例えば、電圧、電流）に対応する信号を検出、キャプチャ又は生成するよう構成される。いくつかの実施例において、ビット線検出回路１０４は、複数のビット線に電気的に結合しており、マルチプレクサ（ＭＵＸ）を通じていずれかを選択して電気的に接続される。例えば、前記２０４８本のワード線及び４０９６本のビット線からなるメモリの事例では、受信したアドレス信号に基づいて、マルチプレクサがビット線検出回路１０４を選択的に４本のビット線のいずれかに電気的に接続する。
例えば、７番目のワード線及び各ビット線群内の３番目のビット線に位置するビットセルにアクセスしたい場合、ビット線検出回路１０４は、第１マルチプレクサを通じて３番目のビット線に電気的に接続される。そして、発生した電気信号が対応するセンスアンプに伝送されて、このビットセルの状態に対応するデータ信号が検出、キャプチャ又は生成される。
このビットセルに記憶されているデータが論理「１」又は高抵抗状態の場合、ビット線検出回路１０４で生成されたビット線電圧が安定したあと、基準電圧よりも大きな電圧が生成される。反対に、このビットセルに記憶されているデータが論理「０」又は低抵抗状態の場合、ビット線電圧が安定したあと、基準電圧よりも小さな電圧が生成される。一般的には、ワード線を選択してアクセスし、且つ選択されたビット線にビット線検出回路１０４が接続されたあと、上記で述べたビット線電圧の生成が開始される。
いくつかの実施例において、ＭＲＡＭビットセルの論理「１」又は高抵抗状態に対応して、安定化後のビット線電圧は０．３～０．４Ｖの間となる。一方、ＭＲＡＭビットセルの論理「０」又は低抵抗状態に対応して、安定化後のビット線電圧は０．２～０．３５Ｖの間となる。いくつかの実施例において、読み取り動作時にＭＲＡＭビットセルの論理状態の違いに応じてビット線上に発生する電圧は、ビットセルのトンネル磁気抵抗及びビットセルを通過する電流により決定される。例えば、高抵抗状態及び低抵抗状態に応じてビット線上に発生する電圧の差は、コモンモード電圧の１／２０～１／５となる。本発明に違反しない範囲において、いくつかの実施例では、ＭＲＡＭビットセルの論理「１」又は高抵抗状態に対応するビット線電圧が、論理「０」又は低抵抗状態に対応するビット線電圧よりも低くなり得る。
いくつかの実施例において、ビットセルの何らかの特徴は、記憶されている論理データを表す。例えば、このような特徴はビットセルの抵抗とすることができ、抵抗値の違いによって異なる論理データが示される。また、このような特徴はビットセル内部の電荷又は誘電体の分極状態とすることができ、電荷の違い又は分極状態の違いによって異なる論理データが示される。
いくつかの実施例において、ビット線検出回路１０４は、ビットデータに対応するビット線電圧をキャプチャするためのサンプルアンドホールド回路（Ｓａｍｐｌｅ－Ａｎｄ－Ｈｏｌｄ）を含む。以下に、図４を参照して、ビット線検出回路１０４の実施例で使用するサンプルアンドホールド回路について詳細に説明する。いくつかの実施例において、サンプルアンドホールド回路は、更に、信号入力スイッチ、サンプリングキャパシタ（ｓａｍｐｌｉｎｇ ｃａｐａｃｉｔｏｒ）及び信号出力スイッチを含む。いくつかの実施例において、当該サンプルアンドホールド回路には、安定性を増加させ、且つ無駄なノイズ電圧を減少させるために、電荷注入ノイズを低減させる回路及び信号バッファアンプが更に含まれている。いくつかの実施例において、ビット線検出回路にはオフセット補正回路を追加する必要がないため、ビット線検出回路の面積を減少させられる。いくつかの実施例において、第１ビット線検出回路１０４がビット線電圧を生成するとの同時に、第２ビット線検出回路１０４が別のビット線電圧を生成してもよい。いくつかの実施例において、生成されたビット線電圧はサンプルアンドホールド回路に一時的に保持される。複数のビット線検出回路１０４に結合されるセンスアンプは、生成されたビット線電圧を同一の読み書きサイクル内で順に検出して増幅し、データ出力を発生させる。
上記には、同一の読み書きサイクル内で、検出及び増幅の前にビット線電圧を保持することで、１つのセンスアンプで少なくとも１つのビット線上のデータ信号を増幅可能となるため、読み書き速度が上昇するとの利点がある。例えば、同一の読み書きサイクル内で複数のビット線電圧を並行して生成可能なため、第２ビット線のデータの読み取りに要する時間が減少する。
ここでは、特定の事例を用いてビット線検出回路の動作を説明したが、本発明に違反しない範囲において、ビット線検出回路は、ビットセルの状態に対応する電気信号をその他の方法で検出、キャプチャ又は生成してもよい。
いくつかの実施例において、基準信号発生器１０６は、ビットセルの異なる論理状態に対応するビット線電圧を区別するための基準信号を発生させる。いくつかの実施例において、当該基準信号発生器で発生する基準電圧は、ビットセルの異なる状態（例えば、論理「１」及び論理「０」）に対応するビット線電圧の間となる。例えば、ビットセル内のデータが論理「１」の場合、生成される安定化したビット線電圧は高い電圧となる。一方、ビットセル内のデータが論理「０」の場合、生成される安定化したビット線電圧は低い電圧となる。基準信号発生器で発生する基準電圧は、上記の高い電圧と低い電圧の間となる。ビット線電圧と基準電圧を比較して増幅することで、ビットセル内に記憶されているデータを取得可能である。
いくつかの実施例において、基準信号発生器１０６は、リファレンスセルを使用して基準信号を発生させる。いくつかの実施例において、当該リファレンスセルを設置することで発生する信号の値は、ビットセルの異なる状態（例えば、論理「１」及び論理「０」）に対応するビット信号の間となる。例えば、ビットセルの異なる状態が異なる有効抵抗に対応している場合、リファレンスセルに対応する有効抵抗は上記の異なる有効抵抗の間となる。いくつかの実施例において、基準信号発生器１０６は、複数のビットセルの信号を平均して基準信号を生成する。平均される複数の信号は、同数の異なる状態にあるビットセルから取得する。いくつかの実施例において、基準信号発生器１０６は、ビット線検出回路１０４及びリファレンスセル（通常のビットセルと置換）を使用して基準信号を発生させる。
いくつかの実施例において、読み取りサイクル内で、センスアンプは自身に電気的に結合されている複数のビット線を読み取る。上記の基準信号発生器１０６で発生する基準信号は、複数のビット線信号を比較するために用いられる。
いくつかの実施例において、基準信号は発生後に保持される（例えば、サンプルアンドホールド回路を使用する）ため、メモリは基準信号発生器１０６の電源をオフにして消費電力を低下させる。即ち、リファレンスセルを通過して基準信号を発生させる電流をオフにする。いくつかの実施例において、基準信号はキャパシタに保持される。例えば、当該キャパシタは基準信号を収集して保持するため、センスアンプは動作期間中に無駄な消費電力を必要としない。例えば、同一の読み取りサイクル内で、センスアンプが複数のビットセルの動作を検出する過程で、基準信号発生器１０６をオフにするとともに、保持した基準電圧を共用することで、基準電圧の発生に必要な消費電力を低減させられる。上記の事例のように、本発明で開示する基準信号発生方法は、既知の方法と比較して、同一のデータを出力する場合に４倍以上の消費電力を低減させられる。いくつかの実施例において、基準信号をサンプリング及び保持する回路には、保持する基準電圧の正確さを向上させるために、電荷注入ノイズを減少させる回路が含まれている。
ここで開示するコンピューティングメモリでは、基準信号発生器の事例について説明したが、本発明に違反しない範囲において、開示するコンピューティングメモリは複数の基準信号発生器を含み得る。例えば、製造プロセスの違いを良好に追跡するために、第１基準信号発生器が第１組のセンスアンプに電気的に接続されて、基準信号を第１組のセンスアンプに提供し、第２基準信号発生器が第２組のセンスアンプ群に電気的に接続されて、基準信号を当該第２組のセンスアンプに提供する、等とする。
いくつかの実施例において、センスアンプ１０８は、入力信号を増幅し、増幅した信号を出力するために用いられる（例えば、データ出力２１８、データ出力３１２、データ出力５０８）。いくつかの実施例において、入力信号は、ビット線電圧（例えば、ビット線検出回路１０４からのビット線電圧）と、基準電圧（例えば、基準信号発生器１０６からの基準電圧）との電圧差であり、出力信号は、増幅後のビット線信号と基準信号との電圧差である。いくつかの実施例において、当該出力信号はビットセルの状態（例えば、論理「１」、論理「０」）をよりしっかりと表す。ビット線電圧と比較して、センスアンプ１０８から出力される電圧は基準電圧との差が大きい。
いくつかの実施例において、センスアンプ１０８は、複数のビット線検出回路１０４及びマルチプレクサ（ＭＵＸ）に対応している。このマルチプレクサは、選択したビット線検出回路からビット線電圧を検出するために、選択した１つのビット線検出回路（例えば、ＢＬＥＮ２＜ｊ＞信号を使用してビット線検出回路を選択する）をセンスアンプに電気的に接続する。例えば、２０４８本のワード線×４０９６本のビット線を有する１ＭＢのコンピューティングメモリの事例では、各センスアンプ１０８を選択的に１６個のビット線検出回路１０４のいずれかに電気的に接続可能である（こうすることで、センスアンプは、１つの読み取りサイクル内の異なる時間に、１６個のビット線検出回路全てからの各ビット線電圧を検出して増幅し得る）。
このような事例の利点としては、マルチプレクサによってビット線検出回路をセンスアンプに電気的に接続することで、同一の読み取りサイクル内でセンスアンプに対応する複数のビット線を検出可能となるため、読み取り動作を加速させられる。
いくつかの実施例において、データバッファ１１０は、センスアンプからのデータ出力（例えば、データ出力２１８、データ出力３１２、データ出力５０８）を受信して、当該データを格納するとともに、当該データを出力（例えば、主制御チップへ出力、メモリインターフェースへ出力）するよう構成される。
いくつかの実施例において、データバッファ１１０は、センスアンプの数（例えば図２に記載）とセンスアンプに対応するビット線群の数（例えば図２に記載）との積の倍数の大きさとなるよう構成される。例えば、１ＭＢのメモリの事例において、データバッファ１１０は、１つの読み取りサイクル内で２５６ビットの倍数を格納する。いくつかの実施例において、データバッファ１１０はタグレジスタ（ｔａｇ ｒｅｇｉｓｔｅｒ）（例えば、タグレジスタ２１６）に接続される。当該タグレジスタ内のタグビットは、データ要求元（例えば、主制御チップ、プロセッサ、システム、メモリコントローラ）に対し、データバッファ１１０がデータ要求元へデータを出力する準備を完了したか否かを表示可能である。
いくつかの実施例において、前記コンピューティングメモリは、データアドレスを受信して、当該アドレスがデータバッファ１１０内に存在するか否かを判定する。そして、存在する場合、データバッファ１１０は当該データアドレスに対応するデータをデータ要求元（例えば、主制御チップ、プロセッサ、システム、メモリコントローラ）に送信する。
いくつかの実施例において、データバッファ１００は１群のラッチ（ｌａｔｃｈ）を含む。センスアンプのデータ出力を格納する方式として、データをこれらラッチ内に保持する。当該データバッファ１１０は、複数のビットデータを格納するとの利点を有するため、より素早くデータ要求に応答可能となる。
いくつかの実施例において、センスアンプがデータ出力を完了すると、データバッファ１１０は当該データ出力を格納する。且つ、当該コンピューティングメモリが１つの読み取りサイクルの完了前（即ち、全てのビット線検出回路が電圧検出動作を完了しているわけではない）にデータ要求を受信すると、データバッファ１１０は存在するデータを先行して出力可能である。このような「先行モード」では、データ要求元に所望のデータをいっそう迅速に取得させられる。詳細については以下に述べる。
いくつかの実施例において、データバッファの総容量（例えば、データバッファ１１０又はデータバッファ２１０が格納可能な全ビット数）は、センスアンプの数（例えば図２に記載）と、センスアンプに電気的に結合されるカラムスライス（ｃｏｌｕｍｎ ｓｌｉｃｅｓ）数（例えば図２に記載）との積の倍数である。例えば、前記１ＭＢのコンピューティングメモリの事例では、６４個のセンスアンプを有しており（ｊ＝６４）、各センスアンプが１６個のビット線検出回路に電気的に結合されている（ｊ＝１６）。よって、この１ＭＢのコンピューティングメモリのデータバッファの総容量は、６４×１６＝１０２４ビットの倍数となる。当該１ＭＢの事例では、読み取るパイプラインの深さ（ｐｉｐｅｌｉｎｅ ｄｅｐｔｈ）が１６の場合、即ち、読み取りサイクル内で１６個のカラムスライス内におけるいずれかのビット線のデータを取得する場合、１つの読み取りサイクル内で各センスアンプは１６ビットを出力する。つまり、各読み取りサイクル内で、前記１ＭＢのコンピューティングメモリにおける６４個のセンスアンプは全部で１０２４ビットを出力する。そのため、このデータバッファは、取得した全てのデータを格納するために、少なくとも１０２４ビットの総容量を有する必要がある。
読み取るパイプラインの深さは、ビット線群に電気的に接続されている多数のビット線を循環することで増加させられる。また、別の事例として、同一の１ＭＢのメモリにおいて、読み取るパイプラインの深さが１６の倍数である場合には、１つの読み取りサイクルにおいて各ビット線群内の複数のビット線にアクセスする。こうすることで、１つの読み取りサイクル内で、各センスアンプが１６ビットの倍数を出力し、前記１ＭＢのコンピューティングメモリにおける６４個のセンスアンプが１０２４ビットの倍数を出力する。このことは、１つの読み取りサイクル内でアクセスした全てのデータを格納するために、データバッファが少なくとも１０２４ビットを超える大きさを有さねばならないことを意味する。
いくつかの実施例において、データバッファはラッチでデータを格納する。ラッチの物理的サイズはビット線の幅よりも大きい。そのため、いくつかの実施例において、データバッファ１１０又はデータバッファ２１０の物理的面積を最適化するために、データバッファの容量はビット線の総数よりも小さい容量を格納するよう構成される。例えば、前記１ＭＢのメモリの事例では、メモリの面積を最適化するために、データバッファの容量は４０９６ビット未満に構成され得る（こうすることで、データバッファの幅は当該１ＭＢのメモリにおける４０９６本のビット線の幅よりも小さくなる）。いくつかの実施例において、データバッファの容量はデータページ長パラメータに関連する（コンピューティングメモリ１３００の説明を参照）。いくつかの事例において、データページのサイズは４～１６Ｋビットである。また、別のいくつかの事例において、メモリは複数の小さなＭＲＡＭアレイで１つのデータページを形成する。例えば、４～１６個の１ＭＢのアレイが、同期するデータバッファを使用してＪＥＤＥＣ標準に適合するデータページ長を構成可能である。
例えば、上記の特定の事例において、１ＭＢのメモリは、２０４８本のワード線×４０９６本のビット線からなるアレイ（即ち、８１９２Ｋビット）である。読み取りサイクルの一例として、２０４８本のワード線の１つがデコード及び選択されると、センスアンプに接続されている第１組のビット線検出回路（例えば、ビット線検出回路１０４、ビット線検出回路２０４）がいずれかのビット線（ｉで示す）との接続を開始し、電流を流してビット線電圧を生成する。上記の特定の事例において、６４個のビット線検出回路は同時に動作する。短い遅延の後（安定化したビット線電圧の生成に必要な時間の一部であり、例えば１／１６、図３のｔＣＬＫ）、第２組の６４個のビット線検出回路が上記に対応するビット線に接続され、電流を流してビット線電圧を生成する。このとき、第１組のビット線検出回路はまだ安定化したビット線電圧の生成を完了していない。同様にして、全ｊ組のビット線検出回路全てをオンにする。第１組のビット線電圧は、安定値に達したあとセンスアンプに伝送される。また、短い遅延の後（例えば、安定化したビット線電圧の生成に必要な時間の１／１６、図３のｔＣＬＫ、或いはセンスアンプの増幅に必要な時間）、センスアンプは増幅した信号をデータバッファに伝送する。また、これと同時に、第２組のビット線電圧の生成が完了し、増幅動作を完了したセンスアンプに伝送されて増幅が行われる。同様にして、全ｊ個のカラムスライス内の全ｉ本のビット線におけるデータ情報を含む電圧信号全ての増幅を完了し、合計で６４×１６＝１０２４のデータ信号を生成してデータバッファに格納する。
いくつかの実施例において、予測される読み取り時間は次の通りである。ワード線のデコード及びワード線の選択に必要な時間はｔ０と称することができ、約１～２ｎｓとなる。また、ビット線検出回路がビット線電圧の生成に必要な時間はｔ１（例えば、ビット線のイネーブル信号３０６のパルス幅）と称することができ、ＭＲＡＭのｔ１は約１０～２０ｎｓとなる。また、センスアンプによるビット線電圧の増幅及びデータバッファのラッチに必要な時間はｔ２と称することができ、約１～２ｎｓとなる。よって、第１組のビット線検出回路に対応する第１データセットは、読み取りサイクルの開始から約ｔ０＋ｔ１＋ｔ２時間後にデータバッファに伝送可能となる。また、上記の事例で示したように、第２組のビット線検出回路が（１／１６）ｔ１時間の遅延後に動作を開始する場合、第２組の６４ビットのデータは、ｔ０＋ｔ１＋ｔ２＋ｔ１／１６のタイミングでデータバッファに到達し得る。同様にして、第Ｎ組の６４ビットのデータは、ｔ０＋ｔ１＋ｔ２＋ｔ１＊（Ｎ－１）／１６のタイミングでデータバッファに到達し得る。上記の事例のように、Ｎ＝ｊ＝１６の場合には、Ｎ＊６４＝１０２４ビットのデータを読み取るために、合計でｔ０＋ｔ１＋ｔ２＋ｔ１＊（Ｎ－１）／１６＝ｔ０＋２＊ｔ１＋ｔ２の時間が必要となり、約２１．４～４２．８ｎｓを要する。これに対し、周知のメモリの場合には、Ｎ＊（ｔ０＋ｔ１＋ｔ２）、又は約１９２～３８４ｎｓの時間をかけなければ同じ数量のデータの読み取り動作を完了できない。換言すれば、本発明で開示するコンピューティングメモリ及び動作方法によれば、（Ｎ－１）＊（ｔ０＋ｔ２＋１５／１６＊ｔ１）の時間を節約可能である。上記の事例で示したように、周知のメモリが１０２４ビット／１９２ｎｓ、約０．６７ＧＢ／ｓを達成する条件で、本発明が開示するコンピューティングメモリであれば、１０２４ビット／２１．４ｎｓ、約５．９９ＧＢ／ｓの読み取り速度を達成可能である。
いくつかの実施例では、帯域幅を更に向上させるために、第１組（ｉ）のビット線電圧がセンスアンプに到達したあと、対応する各前記ビット線検出回路が選択的に第２組のビット線（ｉ＋１）に接続される。こうすることで、パイプラインの深さを増加させられる。全４０９６本の物理的ビット線を読み取る場合、周知のメモリでは４倍の時間が必要となり（例えば、４×１９２ｎｓ＝７６８ｎｓ）、且つ、同一の帯域幅０．６７ＧＢ／ｓに対応する。これに対し、本発明で開示するコンピューティングメモリはわずか５１．４ｎｓしか必要とせず、対応するデータ処理量は９．９７ＧＢ／ｓとなる。１２８ＭＢのＭＲＡＭチップの場合を例示すると、１２８個の前記１ＭＢのアレイが上記で開示したコンピューティングメモリの回路を使用し、且つ、上記で開示したメモリの動作方法で並行動作する場合、ＴＢ／ｓの帯域幅を達成可能である。
いくつかの周知の読み取り動作では、読み取り期間に全列のビットセルデータを更新しなければ当該データが失われてしまう。しかし、この行アクティブ化動作（ｒｏｗ ａｃｔｉｖａｔｉｏｎ）は、汎用のＣＰＵ又はＧＰＵによる簡単な読み取り及び書き込み命令の発信を明らかに複雑化させるため、性能が低下する。周知の方法では、複雑なメモリコントローラを使用することで、ＣＰＵ／ＧＰＵが発信した読み取り／書き込み命令をストリーム命令に並べ替え、アクティブ行（ａｃｔｉｖａｔｅｄ ｒｏｗ）の使用率を向上させている。また、いくつかの周知のメモリ動作では、全行のビットセルに一度にアクセスすることで速度が低下し、消費電力が増加する。また、いくつかのチップにおけるメモリの周知の読み取り動作では、インターフェースに帯域幅の制約がないことから、一度に全行のビットセルにアクセスする必要はない。
本発明で開示するメモリ及び方法は、全行のビットセル又は一部に高速アクセスするとの利点を有する。例えば、いくつかのニューラルネットワークの演算では、大量の静的データを迅速に読み取る必要がある。当該静的データには既知のシーケンスが含まれている。また、汎用演算においても、ランダムアドレスの小さなセルデータに迅速にアクセスし得る。よって、本発明で開示するメモリ及び方法は、異なる演算タスクを同時に達成するとの利点を有する。
図２は、一実施例に基づき記載したメモリ２００の事例である。いくつかの実施例において、当該コンピューティングメモリ２００は、ビット線ＢＬ、ビット線検出回路２０４、基準信号発生器２０６、センスアンプ２０８、データバッファ２１０及びタグレジスタ２１６を含む。いくつかの実施例において、コンピューティングメモリ２００の素子はコンピューティングメモリ１００の素子に対応している。例えば、ビット線ＢＬはメモリアレイ１０２の一部であり、基準信号発生器２０６は基準信号発生器１０６に対応している。また、センスアンプ２０８はセンスアンプ１０８に対応しており、データバッファ２１０はデータバッファ１１０に対応している。いくつかの実施例において、タグレジスタ２１６はデータバッファ１１０に含まれている。上述したように、コンピューティングメモリ２００はｋ個のセンスアンプを含む。各センスアンプはｊ個のビット線群及びｊ個のビット線検出回路２０４に対応しており、各ビット線群はｉ本のビット線に対応している。代表的な１ＭＢのコンピューティングメモリには、２０４８本のワード線×４０９６本のビット線が含まれている。当該４０９６本のビット線は、それぞれ６４個のセンスアンプ（即ち、ｋ＝６４）に属する。各センスアンプは、第１ＭＵＸ及び第２ＭＵＸを使用して、選択的に６４本のビット線のいずれかに電気的に接続される。そのため、ｋ＝６４、ｉ＝４及びｊ＝１６は、各ビット線検出回路２０４が選択的に４本のビット線のいずれかに電気的に接続されること、及び、各センスアンプ２０８が選択的に１６個のビット線検出回路２０４のいずれかに電気的に接続されることを表している。いくつかの実施例では、同一の読み取りサイクル期間にｊ×ｋ個のデータにアクセスする。つまり、対応する各センスアンプは、各ビット線検出回路に接続されているビット線を検出する。いくつかの実施例において、１ＭＢのコンピューティングメモリの事例では、ｊが１６であり、且つセンスアンプの数が６４である。そのため、同一の読み取りサイクル期間に、代表的な当該コンピューティングメモリは１０２４ビットのデータにアクセス可能である。いくつかの実施例では、１つの読み書きサイクル内において、同一のセンスアンプがビット線群の複数のビット線を検出する。例えば、１ＭＢのコンピューティングメモリの事例では、１つの読み取りサイクル内において、当該代表的なコンピューティングメモリが１０２４ビットの倍数のデータにアクセス可能である。
いくつかの実施例では、センスイネーブル信号（例えば、ＳＡＥＮ）が各センスアンプ２０８に電気的に接続されることで、当該センスアンプがオン又はオフされる。例えば、当該センスアンプイネーブル信号がセンスアンプをオンにすることで、電流がアンプに流れ、信号が生成されて出力される。いくつかの実施例では、対応するセンスアンプがオンになると、各ＢＬＥＮ２＜ｊ＞信号がオンとなる。また、対応するセンスアンプが信号の増幅を完了し、データが出力されると、各ＢＬＥＮ２＜ｊ＞信号はオフとなる。こうすることで、各ＢＬＥＮ２＜ｊ＞信号は、いずれかのビット線検出回路を選択してセンスアンプとの電気的接続を形成する。
いくつかの実施例において、センスアンプに対する第１ビット線検出回路の選択的な電気接続と、第２ビット線検出回路の選択的な電気接続との間の遅延（例えば、図３のｔＣＬＫ ３１４）は、パルス幅よりも小さい。当該パルス幅は、センスアンプが検出増幅動作を１回完了する時間に対応しており、センスイネーブル信号（例えば、ＳＡＥＮ）の受信、ビット線検出回路からの信号の受信、信号の増幅及び出力、センスアンプ状態の再構成等を含む。いくつかの実施例において、センスイネーブル信号（例えば、ＳＡＥＮ）は、関連する全てのビット線検出回路から伝送されるビット線電圧信号の検出増幅動作が完了するまでオン状態（例えば、論理「１」）を維持する。こうして、センスアンプをオン状態に維持することで、動作速度が上昇するとともに、オン／オフ動作を繰り返すことに伴う電力消費が回避される。
周知のメモリと比較して、本発明で開示するコンピューティングメモリは、選択的に複数のビット線検出回路を同一のセンスアンプに電気的に接続する。これにより、１つの読み書きサイクル内で複数のビット線上のデータにアクセス可能となるため、読み取り動作が加速する。
いくつかの実施例では、リファレンスイネーブル信号（例えば、ＲＥＦＥＮ）が基準信号発生器２０６を制御する。いくつかの実施例では、リファレンスイネーブル信号が基準信号発生器２０６を起動して基準信号（例えば、基準電圧）を発生させる。また、基準信号をセンスアンプ２０８の入力端子に伝送して、ビット線電圧との差異信号の生成に用いる。いくつかの実施例では、基準信号の発生後に、リファレンスイネーブル信号が基準信号発生器２０６内の基準信号を発生させる電流をオフにして、発生した基準信号を基準信号発生器２０６に保持させる。
いくつかの実施例において、データバッファ２１０は、タグレジスタ２１６に接続されるか、タグレジスタ２１６を含む。タグレジスタはタグビットを設定する。タグビットのデータは、データ要求元（例えば、主制御チップ、プロセッサ、システム、メモリコントローラ）に対し、データバッファ２１０がデータを出力できるか否かを通知可能である。例えば、センスアンプからの１組のデータがデータバッファに格納され、これに応じて、タグレジスタ２１６内の対応するビットが当該組のデータのデータバッファアドレスを「準備完了状態」にセットする。
いくつかの実施例において、データバッファは、タグレジスタ２１６内のビットに基づいて、要求されたデータが「準備完了状態」であるか否か、及び、要求元にデータを出力するか否かを判定する。いくつかの実施例において、タグレジスタ２１６は、データバッファアドレスに対応するビットを設定することで当該アドレスのデータ状態をセットする。いくつかの実施例において、データの読み取り動作が完了していない場合、タグレジスタ２１６内の対応するビットは、当該組のデータのデータバッファアドレスを「準備未了状態」にセットする。
いくつかの実施例では、コンピューティングメモリが受信した要求データが、データバッファ内の「準備完了状態」のデータではない。いくつかの実施例では、コンピューティングメモリが「先行モード」に設定されている。この「先行モード」において、コンピューティングメモリは、受信した要求データが「準備完了状態」であるか否かに基づいて、対応するビット線検出回路の動作順を並び変えることで、要求されたデータを優先的に読み取ってシステム性能を向上させる。いくつかの実施例において、当該並び変え動作は、タグレジスタ２１６内にマークされているデータ状態に基づき判定される。
図３は、一実施例に基づき記載したコンピューティングメモリの代表的なタイミング図３００である。いくつかの実施例において、タイミング図３００の波形は、コンピューティングメモリ１００又はコンピューティングメモリ２００内の素子の動作信号に対応している。いくつかの実施例において、タイミング図３００の波形は１つのセンスアンプの波形に対応しているが、コンピューティングメモリのその他のセンスアンプも類似の波形を有している。いくつかの実施例において、タイミング図３００の波形は１つの読み取りサイクルの信号を示している。いくつかの実施例において、タイミング図３００は、ワード線信号３０２、リファレンスイネーブル信号３０４、ビット線イネーブル信号３０６、センスアンプイネーブル信号３０８、電圧３１０及びデータ信号３１２を含む。
いくつかの実施例において、ワード線信号３０２は特定のワード線のアクセスに対応している。例えば、前記１ＭＢのコンピューティングメモリの事例において、ワード線信号３０２は、コンピューティングメモリが受信及びデコードしたアドレスに基づいて、メモリ内の２０４８本のワード線のうちいずれかのワード線のドライバが出力する波形である。いくつかの実施例において、ワード線アドレスはデコード前にまずラッチに保持される。そして、特定のワード線が起動する（例えば、特定のワード線信号が高電圧になる）と、これに接続されている各ビットセル内のアクセストランジスタがいずれもオンとなる。いくつかの実施例では、性能を向上させるために、コンピューティングメモリは供給電圧よりも高い電圧でワード線を駆動させる。いくつかの実施例では、特定のワード線がアクティブとなったあと、コンピューティングメモリが当該特定のワード線に対応する複数のビット線を一度に起動する。既知のメモリと比較して、本発明で開示するコンピューティングメモリは、ワード線デコーダ又はワード線ドライバの電力消費を低減させられる。
いくつかの実施例において、リファレンスイネーブル信号３０４は、コンピューティングメモリの基準信号発生器（例えば、基準信号発生器１０６、基準信号発生器２０６）を制御する。例えば、リファレンスイネーブル信号の高電圧状態によって、基準信号発生器に基準信号（例えば、基準電圧）を発生させる。また、リファレンスイネーブル信号の低電圧状態によって基準信号発生器はオフとなる。発生した基準信号は、センスアンプ（例えば、センスアンプ１０８、センスアンプ２０８）の入力端子に伝送されて、ビット線電圧との差異生成に用いられる。いくつかの実施例では、基準信号の発生後に、サンプルアンドホールド回路を使用して基準信号を保持する。いくつかの実施例では、基準信号の発生後に、リファレンスイネーブル信号が基準信号発生器をオフにし、発生した基準信号を基準信号発生器に保持させる。例えば、リファレンスイネーブル信号のパルス幅は、基準電圧（例えば、基準電圧Ｖｒｅｆ ３１０）が定電圧となるまでに必要な時間よりも大きい。
いくつかの実施例において、ビット線イネーブル信号３０６は、特定のビット線を選択して対応するビット線検出回路（図２のＢＬＥＮ１＜ｉ＞信号を参照）に接続する。
いくつかの実施例において、各センスアンプに対応するビット線検出回路の数はｊであり、１つの読み取りサイクル内で、本発明が開示するコンピューティングメモリはｊ個のビット線電圧信号の読み取りを完了可能である。例えば、前記１ＭＢのコンピューティングメモリの事例において、各ビット線検出回路は４本のビット線に対応しており、且つ、各センスアンプは１６個のビット線検出回路に対応している。ビット線イネーブル信号３０６は、１６個のビット線群における選択されたｉ番目のビット線に対応している。例えば、第０時間には第０ビット線検出回路のｉ番目のビット線に対応し、第１時間には第１ビット線検出回路のｉ番目に対応し、第２パルスには第２ビット線検出回路のｉ番目のビット線に対応する、等となる。
いくつかの実施例では、ワード線信号３０２がワード線をアクティブにし、且つｔＷＬだけ遅延したあと、ビット線イネーブル信号３０６がビット線をアクティブにする。いくつかの実施例において、遅延ｔＷＬとは、ワード線信号が安定値に達するのに必要な時間である。いくつかの実施例において、遅延ｔＷＬとは、一部のビットアドレスがラッチに対応し、及び／又は、ビット線をデコードして選択するのに必要な時間である。いくつかの実施例では、図３内の垂直の点線で示すように、ビット線イネーブル信号に応答して、ビット線がビット線検出回路に選択的に接続され（例えば、対応するビット線イネーブル信号３０６が上昇する）、ビット線電圧（例えば、電圧３１０のビット線電圧）が成長を開始する。いくつかの実施例において、ビット線イネーブル信号３０６の幅は、ビット線電圧が安定値に達するのに必要な時間である。例えば、当該時間は、ビット線電圧（例えば、上記の電圧３１０、Ｖ１又はＶ０）が安定値まで成長するのに必要な時間である。いくつかの実施例において、ビット線イネーブル信号３０６の幅は１０～１５ナノ秒（ｎｓ）である。
いくつかの実施例では、図３に示すように、ワード線をアクティブにする（例えば、ワード線信号３０２が高電圧になる）のと同時に、各ビット線イネーブル信号３０６が順にｉ番目のビット線を有効にする。つまり、各ビット線イネーブル信号３０６は、ｉ番目のビット線をビット線検出回路に電気的に接続する。これにより、ビット線電圧が成長可能となり、センスアンプでの検出に用いられる。本発明が開示するコンピューティングメモリは、ビット線イネーブル信号を制御することで、１つの読み書きサイクル内で複数のビット線データを読み取るとの利点を有する。
図示のビット線イネーブル信号３０６は段階的に動作しているが、ビット線検出回路をセンスアンプに電気的に接続する前に、ビット線電圧が安定値まで成長するための十分な時間を有するよう、ビット線イネーブル信号３０６は別の時間順序でビット線検出回路とビット線を接続してもよい。例えば、全てのビット線イネーブル信号３０６が、読み取りサイクルの開始時に同時にオンとなってもよい。
いくつかの実施例では、１つの読み取りサイクル内で、ビット線にアクセスする順序を更新可能である（例えば、前記「先行モード」）。例えば、ビット線にアクセスする順序は、ｊ＝０，１，２，３等のビット線検出回路のいずれかのビット線に対応している。仮に、第０ビット線データを読み取る際に、第３ビット線データを受信した場合、コンピューティングメモリは後続のビット線の順序を並び変える。例えば、第１、第２ビット線データを読み取る前に、第３ビット線データを読み取ることでデータ要求を満たす。つまり、更新後のビット線アクセス順序は、ｊ＝第０、第３、第１及び第２等のビット線検出回路に関連するビット線データへのアクセスとなる。ビット線のアクセス順序を並び変えることで、要求されたデータをより迅速に提供可能となり、システム性能が向上する。
いくつかの実施例において、センスアンプイネーブル信号３０８（即ち、図２のＳＡＥＮ）は、センスアンプ（例えば、センスアンプ１０８、センスアンプ２０８、センスアンプ５００）に電気的に接続されて、センスアンプをオン又はオフにする。例えば、センスアンプイネーブル信号３０８は、センスアンプをオンにし、電流をアンプに流すことで、増幅後の出力（例えば、データ出力２１８、データ出力５０８）を生成する。
いくつかの実施例において、各ＢＬＥＮ２＜ｊ＞（図２参照。図３には示していない）信号は、対応するセンスアンプの検出準備時にオンとなり、データ出力動作の完了時にオフとなる。こうすることで、選択したビット線検出回路を検出開始前にセンスアンプに電気的に接続可能とする。例えば、第１センスアンプイネーブルパルスは、第０ビット線検出回路を検出するビット線電圧に対応しており、第２センスアンプイネーブルパルスは、第１ビット線検出回路を検出するビット線電圧に対応している等とする。
いくつかの実施例において、いずれかのビット線に対する第１ビット線検出回路の選択的な電気接続と、いずれかのビット線に対する第２ビット線検出回路の選択的な電気接続との間の遅延（例えば、ｔＣＬＫ ３１４）は、ビット線検出回路がいずれかのビット線に接続される際のパルス幅よりも小さい。当該パルス幅は、検出及びデータ出力の生成に必要な時間、センスアンプがオンとなるのに必要な時間、及びセンスアンプがオフになって次の入力準備を行うために必要な時間、センスイネーブル信号３０８（ＳＡＥＮ）のサイクル、ｔＣＬＫ ３１４に対応している。
いくつかの実施例では、関連する全てのビット線電圧（点線で示す）の検出が完了するまで、センスイネーブル信号（例えば、ＳＡＥＮ）をオン状態（例えば、高電圧）に維持する。つまり、センスアンプは、オン状態を維持して、関連する各ビット線電圧を連続的に検出する。こうすることで、ビット線の検出が加速されるとの利点を有するとともに、ＳＡＥＮ信号の切り替えに関連する電力を低減させられる。いくつかの実施例において、ｔＣＬＫは０．６ｎｓであり、安定化したビット線電圧を生成するのに必要な時間よりも小さい。即ち、ビット線イネーブル信号のパルス幅１０～２０ｎｓよりも小さい。この事例による利点は次の通りである。選択的に複数のビット線検出回路を同一のセンスアンプに電気的に接続し（毎回ｔＣＬＫだけ遅延する）、１つの読み取りサイクル内で１つよりも多いビット線データにアクセス可能とすることで、読み取り動作が加速する。例えば、第０（ｊ）ビット線検出回路の動作以降の各ビット線検出動作に対応して節約される時間は、少なくとも、（ビット線イネーブル信号のパルス幅－ｔＣＬＫ）となる。この利点については図１で詳細に説明しているため、ここでは繰り返し述べない。
いくつかの実施例において、図３の電圧曲線３１０はビット線電圧の波形の事例を示している。当該ビット線電圧は、ビットセル及び基準電圧の事例に対応している。いくつかの実施例において、ビットセルの状態に対応するビット線電圧は、ビット線検出回路の出力電圧である。即ち、図４のＶｄａｔａ、４２８、又は図５の電圧ＶＢＬ＜ｉ＞である。いくつかの実施例において、基準電圧は、基準信号発生器（例えば、基準信号発生器１０６、基準信号発生器２０６）の出力電圧である。例えば、ビットセルに記憶されているデータが論理「１」又は高抵抗の場合、ビット線電圧が安定したあと、基準電圧よりも高い電圧（例えば、Ｖ１）が生成される。また、ビットセルに記憶されているデータが論理「０」又は低抵抗の場合、ビット線電圧が安定したあと、基準電圧よりも低い電圧（例えば、Ｖ１）が生成される。対応するワード線及びビット線がアクセスされると、ビットセルは、対応するビット線を通じてビット線検出回路１０４に電気的に接続され、ビット線電圧の生成が開始される。安定化したビット線電圧は、メモリのビットセル（例えば、ＭＲＡＭビットセル）の有効信号値（例えば、抵抗）によって決定される。当該有効信号値は、ビットセルのデータに対応している。例えば、同じ電流がビット線検出回路からビットセルに流れるため、ビットセルの状態が論理「１」又は高抵抗の場合、安定化したビット線電圧は高くなり、ビットセルの状態が論理「０」又は低抵抗の場合、安定化したビット線電圧は低くなる。いくつかの実施例において、ビット線検出回路が検出、キャプチャ又は生成する信号とビットセルデータは、本発明に違反しない範囲において異なる対応関係を有し得る。例えば、論理「１」は低い信号値に対応し、論理「０」は高い信号値に対応する。
いくつかの実施例において、電圧Ｖｒｅｆは、基準信号発生器の出力波形（例えば、基準信号発生器１０６からの基準電圧、基準信号発生器２０６からの基準電圧）を示す。いくつかの実施例において、基準信号イネーブルハイパルス（例えば、リファレンスイネーブル信号３０４）は、基準信号発生器に基準電圧Ｖｒｅｆの生成を開始させる。例えば、基準電圧Ｖｒｅｆは、安定化した基準電圧となるまで徐々に変化する。いくつかの実施例で示されるように、基準電圧が発生すると、リファレンスイネーブル信号３０４は基準信号発生器を停止させる（例えば、リファレンスイネーブル信号３０４が低下する）。いくつかの実施例では、基準電圧及び第０ビット線電圧が安定値に達すると（２つ目の垂直の点線で示す）、センスイネーブルパルス（例えば、第１センスイネーブルパルス３０８の立ち上がりエッジ）は、センスアンプをオンにして読み取りサイクル内の１回目の増幅を実行する。いくつかの実施例において、基準電圧Ｖｒｅｆは、センスアンプが最後のビット線電圧の検出を完了するまで保持される（例えば、サンプリングキャパシタを使用する）。
いくつかの実施例において、データ出力信号３１２はセンスアンプの出力波形を示す。アクセスされたビットセルの状態、及びそれに対応するビット線電圧値に基づいて、センスアンプはビットセルの状態に対応するデータ出力信号を出力する。例えば、アクセスされたビットセルの状態が論理「１」の場合にはデータ出力信号は高信号となり、アクセスされたビットセルの状態が論理「０」の場合にはデータ出力信号は低信号となる。いくつかの実施例において、隣り合うデータ出力間の遅延はｔＣＬＫ ３１４となる。
いくつかの実施例において、コンピューティングメモリが受信したデータ要求に応答する前に、データ出力信号３１２はデータバッファ（例えば、データバッファ１１０、データバッファ２１０）に伝送されて格納される。ここで示すデータ出力信号３１２の波形の事例は、高から低への変換と、低から高への変換を示しているが、データ出力信号３１２は２つを超える異なる信号レベルを含んでもよい。いくつかの実施例では、連続する高電圧出力では信号変換が発生せず、連続する低出力でも信号変換は発生しない。
いくつかの実施例において、読み取りサイクル内でアクセスするビット線はｊ個よりも少ない。例えば、コンピューティングメモリがランダムアクセスモードの場合、センスアンプは当該ランダムアクセスモードに対応するビットアドレスのビット線のみにアクセスする。
別の事例として、ｊ個よりも少ないビット線へのアクセス命令を受信した場合、未選択のビット線に対応するビット線検出回路が起動してビット線電圧を生成することはない。タイミング図３００に記載した波形は代表的な事例にすぎず、コンピューティングメモリを制御するその他の波形も本発明の範囲に違反しない。例えば、関連する全てのビット線検出回路のビット線電圧について検出を完了するまで、センスイネーブル信号（例えば、ＳＡＥＮ）は高電圧に維持される。また、別の事例として、低電圧パルスも素子のイネーブル信号（例えば、基準生成、センスアンプイネーブル、ビット線イネーブル、ワード線イネーブル）に使用可能である。また、別の事例として、センスアンプの出力はデータ出力信号を位相反転する反転バッファに接続される。
図４は、一実施例に基づき記載したコンピューティングメモリの検出回路の事例４００である。いくつかの実施例において、検出回路４００はビット線検出回路４０４を含む。いくつかの実施例において、ビット線検出回路４０４は、ビット線検出回路１０４又はビット線検出回路２０４である。いくつかの実施例において、ビット線検出回路４０４はビットセル４０２に電気的に接続される。いくつかの実施例において、ビットセル４０２はメモリアレイ１０２の一部である。いくつかの実施例において、ビットセル４０２はビット線検出回路４０４に対応するビット線の１つである。例えば、１ＭＢのコンピューティングメモリの事例において、ビットセル４０２はビット線検出回路に対応する４本のビット線の１つである。
いくつかの実施例において、ビットセルは、ビット線トランジスタ４３２及びワード線トランジスタ４３４を含む。例えば、ワード線トランジスタは、メモリのビットセルアレイ内の磁気トンネル接合（ＭＴＪ）に隣接している。いくつかの実施例において、ビット線トランジスタ制御信号は、ビット線イネーブル信号（例えば、ビット線イネーブル信号３０６、ＢＬＥＮ１＜ｉ＞）であり、ワード線トランジスタ制御信号はワード線信号（例えば、ワード線信号３０２）である。
デコード後のメモリアドレスに基づいて、ビット線イネーブル信号及びワード線信号は、対応するビットセルをビット線検出回路４０４に接続する。いくつかの実施例において、メモリアドレスは、デコードする前にラッチに保持される。例えば、電流経路は、ビット線検出回路４０４から、接続されているビットセルのワード線トランジスタ４３４へ流れたあと、接続されているビットセルのビット線トランジスタ４３２へ流れてグランドに接続される。
いくつかの実施例において、ビットセル４０２は有効抵抗４１０（例えば、ビットセルのＭＴＪを示す）を有している。読み取り電流は、ビット線検出回路４０４からビットセル４０２を経由してグランドに接続されて、当該有効抵抗４１０に関連する電圧Ｖｄａｔａを生成する。例えば、ビットセルの状態が論理「１」であり、有効抵抗が高い場合には、ビット線電圧も高くなる（例えば、図３の電圧Ｖ１、３１０）。また、ビットセルの状態が論理「０」であり、有効抵抗が低い場合には、ビット線電圧も低くなる（例えば、図３の電圧Ｖ０、３１０）。
本発明に違反しない範囲において、いくつかの実施例では、ビット線検出回路で検出、キャプチャ又は生成されるビットセルデータ及びデータの対応信号は、データとの間に異なる関係を有してもよい（例えば、論理「１」が低い信号値に対応し、論理「０」が高い信号値に対応する）。また、いくつかの実施例において、ビット線検出回路４０４は、電流をビットセル４０２に流してビット線電圧Ｖｄａｔａを生成するためのビット線電流経路４１２（例えば、電流源）を含む。ビット線電流経路４１２は、トランジスタ４３８及びその制御信号４１６と、トランジスタ４４０及びその制御信号４１８を含む。いくつかの実施例において、信号４１６はビット線イネーブル信号（例えば、ビット線イネーブル信号３０６、図２のＢＬＥＮ１＜ｉ＞）であり、デコードアドレスに基づいて、選択的にビット線をビット線検出回路４０４に電気的に接続する。
いくつかの実施例において、信号４１８は電圧クランプ信号である。いくつかの実施例において、ビットセルに流れる電流がかなり高い場合には（例えば、ＭＲＡＭビットセルのＭＴＪに流れる電流、ＰＣＭビットセルに流れる電流、ＲＲＡＭビットセルに流れる電流）、ビットセル４０２に干渉して状態を変化させることがある。電圧クランプ信号は、トランジスタ４１８の動作条件を調整することで、電流源からビットセル４０２に流れる電流を制限する。いくつかの実施例では、図示するように、トランジスタ４４０がソース出力回路として構成される。こうすることで、トランジスタ４４０のＶＧＳは約Ｖｃｌａｍｐ－Ｖｔｈとなる（トランジスタ４４０の閾値電圧）。つまり、Ｖｃｌａｍｐ－Ｖｔｈはビットセルに供給する電流を制御する。
いくつかの実施例において、ビット線検出回路４０４はサンプルアンドホールド回路４１４を含む。いくつかの実施例において、当該サンプルアンドホールド回路は、サンプリングキャパシタ４２０、トランジスタ４３０及びその制御信号４２２、トランジスタ４３６及びその制御信号４２４を含む。ビット線電圧が生成されると、トランジスタ４３０は電圧Ｖｄａｔａ ４２６をサンプリングキャパシタ４２０に接続する。いくつかの実施例において、信号４２２は、ビット線イネーブル信号か、ビット線イネーブル信号と同期する信号である。電圧Ｖｄａｔａ ４２６をサンプリングするのと同時に、信号４２４はトランジスタ４３６をオフにする。ビット線電圧のサンプリング後、信号４０６、４１６及び４２２はビット線検出回路４０４をビットセルから分離して、ビットセルの状態に対応する電圧をサンプリングキャパシタ４２０に保持する。検出動作時（例えば、図３に記載するビット線検出回路４０４による検出時）には、信号４２４がトランジスタ４３６をオンにして、保持されているビット線電圧４２８をセンスアンプ（例えば、センスアンプ１０８、センスアンプ２０８、センスアンプ５００）の入力端子に出力する。いくつかの実施例において、信号４２４はＢＬＥＮ２＜ｊ＞である。いくつかの実施例において、信号４２４はＢＬＥＮ１＜ｉ＞の反転信号である。
本発明で開示するコンピューティングメモリの利点の１つは、ビット線電圧を検出する前に、ビット線電圧をサンプリング及び保持することで読み取り動作を加速させられる点である。例えば、開示するコンピューティングメモリでは、センスアンプが異なるビット線検出回路からの複数のビット線電圧を一度に検出可能なため、当該第２データの読み取りに必要な時間が減少する。また、トランジスタ４３０の寄生容量は、有害な電荷注入をサンプリングキャパシタ４２０にもたらし（例えば、ｚ信号４２２が高から低に変化するとき）、ビット線電圧の正確さに影響を及ぼし得る。当該電荷注入は、センスアンプの入力に影響を及ぼして、不正確な検出を招来する。そこで、いくつかの実施例において、サンプルアンドホールド回路４１４は、電荷注入ノイズを低減させる回路（図示しない）を含む。いくつかの実施例において、この電荷注入ノイズリダクション回路は基準信号発生器にも使用される。
いくつかの実施例において、電荷注入ノイズリダクション回路は、制御信号が信号４２２とは逆の追加のトランジスタを含む。当該トランジスタは、トランジスタ４３０とサンプリングキャパシタ４２０の間のノードに接続されて、注入電荷の一部を相殺することでサンプリングキャパシタ４２０のノイズを低減させる。例えば、注入電荷の半分をトランジスタ４３０の両側に誘導するために、サンプリングキャパシタ４２０の値はＶｄａｔａ ４２６のノードにおける有効キャパシタンスと等しく設定される。また、追加のトランジスタの大きさは、当該部分の注入電荷を相殺するために、トランジスタ４３０の半分の大きさとする。いくつかの実施例において、電荷注入ノイズリダクション回路は、サンプリングキャパシタ４２０とグランドノードの間に加えられるトランジスタ（図示しない）を含む。信号４２２は、接続されているトランジスタをオフにしてサンプリングを終了する前に、このトランジスタをオフにしてサンプリングキャパシタ４２０とグランドノードを分離する。これにより、電荷の注入経路をサンプリングキャパシタへの進入経路から分離する。
ここでは、ビットセル４０２及びビット線検出回路４０４について詳細に図示したが、図４の事例は本発明の範囲を制限するものではない。ビットセル４０２及びビット線検出回路４０４は、より少数の、或いは追加の素子を含み、且つその他の信号で制御されてもよい。例えば、ビット線電流経路回路４１２は、トランジスタ４３８又はトランジスタ４４０を含まなくてもよい。更に、例えば、異なるビットセル構造及び異なるビットセルの電流経路としてもよい。更に、例えば、図示した信号生成の電流経路と異なっていてもよい。例えば、電流が、ビットセル４０２からビット線電流経路回路４１２に流れてビット線電圧を生成してもよい。
図５は、実施例に基づき記載したコンピューティングメモリのセンスアンプ５００の事例である。いくつかの実施例において、センスアンプ５００はセンスアンプ１０８又はセンスアンプ２０８である。いくつかの実施例において、センスアンプ５００は、２つの入力端子及び１つの制御端子を含む差動アンプである。いくつかの実施例において、入力端子は、ビット線電圧５０２（例えば、ビット線電圧４２８）及び基準電圧５０６（例えば、基準信号発生器１０６からの基準電圧、基準信号発生器２０６からの基準電圧）に電気的に接続され、制御端子はセンスアンプイネーブル信号５０４（例えば、センスアンプイネーブル信号３０８）に接続される。いくつかの実施例において、センスアンプイネーブル信号５０４がセンスアンプをオンにすることで、電流がアンプに流れて増幅後の出力が生成される。いくつかの実施例において、センスアンプイネーブル信号５０４は、全てのビット線検出回路のビット線電圧を検出するために、センスアンプのオン状態を維持する。いくつかの実施例において、センスアンプ５００は、ビット線電圧５０２と基準電圧５０６との電圧差を増幅し、当該増幅後の電圧差をデータ出力端子５０８に出力する（例えば、データ出力２１８、データ出力３１２）。例えば、ビット線電圧５０２が当該基準電圧５０６よりも大きい場合（例えば、対応するビットセルデータが論理「１」の場合や、図３に示す電圧Ｖ１の場合）、データ出力５０８は高電圧となる（ＶＤＤ／２よりも大きく、且つＶＤＤに近接している）。また、ビット線電圧５０２が当該基準電圧５０６よりも小さい場合（例えば、対応するビットセルデータが論理「０」の場合や、図３に示す電圧Ｖ０の場合）、データ出力５０８は低電圧となる（ＶＤＤ／２よりも小さく、０に近接している）。
図５に示したセンスアンプ５００は事例にすぎず、センスアンプのその他の構成は本発明の範囲に違反するものではない。例えば、センスアンプ５００をバッファドライブ等に電気的に接続してもよい。
図６は、実施例に基づき記載したメモリを動作させる方法６００の事例である。方法６００は図示のステップを含むと記載しているが、異なるステップの順序、追加のステップ、又はより少ないステップの実行はいずれも本発明の範囲に違反するものではない。本発明の範囲には、ここで開示するその他の方法で方法６００を実行することも含まれる。いくつかの実施例において、方法６００は、コンピューティングメモリ１００、２００、８１２、１３００を動作させるために用いられる。いくつかの実施例において、方法６００は、メモリアレイのワード線にアクセスすることを含む（ステップ６０２）。図３に示すように、ワード線信号３０２は、デコードしたメモリアドレスに基づいて１列のメモリアレイにアクセスする。ワード線信号３０２は、ビットセル内のトランジスタをオンにする（例えば、ビットセル４０２内のワード線がトランジスタ４３４にアクセスする）。
いくつかの実施例において、方法６００は、メモリアレイのワード線にアクセスするのと同時に（ステップ６０４）、センスアンプに対応する第１ビット線にアクセスする（ステップ６０６）ことを含む。例えば、図３に示したワード線信号３０２が高電圧のとき、メモリは第１ビット線にアクセスする。いくつかの実施例において、方法６００は、メモリアレイのワード線にアクセスするのと同時に、第１メモリビットセルの状態に対応する電圧をサンプリング及び保持することを含む。例えば、サンプルアンドホールド回路（例えば、サンプルアンドホールド回路４１４）が、選択されたビット線からのＶｄａｔａをサンプリング及び保持する。いくつかの実施例において、方法６００は、サンプルアンドホールド回路の電荷注入ノイズを低減させる動作を含む。例えば、ここで記載する電荷注入ノイズリダクション回路は、電荷注入ノイズ電圧を低減させるためにサンプルアンドホールド回路に電気的に接続される。
いくつかの実施例において、方法６００は、メモリアレイのワード線にアクセスするのと同時に（ステップ６０４）、センスアンプに対応する第２ビット線にアクセスする（ステップ６０８）ことを含む。例えば、図３に示したワード線信号３０２が高電圧のとき、メモリは第２ビット線にアクセスする。また、方法７００で記載する事例のように、センスアンプがアクセスする第２ビット線は、更新後のビット線アクセス順序に対応する（例えば、「先行モード」において）。いくつかの実施例において、第２ビット線にアクセスする方法には、第１ビット線にアクセスするのと同時に第２ビット線にアクセスすることが含まれる。例えば、第１ビット線へのアクセスと第２ビット線へのアクセスとの時間差は、ｔＣＬＫであるか、第１ビット線検出回路の選択的電気接続に対応するパルス幅よりも小さい。
いくつかの実施例において、第１ビット線はメモリアレイの第１組のビット線に属しており、第２ビット線はメモリアレイの第２組のビット線に属している。例えば、前記１ＭＢのコンピューティングメモリの事例では、第１ビット線がビット線群における４本のビット線を含む第１組に属しており、第２ビット線が別のビット線群における４本のビット線を含む第２組に属している。
いくつかの実施例において、方法６００は、センスアンプを用いて第１メモリビットセルを検出することを含む（ステップ６１０）。例えば、センスアンプ（例えば、センスアンプ１０８、センスアンプ２０８、センスアンプ５００）は、選択されたビットセル（例えば、ビットセル４０２）に対応するビット線電圧を検出して増幅する。また、センスアンプは、ビットセルの状態に対応する信号を出力する（例えば、データ出力２１８、データ出力５０８）。
いくつかの実施例において、方法６００は、同一ワード線上の第２メモリビットセル及び第２ビット線を検出することを含む。例えば、センスアンプ（例えば、センスアンプ１０８、センスアンプ２０８、センスアンプ５００）は、第２ビットセル（例えば、ビットセル４０２）に対応するビット線電圧を検出して増幅する。また、センスアンプは、第２ビットセルの状態に対応する信号を出力する。いくつかの実施例において、第２ビット線は、更新後のビット線アクセス順序における次のビット線である。いくつかの実施例において、第２ビット線は、ビット線アクセス順序における次のビット線である（方法７００で記載）。
いくつかの実施例では、センスアンプを用いて第１メモリビットセル及び第２メモリビットセルを検出する。例えば、第１及び第２ビット線検出回路（例えば、ビット線検出回路１０４、ビット線検出回路２０４、ビット線検出回路４０４）は、同一の読み取りサイクル内の異なる時間にそれぞれビット線電圧を提供する（例えば、ＢＬＥＮ２＜ｊ＞信号が選択的にビット線検出回路をセンスアンプに電気的に接続する）。
いくつかの実施例において、方法６００は、基準電圧を生成し、メモリアレイのワード線及び第２ビット線で第２メモリビットセルを検出することを含む。いくつかの実施例において、メモリアレイの第１メモリビットセルの検出には、安定化したビット線電圧と基準電圧との電圧差を増幅することが含まれる。また、メモリアレイの第２メモリビットセルの検出には、安定化したビット線電圧と基準電圧との電圧差を増幅することが含まれる。例えば、基準信号発生器（例えば、基準信号発生器１０６、基準信号発生器２０６）を用いて基準電圧を生成する。センスアンプ（例えば、センスアンプ１０８、センスアンプ２０８、センスアンプ５００）は、ビット線検出回路（例えば、ビット線検出回路１０４、ビット線検出回路２０４、ビット線検出回路４０４）のビット線電圧（例えば、ビット線電圧４２８）と基準電圧との差分電圧を増幅する。ビット線検出回路の出力電圧は、ｊ＝第０ビット線検出回路及び第１ビット線検出回路に対応するか、更新後のビット線アクセス順序のビット線検出回路に対応する。
いくつかの実施例において、前記方法６００は、基準電圧の発生に応答して基準電圧の生成動作を停止するとともに、第２メモリビットセルの検出が完了するまで基準電圧を保持することを含む。例えば、リファレンスイネーブル信号（例えば、図２のＲＥＦＥＮ、リファレンスイネーブル信号３０４）が、基準電圧の生成を停止するよう命令する（例えば、発生した基準電圧に応答する）。基準電圧は、生成後すぐに保持される。いくつかの実施例では、キャパシタを使用して基準電圧を保持する。いくつかの実施例において、方法６００は、検出した第１メモリビットセルに基づいて第１データ出力を発生させ、第１データ出力をデータバッファに格納することを含む。例えば、センスアンプ（例えば、センスアンプ１０８、センスアンプ２０８、センスアンプ５００）はデータ出力を発生させ、データ出力をデータバッファ（例えば、データバッファ１１０、データバッファ２１０）に格納する。
いくつかの実施例において、前記方法６００は、ワード線及び第２ビット線におけるメモリアレイの第２メモリビットセルを検出し、検出した第２メモリビットセルに基づいて第２データ出力を発生させるとともに、第２データ出力を前記データバッファに格納することを含む。
いくつかの実施例において、第１データ出力の発生と第２データ出力の発生との間の時間差は、第１メモリビットセルの検出と第２メモリビットセルの検出との間の遅延である。例えば、第２ビット線検出回路（例えば、ビット線検出回路１０４、ビット線検出回路２０４、ビット線検出回路４０４）は、ビット線電圧をセンスアンプ（例えば、センスアンプ１０８、センスアンプ２０８、センスアンプ５００）に出力し、センスアンプは入力電圧に基づいてデータ出力を発生させる。発生したデータ出力は、データバッファ（例えば、データバッファ１１０、データバッファ２１０）に格納される。第１データ出力と第２データ出力との時間差はｔＣＬＫである。
いくつかの実施例において、前記方法６００は、メモリアドレスを受信して、メモリアドレスが第１アドレスか否かを判定し、メモリアドレスが第１アドレスであるとの判定に基づいて、データバッファからの第１データ出力を送出することを含む。また、いくつかの実施例において、方法６００は、メモリアドレスが第１アドレスでないとの判定に基づいて、データバッファからの第１データ出力の送出を放棄することを含む。いくつかの実施例では、ワード線及び第１ビット線がメモリアレイの第１アドレスである。例えば、コンピューティングメモリ（例えば、コンピューティングメモリ１００、コンピューティングメモリ２００）がメモリアドレスを受信し、且つメモリアドレスが第１ビットセル（例えば、ビットセル４０２）のアドレスであるとする。この場合、データバッファは、受信したアドレスに基づいて、第１ビットセルに対応するデータを出力する（例えば、格納されているデータの出力は、第１ビットセルの状態に対応する）。
いくつかの実施例において、方法６００は、第１データ出力のラッチ完了に応答して、第１データ出力を「準備完了」状態にセットする。且つ、データが出力されるか否かは、「準備完了状態」であるか否かの判定結果に従う。
いくつかの実施例において、第１出力をデータバッファに格納することには、データバッファに当該第１データ出力をラッチすることが含まれる。例えば、センスアンプからのデータ出力は、データバッファ（例えば、データバッファ１１０、データバッファ２１０）にラッチされる。そして、データラッチ動作の完了に応答して、当該データ出力を「準備完了状態」にセットする。データ要求命令を受信すると、当該データ出力が「準備完了状態」であるとの判定に基づいてデータを提供する。いくつかの実施例において、第１データ出力を「準備完了状態」にセットすることには、対応するタグレジスタ（例えば、タグレジスタ２１６）内の第１データ出力に対応するタグビットを然るべき論理値に設定することが含まれる。
いくつかの実施例では、メモリアドレスを受信する前に、コンピューティングメモリが第１データ出力をプリフェッチしておく。例えば、アドレスの入力がなくてもデータ出力を提供可能である。前記データ出力は、それ以前のアクセス順序に基づいてメモリコントローラ内に予め設定されている。こうすることで、より迅速にメモリにアクセス可能となり、システム性能が向上する。いくつかの実施例では、プリフェッチするデータのサイズをプログラム可能である（例えば、主制御チップの入力によるか、トレーニングデータに基づく）。いくつかの実施例において、第１出力ワードは第１メモリビットセルの状態に対応しており、第２出力ワードは第２メモリビットセルの状態に対応している。つまり、同一の読み取りサイクル内で、コンピューティングメモリ（例えば、コンピューティングメモリ１００、コンピューティングメモリ２００）は複数の出力ワードを出力する。
図７は、実施例に基づき記載したメモリを動作させる方法７００である。方法７００は図示のステップを含むと記載しているが、本発明に違反しない範囲において、追加の、又はより少ないステップを実行してもよいし、異なるステップの順序でコンピューティングメモリを動作させてもよい。また、本発明に違反しない範囲において、ここで開示する方法７００をその他の方法で実行してもよい。いくつかの実施例では、コンピューティングメモリ１００、２００、８１２、１３００を動作させるために方法７００を使用する。方法７００のステップは「先行モード」と称される。いくつかの実施例において、方法７００はアドレスを受信することを含む（ステップ７０２）。例えば、コンピューティングメモリ（例えば、コンピューティングメモリ１００、コンピューティングメモリ２００）は、要求データに対応するアドレスを受信する。受信した当該アドレスは、メモリアレイ（例えば、メモリアレイ１０２）内に位置するビットセル（例えば、ビットセル４０２）に対応している。いくつかの実施例において、当該方法７００は、コンピューティングメモリが受信したアドレスが第１アドレスとは異なると判定することを含む（ステップ７０４）。例えば、第０ビット線検出回路がビット線にアクセスしているが、受信した当該アドレスが別のビット線に対応している場合に、コンピューティングメモリ（例えば、コンピューティングメモリ１００、コンピューティングメモリ２００）は、受信した当該アドレスが「準備完了状態」のデータアドレスとは異なると判定する。いくつかの実施例において、方法７００は、ビット線のアクセス順序を更新することを含む（ステップ７０６）。例えば、受信した当該アドレスが「準備完了状態」のデータアドレスとは異なるとの判定に基づいて、ビット線にアクセスする順序を更新する。また、いくつかの実施例では、受信した当該アドレスがアクセス済みのビット線に対応するアドレスとは異なるとの判定に基づいて、ビット線にアクセスする順序の更新を放棄する。例えば、ビット線にアクセスする順序が、第０、第１、第２、第３等のビット線検出回路に対応しているとする。そして、第０ビット線の検出が完了したあと、第１ビット線の検出が完了する前に、コンピューティングメモリが第３ビット線データを要求する命令を受信したとする。すると、当該命令に応答して、コンピューティングメモリは、ビット線にアクセスする順序を更新することで、第１ビット線を検出する前に第３ビット線を検出する。こうすることで、要求されたデータをより迅速に提供してシステム性能を向上させる。
いくつかの実施例において、方法７００は、アドレスに対応するデータを出力することを含む（ステップ７０８）。例えば、更新前のビット線アクセス順序と比較して、ビット線のアクセス順序を更新したあとは、データ要求命令に対応するビット線のデータにいっそう迅速にアクセスして、主制御チップ又はメモリインターフェースに提供可能となる。いくつかの実施例において、方法７００は、更に、データ出力がデータバッファにラッチされているか否かを判定し、当該データ出力がデータバッファにラッチされていないとの判定に基づいて、当該データ出力を「準備未了状態」にセットすることを含む。いくつかの実施例では、対応するデータ出力が「準備未了状態」であるとの判定に基づいて、ビット線群内の当該ビット線にアクセスする。いくつかの実施例において、データ出力を「準備未了状態」にセットすることには、データ出力に対応するタグビットを論理状態に設定することが含まれる。例えば、タグレジスタ２１６内の対応するタグビットは、「準備完了状態」に設定する前に、データ出力を「準備未了状態」にセットする。また、別の事例として、読み取りサイクルの開始時に、全てのタグを「準備未了状態」に設定する。
図８は、実施例に基づき記載したメモリコントローラ８００である。いくつかの実施例において、メモリコントローラ８００は、第１インターフェース８０２、第２インターフェース８０４、第１コントローラ８０６、第１データバッファ８０８、第２データバッファ８１０及びメモリ８１２を含む。いくつかの実施例において、メモリコントローラ８００は、エッジＡＩシステム（ｅｄｇｅ ＡＩ ｓｙｓｔｅｍ）、ニューラルネットワークシステム（ｎｅｕｒａｌ－ｎｅｔｗｏｒｋ ｓｙｓｔｅｍ）、ＩｏＴシステム（ｉｎｔｅｒｎｅｔ－ｏｆ－ｔｈｉｎｇｓ ｓｙｓｔｅｍ）、カーエレクトロニクスシステム、マイクロコントローラシステム（ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ ｓｙｓｔｅｍ）、移動通信システム（ｍｏｂｉｌｅ ｃｏｍｍｕｎｉｃａｔｉｏｎ ｓｙｓｔｅｍ）、プログラマブルコンピューティングシステム（ｐｒｏｇｒａｍｍａｂｌｅ ｃｏｍｐｕｔｉｎｇ ｓｙｓｔｅｍ）、ハードウェアセキュリティシステム（ｈａｒｄｗａｒｅ ｓｅｃｕｒｉｔｙ ｓｙｓｔｅｍ）、テレマティクスシステム（ｔｅｌｅｍａｔｉｃｓ ｓｙｓｔｅｍ）、バイオメディカル電子機器（ｂｉｏｍｅｄｉｃａｌ ｅｌｅｃｔｒｏｎｉｃｓ ｄｅｖｉｃｅ）、ロボット（ｒｏｂｏｔ）及び無人航空機（ｄｒｏｎｅ）といった電子製品に含まれる。
いくつかの実施例において、メモリコントローラ８００は、動的データにアクセスするためのメモリインターフェースを提供するとともに（このようなメモリは図示していない）、静的データを記憶するよう構成される別のメモリ（例えば、メモリ８１２、コンピューティングメモリ１００、コンピューティングメモリ２００、コンピューティングメモリ１３００）を含む。後に詳述するように、実施例は、データチャネルの閉塞を減少させるとともに、静的データ及び動的データに迅速にアクセス可能であるとの利点を有する。いくつかの実施例において、動的データは、コンピューティング動作中に頻繁に変更される中間結果データのようなデータである（例えば、ニューラルネットワークの内部ノードデータ）。例えば、これらのデータにおいて実行される書き込み動作は、全動作の重要な部分である（例えば、少なくとも１％）。いくつかの実施例において、静的データは、（例えば、動的データと比較して）頻繁に変更されることのないデータであるか、コンピューティング動作中にも変更されないアルゴリズム、通信プロトコル及びニューラルネットワークのパラメータ等である。全動作と比較して、静的データにおける書き込み動作は重要ではない（例えば、１％未満）。
メモリコントローラ内のメモリに静的データを記憶することで、主制御チップ内のメモリに静的データをバッファリングする必要がなくなる。よって、開示するメモリコントローラは、動的データのアクセス帯域幅を増加させるとの利点を有する。例えば、ニューラルネットワークモデルをメモリコントローラ内の専用メモリに記憶することで、開示するメモリコントローラ８００を使用するニューラルネットワークコンピューティングシステムはより優れた性能を有する。
いくつかの実施例において、第１インターフェース８０２は主制御チップインターフェースである。いくつかの実施例において、第１インターフェース８０２は、メモリコントローラ８００と主制御チップの間で通信を行うよう構成される（例えば、第１データ転送チャネル９０６）。主制御チップは、中央処理装置（ＣＰＵ）、グラフィックスプロセッサ（ＧＰＵ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタルシグナルプロセッサ（ＤＳＰ）、加速器集積回路（ＩＣ）、特定用途向け集積回路（ＡＳＩＣ）等のいずれかである。いくつかの実施例において、第１インターフェース８０２に対応する前記データ転送チャネル９０６は、ダブルデータレート（ＤＤＲｘ）、低電力ダブルデータレート（ＬＰＤＤＲｘ）、グラフィックスダブルデータレート（ＧＤＤＲｘ）、高帯域幅メモリ（ＨＢＭ）といったメモリアクセスチャネル基準の１つである。
いくつかの実施例において、第２インターフェース８０４はＤＲＡＭインターフェースである。いくつかの実施例において、第２インターフェース８０４は、メモリコントローラ８００と第１コンピューティングメモリの間で通信を行うよう構成される（例えば、第２データ転送チャネル９０８）。当該第１コンピューティングメモリ（例えば、メモリ９１０、メモリ１０１４）は第１データタイプに対応している。例えば、第１コンピューティングメモリは動的データに対応するＤＲＡＭである。いくつかの実施例では、図９及び図１０に示すように、第２インターフェース８０４は、シリコン貫通電極（ＴＳＶ）を使用して第１コンピューティングメモリに接続されるよう構成される（例えば、データ転送チャネル９０８、ＴＳＶ １００６）。なお、事例の第２インターフェース８０４はＤＲＡＭインターフェースであるが、理解すべき点として、第２インターフェース８０４はＤＲＡＭ以外のメモリインターフェースであってもよい。いくつかの実施例において、第１コンピューティングメモリは高性能の揮発性メモリである。いくつかの実施例において、動的データに対応する第１コンピューティングメモリは、揮発性メモリ（例えば、ＳＲＡＭ、ＤＲＡＭ）及び不揮発性メモリ（例えば、ＭＲＡＭ、フラッシュ、ＰＣＭ、ＦＲＡＭ、ＲＲＡＭ）のいずれかを含むメモリデバイス回路に動的データを記憶する。
いくつかの実施例において、第１コントローラ８０６はＤＲＡＭコントローラである。いくつかの実施例において、第１コントローラ８０６は、第１インターフェース８０２及び第２インターフェース８０４に電気的に接続されるとともに、主制御チップからの命令を受信して、命令（例えば、読み取り命令、書き込み命令）を第１コンピューティングメモリに転送するよう構成される（例えば、第２インターフェース８０４を介する）。いくつかの実施例において、第１コントローラ８０６は、読み取りバッファ、書き込みバッファ及びコマンドキュー（ｃｏｍｍａｎｄ ｑｕｅｕｅ）を含む。なお、前記第１コントローラ８０６の接続は事例にすぎず、限定的なものではない。また、事例の第１コントローラ８０６はＤＲＡＭコントローラであるが、第１コントローラ８０６はＤＲＡＭ以外のメモリコントローラとしてもよい。いくつかの実施例において、第１データバッファ８０８はＤＲＡＭバッファである。いくつかの実施例において、第１データバッファ８０８は第１インターフェース８０２及び第２インターフェース８０４に電気的に接続される。いくつかの実施例において、第１データバッファは、第１インターフェース８０２と第２インターフェース８０４の間で第１データタイプを伝送するよう構成される。なお、前記第１データバッファ８０８の接続は事例にすぎず、限定的なものではない。例えば、いくつかの実施例において、第１コントローラ８０６及び第１データバッファ８０８は、メモリコントローラ８１２の素子として一体的に統合される。
例えば、前記第１データバッファ８０８は第１データタイプ（例えば、動的データ）に対応している。なお、事例の第１データバッファ８０８はＤＲＡＭバッファと記載しているが、当該第１データバッファ８０６はＤＲＡＭ以外のその他のメモリバッファとしてもよい。いくつかの実施例において、第１データバッファ８０８は、第１コンピューティングメモリに対応する読み取りバッファ及び書き込みバッファを含む。いくつかの実施例において、要求されたデータを主制御チップに提供する前に、読み取りバッファは第１コンピューティングメモリからの要求データを受信する。また、書き込みバッファは、第１コンピューティングメモリに書き込まれるデータを一時的に保持するとともに、例えば第２インターフェース８０４を介して第１コンピューティングメモリに提供する。
いくつかの実施例において、第２データバッファ８１０は静的データバッファである。いくつかの実施例において、第２データバッファ８１０は、メモリ８１２及び第１インターフェース８０２に電気的に接続される。いくつかの実施例において、第２データバッファは、第１インターフェース８０２とメモリ８１２の間で第２データタイプのデータを伝送するよう構成される。なお、前記第２データバッファ８１０の接続は限定的なものではない。いくつかの実施例において、第２データバッファ８１０は第２データタイプ（例えば、静的データ）に対応している。いくつかの実施例において、第２データバッファ８１０は、第２コンピューティングメモリ（例えば、メモリ８１２）に対応する読み取りバッファ及び書き込みバッファを含む。要求されたデータを主制御チップに提供する前に、読み取りバッファはメモリ８１２からの要求データを受信する。また、書き込みバッファは、メモリ８１２に書き込まれるデータを一時的に保持して、メモリ８１２に提供する。いくつかの実施例において、第２データバッファの読み取りバッファは第２データバッファの書き込みバッファよりも大きい。いくつかの実施例において、静的データに対応する書き込み動作の頻度は、動的データに対応する書き込み動作の頻度よりも低い。第２データバッファ８１０内の書き込みバッファの大きさを小さくすることで、電力消費及び面積を減少させられる。
いくつかの実施例において、第２データバッファ８１０はバッファメモリを含む。いくつかの実施例において、データバッファはキャッシュメモリ構造（ｃａｃｈｅ ｍｅｍｏｒｙ）となっている。本発明で開示するメモリコントローラは、第２データタイプ（例えば、静的データ）に対応し且つキャッシュメモリ構造を採用するデータバッファを含むため、主制御チップ内の第１データタイプ（例えば、動的データ）に関連するキャッシュメモリ空間を解放して、データアクセスの速度及び効率を改善することが可能である。いくつかの実施例において、メモリ８１２は内部メモリである。いくつかの実施例において、メモリ８１２は、第２データタイプ（例えば、静的データ）を記憶するよう構成される。いくつかの実施例において、メモリ８１２は、ＤＲＡＭ、フラッシュメモリ、ＦＲＡＭ、ＲＲＡＭ及びＭＲＡＭのいずれかを含む。いくつかの実施例において、メモリ８１２は、不揮発性メモリ及び高密度メモリのいずれかを含む。揮発性メモリと比較して、不揮発性メモリは、概して待機電力（例えば、メモリが読み取り又は書き込み動作を実行していないときの電力）の消費が少なく、且つ高い密度を有している。
いくつかの実施例において、データタイプの定義はシステムソフト又は主制御チップによる。主制御チップは、中央処理装置（ＣＰＵ）、グラフィックスプロセッサ（ＧＰＵ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタルシグナルプロセッサ（ＤＳＰ）、加速器集積回路（ａｃｃｅｌｅｒａｔｏｒ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）、特定用途向け集積回路（ＡＳＩＣ）といった代表的なシステムのいずれかである。例えば、代表的なシステム（エッジＡＩシステム、ニューラルネットワークシステム、ＩｏＴシステム、カーエレクトロニクスシステム、マイクロコントローラシステム、移動通信システム、プログラム制御可能なコンピューティングシステム、ハードウェアセキュリティシステム、テレマティクスシステム、バイオメディカル電子機器、ロボット、及び無人航空機のいずれか）の主制御チップは、使用態様、ユーザが定義したアルゴリズム、又は性能最適化ニーズに基づいて、メモリコントローラ８１２に提供するデータを静的又は動的データに設定する。いくつかの実施例では、図１０に示すように、メモリ８１２及びコンピューティングメモリ（例えば、メモリ９１０、メモリ１０１４）が同一のチップに位置する。
いくつかの実施例において、メモリコントローラ８００は、誤り訂正符号（ＥＣＣ）及び／又はデータスクラビング回路（ｄａｔａ ｓｃｒｕｂｂｉｎｇ ｃｉｒｃｕｉｔ、図示しない）を含む。データスクラブの代表的な方法及びデータスクラブの代表的回路については、ＰＣＴ国際特許出願番号ＰＣＴ／ＵＳ２０１９／０５５９６３を参照すればよい。いくつかの実施例において、一部の第１コンピューティングメモリ（例えば、ＤＲＡＭ）は高温でエラーが生じやすい。そこで、ＥＣＣ及びデータスクラビング回路をメモリコントローラに追加することで、こうした高温による機能喪失やエラーをいっそう検出しやすくするとともに、性能低下や電力消費の増加といったコストを生じることなく訂正を行う。これに対し、周知の解決策では、例えば第１コンピューティングメモリのデータ更新を高頻度で実行することで、性能低下や電力消費の増加が生じる場合がある。また、いくつかの実施例において、第１コンピューティングメモリとメモリコントローラの間のインターフェース（例えば、第２インターフェース、第２データ転送チャネル９０８、ＴＳＶ１００６）は、主制御チップメモリ（例えば、ＤＲＡＭ）と通信する周知のコントローラインターフェースと比較して、物理的距離が短く、且つ対応する負荷が小さい（例えば、ＴＳＶ）。よって、このチャネルで伝送されるデータは、高い帯域幅を有し得るとともに、消費電力が小さくなる。また、このインターフェースは、第１コンピューティングメモリ、ＥＣＣ及び／又はデータスクラビング回路間でのデータ伝送に用いられ、周知のメモリコントローラと比較して速度が速く、消費電力が小さい。よって、いくつかの実施例では、ＥＣＣ及びデータスクラビング回路をメモリコントローラに組み込むことで、性能及び／又は電力消費が同時に最適化されるとの利点を有する。なお、図８ではメモリコントローラ８００を素子として説明したが、この説明は事例にすぎず、本発明の範囲を制限するものではないと解釈すべきである。メモリコントローラは、各素子間の異なる関係、追加の素子又はより少ない素子を含み得る。
図９は、実施例に基づき記載した代表的なコンピューティングシステム９００である。いくつかの実施例において、コンピューティングシステム９００は、第１メモリコントローラ９０２、主制御チップ９０４、第１データ転送チャネル９０６、第２データ転送チャネル９０８、第２メモリコントローラ９１２、及びメモリ９１０、９１４、９１６を含む。いくつかの実施例において、第２メモリコントローラ９１２は、第１コンピューティングメモリに対応するメモリコントローラである（例えば、第１コントローラ８０６）。当該第１コンピューティングメモリは第１データタイプ（例えば、動的データ）に対応している。いくつかの実施例において、メモリコントローラ９０２はメモリコントローラ８００である。メモリコントローラ９０２は、第１データ転送チャネル９０６を介して主制御チップ９０４と通信する。いくつかの実施例において、第１データ転送チャネルは、ダブルデータレート（ＤＤＲｘ）、低電力ダブルデータレート（ＬＰＤＤＲｘ）、グラフィックスダブルデータレート（ＧＤＤＲｘ）、高帯域幅メモリ（ＨＢＭ）といったメモリアクセスチャネルタイプ、及びその他の高速メモリアクセスチャネルのいずれかである。いくつかの実施例において、メモリコントローラ９０２は、第２データ転送チャネル９０８を介してメモリ９１０と通信する。いくつかの実施例では、シリコン貫通電極（ＴＳＶ）を使用して第２データ転送チャネル９０８を形成する。
いくつかの実施例において、メモリコントローラ９０２は、データが第２データタイプである内部メモリ（例えば、メモリ８１２、コンピューティングメモリ１００、コンピューティングメモリ２００）（例えば、静的データを記憶するよう構成される）を含む。また、メモリ９１０、９１４及び９１６のデータは第１データタイプである（例えば、動的データを記憶するよう構成される）。いくつかの実施例において、メモリコントローラ９０２の内部メモリ及びメモリ９１０は同一のチップに位置している。いくつかの実施例において、メモリコントローラ９０２の内部メモリは、ＤＲＡＭ、フラッシュメモリ、ＦＲＡＭ、ＲＲＡＭ、ＭＲＡＭ、不揮発性メモリ及び高密度メモリのうちの少なくとも１つを含む。いくつかの実施例において、メモリ９１０、９１４及び９１６は、ＤＲＡＭ、高性能不揮発性メモリ、ＳＲＡＭ、フラッシュメモリ、ＦＲＡＭ及びＲＲＡＭのうちの１つを含む。
コンピューティングシステム９００は、動的及び静的データへのアクセスを向上させるとの利点を有しているため、システム性能が向上する。メモリコントローラ９０２を使用することで、静的データをメモリコントローラ９０２に記憶することができ、動的データに対応するメモリの帯域幅が増大するため、データアクセス速度及びシステム性能が向上する。例えば、主制御チップ９０４は、メモリコントローラ９０２を使用するニューラルネットワークの一部である。ニューラルネットワークモデルのような頻繁には調整されないデータをメモリコントローラ内のメモリに記憶することで、主制御チップ９０４はより高速のデータ応答を得ることができる。
いくつかの実施例において、メモリ９１４及び９１６に対応するメモリチャネルは、第１タイプのデータ（例えば、動的データ）へのアクセスに対応している。いくつかの実施例において、メモリコントローラ９０２は、第２タイプのデータ（例えば、静的データ）を記憶するよう構成されているため、メモリ９１４及び９１６は第１タイプのデータのみを記憶するよう構成され、第１タイプのデータに対応する帯域幅が最適化される。なお、図９ではコンピューティングシステム９００を素子として説明したが、この説明は代表的なものにすぎず、限定的なものではない。コンピューティングシステムは、素子間の異なる関係、追加の素子又はより少ない素子を含み得る。
図１０は、実施例に基づき記載した代表的なコンピューティングシステム１０００である。いくつかの実施例において、コンピューティングシステム１０００は、メモリコントローラ１００２、主制御チップ１００４、インターポーザ１００８及びメモリ１０１４を含む。いくつかの実施例において、メモリコントローラ１００２は、メモリコントローラ８００又はメモリコントローラ９０２である。いくつかの実施例において、コンピューティングシステム１０００は、はんだボール１０１２を介して別のシステム（例えば、システムの回路基板）に電気的に接続される。いくつかの実施例において、メモリコントローラ１００２は、シリコン貫通電極（ＴＳＶ）１００６を介してメモリ１０１４と通信する（例えば、第２データ転送チャネル９０８）。これによる利点としては、少なくとも１つのメモリ１０１４がメモリコントローラ１０１４に積層され、全ての静的データ（例えば、メモリコントローラ１００２からのデータ）及び動的データ（例えば、メモリ１０１４）がいずれも同一のスタックからアクセスされる。いくつかの実施例において、メモリコントローラ１００２は、第２データタイプに対応する内部メモリ（例えば、メモリ８１２、コンピューティングメモリ１００、コンピューティングメモリ２００）（例えば、静的データを記憶するよう構成される）を含む。また、メモリ１０１４は第１データタイプに対応する（例えば、動的データを記憶するよう構成される）。いくつかの実施例において、メモリコントローラ１００２の内部メモリ及びメモリ１０１４は同一のチップに位置している。
いくつかの実施例において、メモリコントローラ１００２の内部メモリは、ＤＲＡＭ、フラッシュメモリ、ＦＲＡＭ、ＲＲＡＭ、ＭＲＡＭ、不揮発性メモリ及び高密度メモリのうちの少なくとも１つを含む。いくつかの実施例において、メモリ１０１４は、ＤＲＡＭ、高性能不揮発性メモリ、ＳＲＡＭ、フラッシュメモリ、ＦＲＡＭ及びＲＲＡＭのうちの少なくとも１つを含む。
上記による代表的な利点として、第１コンピューティングメモリ及び第２コンピューティングメモリを同一のチップに統合することで、メモリアレイの面積を減少させられるとともに（例えば、第１及び第２コンピューティングメモリに対応するアレイを同一のチップに統合する）、電力消費を低減させられる（例えば、複雑性の軽減、及びコンピューティングメモリのデータパスにおけるデータ切り替えの減少）。また、メモリのアクセス性能が向上する。いくつかの実施例において、主制御チップ１００４は、主制御チップ９０４又はメモリコントローラ８００と通信する主制御チップである。いくつかの実施例において、主制御チップ１００４は、少なくとも、中央処理装置（ＣＰＵ）、グラフィックスプロセッサ（ＧＰＵ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタルシグナルプロセッサ（ＤＳＰ）、加速器集積回路（ａｃｃｅｌｅｒａｔｏｒ ＩＣ）、特定用途向け集積回路（ＡＳＩＣ）及びプロセッサ、といった代表的システムの１つである。いくつかの実施例において、メモリコントローラ１００２は、インターポーザ１００８を介して主制御チップ１００４と通信する。いくつかの実施例において、メモリコントローラ１００２は、１組のマイクロバンプ１０１０を介してインターポーザ１００８に電気的に接続される。また、主制御チップ１００４は、第２組のマイクロバンプ１０１０を介してインターポーザ１００８に電気的に接続される。いくつかの実施例において、インターポーザ１００８は、シリコンインターポーザであり、第１挿入口又は第１コネクション（例えば、メモリコントローラ１００２及び／又はメモリ１０１４に対応する）を第２挿入口（例えば、主制御チップ１００４に対応し、コンピューティングシステム１０００に電気的に接続されるシステム）又は第２コネクションに電気的に接続する経路として構成される。図１０で説明したコンピューティングシステム１０００及び素子は事例にすぎず、限定的なものではない。コンピューティングシステムは、素子間の異なる関係、追加の素子又はより少ない素子を含み得る。
図１１は、実施例に基づき記載した代表的なコンピューティングシステム１１００である。いくつかの実施例において、コンピューティングシステム１１００の素子（例えば、ウェアレベリング回路１１０４、アドレスマッピングブロック１１０６）は、メモリコントローラ８００、メモリコントローラ９０２及びメモリコントローラ１００２に含まれる。いくつかの実施例では、コンピューティングシステム１１００を使用して、コンピューティングメモリ１３００に対応する動作を実行する。いくつかの実施例において、コンピューティングシステム１１００は、第１インターフェース１１０２、ウェアレベリング回路１１０４、アドレスマッピングブロック１１０６、第１コントローラ１１０８、第２コントローラ１１１０、第２メモリ１１１２及び第１メモリ１１１４を含む。いくつかの実施例において、第１インターフェース１１０２は第１インターフェース８０２である。いくつかの実施例において、第１インターフェース８０２はウェアレベリング回路１１０４及びアドレスマッピングブロック１１０６を含む。いくつかの実施例において、第２メモリ１１１２はメモリ８１２（例えば、静的データに対応するメモリ）であり、第１メモリ１１１４はメモリ９１０、メモリ９１４、メモリ９１６及び／又はメモリ１０１４（例えば、動的データに対応するメモリ）である。いくつかの実施例において、第１コントローラ１１０８は、第１コントローラ８０６及び／又は第１データバッファ８０８を含み、第１データタイプ（例えば、動的メモリ）に対応している。いくつかの実施例において、第２コントローラ１１１０は第２データバッファ８１０を含み、且つ第２データタイプ（例えば、静的メモリ）に対応している。
いくつかの実施例において、アドレスマッピングブロック１１０６はアドレスマッピングテーブル（例えば、ルックアップテーブル）を含む。いくつかの実施例において、アドレスマッピングブロック１１０６は、アドレスマッピング情報を記憶するよう構成されるメモリ（例えば、上記で述べたような揮発性メモリ及び／又は不揮発性メモリ）を含む。例えば、アドレスマッピング情報はセルフラーニングにより生成される（例えば、コンピューティングメモリは、アクセス態様に基づいてセルフトレーニングを行い、当該アクセス態様を記録して、ここで開示するその他の方法に使用する）。また、セルフラーニングにより生成されたアドレスマッピング情報は、内部メモリ（例えば、不揮発性メモリ、メモリ８１２）に記憶される。上記による代表的な利点として、コンピューティングメモリシステムの不揮発性メモリ内にセルフラーニング情報を記憶することで、電力が存在しない場合にもセルフラーニング情報を保持可能であり、アクセスする度に学習情報を再学習したり、再度書き込んだりする必要がない。よって、性能が向上し、且つ、セルフラーニング処理へのアクセスに関連するメモリの電力消費が減少するとの利点を有する。このほか、ＳＲＡＭのようなその他のメモリタイプと比較して、不揮発性メモリはバイトあたりに必要な面積が少ないため、チップ面積を有利に節約可能である。
いくつかの実施例において、アドレスマッピングブロック１１０６は、主制御チップ（例えば、主制御チップ９０４、主制御チップ１００４）からのメモリアドレス（例えば、論理アドレス、当該主制御チップが提供するアドレス）を受信する。そして、アドレスマッピングブロック１１０６のアドレスマッピングテーブルに基づいて、実際のメモリアドレスを第１コントローラ１１０８及び／又は第２コントローラ１１１０に提供する。第１コントローラ１１０８及び／又は当該第２コントローラ１１１０は、第２メモリアドレスに対応するデータアクセス命令を発信する。いくつかの実施例において、第１メモリアドレスは第１データタイプ（例えば、動的データ）に対応しており、第２メモリアドレスは第２データタイプ（例えば、静的データ）に対応している。いくつかの実施例では、主制御チップが第１メモリアドレスを提供する際にデータタイプ情報を提供する必要はなく、メモリコントローラが自動的に当該メモリアドレスを対応する第１メモリアドレス及び第１データタイプにマッピングする。
いくつかの実施例において、第１メモリアドレスは第２データタイプ（例えば、静的データ）に対応しており、第２メモリアドレスは第２データタイプ（例えば、動的データ）に対応している。いくつかの実施例において、主制御チップが提供するメモリアドレスは、第１メモリアドレス及び第２データタイプに対応している。いくつかの実施例において、ウェアレベリング回路１１０４は、動作時にアドレスマッピングテーブルを更新する。例えば、第１ロジックアドレスがアドレスマッピングテーブルの第２の実際のアドレスにマッピングされているとする。このとき、アドレスマッピングテーブルの更新要求を受信して応答する場合、ウェアレベリング回路１１０４は第１アドレスを第２アドレスとは異なる第３アドレスにマッピングするよう更新する。いくつかの実施例において、当該アドレスマッピングテーブルの更新要求は、主制御チップから発せられる。いくつかの実施例において、当該要求の生成は、メモリアドレスにおける大量の書き込み動作の検出、又は、メモリアドレスにおける修復不可能な欠陥の検出に基づく。いくつかの実施例において、当該アドレスマッピングテーブルの更新要求の生成は、使用態様、ユーザが定義するアルゴリズム、性能の最適化、及びメモリコントローラのトレーニングのうちの少なくとも１つに基づく。
いくつかの実施例において、第１メモリ１１１４及び第２メモリ１１１２は同一タイプのメモリ（例えば、ＭＲＡＭ、ＤＲＡＭ、フラッシュメモリ、ＦＲＡＭ、ＲＲＡＭ）を含む。いくつかの実施例において、第１メモリ１１１４及び第２メモリ１１１２はＭＲＡＭを含む。また、いくつかの事例において、ＭＲＡＭのようなメモリは書き込み限度回数を有している。上記による代表的な利点として、フラッシュメモリの翻訳層（ＦＬＡＳＨ－ｔｒａｎｓｌａｔｉｏｎ－ｌａｙｅｒ。例えば、前記ウェアレベリング回路１１０４及び／又はアドレスマッピングブロック１１０６）をメモリコントローラに追加することで、メモリでの書き込み動作をより均一に分布させられるため、メモリの使用寿命が延びる。なお、図１１では、コンピューティングシステム１１００及びその素子について説明したが、この説明は代表的なものにすぎず、限定的なものではない。コンピューティングシステムは、素子間の異なる関係、追加の素子又はより少ない素子を含み得る。
図１２は、実施例に基づき記載したメモリコントローラを動作させる方法１２００である。方法１２００は図示のステップを含むと記載しているが、本発明に違反しない範囲において、異なるステップの順序、追加のステップ、又はより少ないステップを実行して当該代表的なメモリコントローラを動作させてもよいし、ここで開示するその他の方法を使用して方法１２００を実行してもよい。いくつかの実施例において、方法１２００は、データアクセス要求を受信することを含む（ステップ１２０２）。例えば、第１インターフェース８０２は、主制御チップからの命令を受信してコンピューティングメモリにデータアクセス（例えば、読み取り、書き込み）する。いくつかの実施例において、命令、ビットアドレス及びデータ（例えば、書き込むデータ、読み取るデータが提供される）はメモリアクセスチャネルタイプにおいて通信される。当該メモリアクセスチャネルタイプは、ダブルデータレート（ＤＤＲｘ）、低電力ダブルデータレート（ＬＰＤＤＲｘ）、グラフィックスダブルデータレート（ＧＤＤＲｘ）、高帯域幅メモリ（ＨＢＭ）及び高速メモリアクセスチャネルのいずれかである。
いくつかの実施例において、方法１２００は、アクセス中のデータに対応するデータタイプを判定することを含む（ステップ１２０４）。例えば、データタイプが静的データか動的データかを判定する。いくつかの実施例では、主制御チップにより当該データタイプを定義する。いくつかの実施例において、方法１２００は、当該データが第１データタイプであるとの判定に基づき、第１メモリにアクセスすることを含む（ステップ１２０６）。例えば、当該データが動的データであるとの判定に基づき、メモリコントローラ（例えば、メモリコントローラ８００、メモリコントローラ９０２、メモリコントローラ１００２）は、第１コンピューティングメモリ（例えば、メモリ９１０、メモリ１０１４）にアクセスする。いくつかの実施例において、第１コンピューティングメモリは、ＤＲＡＭ、高性能不揮発性メモリ、ＳＲＡＭ、フラッシュメモリ、ＦＲＡＭ及びＲＲＡＭのうちの少なくとも１つである。
いくつかの実施例において、前記方法１２００は、前記データが第２データタイプであるとの判定に基づき、第２メモリにアクセスすることを含む（ステップ１２０８）。例えば、当該データが静的データであるとの判定に基づき、メモリコントローラ（例えば、メモリコントローラ８００、メモリコントローラ９０２、メモリコントローラ１００２）は、第２コンピューティングメモリ（例えば、メモリ８１２）にアクセスする。いくつかの実施例において、第２コンピューティングメモリは、ＤＲＡＭ、フラッシュメモリ、ＦＲＡＭ、ＲＲＡＭ、ＭＲＡＭ、不揮発性メモリ及び高密度メモリのうちの少なくとも１つである。いくつかの実施例において、方法１２００は、アドレスマッピング設定に基づいて第１アドレスを第２アドレスにマッピングすることを含む。例えば、アドレスマッピングブロック１１０６は、第１メモリアドレスを第２メモリアドレスにマッピングするアドレスマッピング設定を有するアドレスマッピングテーブルを含む。
いくつかの実施例において、方法１２００は、第１メモリアドレスに位置するデータへのアクセス要求の受信に応答して、第２メモリアドレスにアクセスすることを含む。例えば、主制御チップ（例えば、主制御チップ９０４、主制御チップ１００４）が、メモリコントローラ（例えば、メモリコントローラ８００、メモリコントローラ９０２、メモリコントローラ１００２）からの第１アドレスのデータを要求すると、アドレスマッピング（例えば、アドレスマッピングブロック１１０６による）に基づいて、メモリコントローラは第２アドレスのデータにアクセスする。いくつかの実施例において、方法１２００は、第１アドレスマッピングを第２アドレスマッピングに更新することを含む。例えば、ウェアレベリング回路１１０４は、第１アドレスマッピング（例えば、第１メモリアドレスを第２メモリアドレスにマッピングする）を第２アドレスマッピング（例えば、第１メモリアドレスを第３メモリアドレスにマッピングする）に更新する。いくつかの実施例において、第１アドレスマッピングから第２アドレスマッピングへの更新の実行は、アドレスマッピング更新要求の受信に対する応答である。いくつかの実施例において、当該アドレスマッピング更新要求は、使用態様、ユーザが定義するアルゴリズム、性能の最適化、及びメモリコントローラのトレーニングのうちの少なくとも１つに基づき生成される。いくつかの実施例において、第１メモリアドレスは第１データタイプ（例えば、動的データ）に対応しており、第２メモリアドレスは第２データタイプ（例えば、静的データ）に対応している。例えば、書き込み動作を均一に分布させるために、頻繁に書き込む必要のあるデータを静的データに対応する第１メモリに代わって動的データに対応する第２メモリに書き込めば、第１メモリの寿命を延長させられる。
図１３は、実施例に基づき記載した代表的なメモリ１３００である。いくつかの実施例において、コンピューティングメモリ１３００は、メモリアレイ１３０２、２次バッファ１３０４及び検出回路１３０６を含む。いくつかの実施例において、コンピューティングメモリ１３００は、コンピューティングメモリ１００又はコンピューティングメモリ２００の素子と組み合わされる。いくつかの実施例において、コンピューティングメモリ１３００は、メモリコントローラ８００、コンピューティングシステム９００、コンピューティングシステム１０００又はコンピューティングシステム１１００の素子と組み合わされる。いくつかの実施例において、コンピューティングメモリ１３００は、ＡＩシステム、ニューラルネットワークシステム、ＩｏＴシステム、カーエレクトロニクスシステム、マイクロコントローラシステム、移動通信システム、プログラム制御可能なコンピューティングシステム、ハードウェアセキュリティシステム、テレマティクスシステム、バイオメディカル電子機器、ロボット及び無人航空機といった電子製品のいずれかに含まれる。
いくつかの実施例において、コンピューティングメモリ１３００は複数の動作モードに設定可能である。いくつかの実施例において、コンピューティングメモリ１３００は、ページモード、ランダムアクセスモード及びストリーミングモードのうちの少なくとも１つに設定可能である。いくつかの実施例において、当該コンピューティングメモリ１３００は、受信した命令に応答して動作モードを変更し、例えば、第１モードから第２モードへと変更する。例えば、第１モードは、ページモード、ランダムアクセスモード及びストリーミングモードのうちの少なくとも１つであり、第２モードは、第１モードとは異なるページモード、前記ランダムアクセスモード及びストリーミングモードのうちの少なくとも１つである。一例として、当該コンピューティングメモリは、第１モード（ページモード、ランダムアクセスモード及びストリーミングモード等のいずれか）で実行してもよいし、第２モード（第１モードとは異なるページモード、ランダムアクセスモード及びストリーミングモード等のいずれか）で実行してもよい。また、別の事例として、当該コンピューティングメモリの第１部分を第１モード（ページモード、ランダムアクセスモード及びストリーミングモード等のいずれか）で実行し、当該コンピューティングメモリの第２部分を第２モード（第１モードとは異なるページモード、ランダムアクセスモード及びストリーミングモード等のいずれか）で実行する。上記のモードで実行される際に、当該コンピューティングメモリは当該モードに対応する読み取り又は書き込み動作を実行する。
いくつかの実施例において、コンピューティングメモリの実行を第１モードから第２モードに変更する入力は、使用態様（例えば、空間的局所性、時間的局所性）、命令頻度、アドレスシーケンスの頻度、又はコンピューティングメモリの重要性に基づいて実行する。いくつかの実施例において、動作変更の入力は、コンピューティングメモリ（例えば、主制御チップからの明確な命令がない）により判定する。いくつかの実施例では、使用態様（例えば、空間的局所性、時間的局所性）、命令頻度、アドレスシーケンスの頻度、又は動作の重要性に基づいて、コンピューティングメモリ１３００が、動作モードの最適な配列、関連する動作パラメータ（例えば、ページ長、データワードサイズ）、アドレスマッピング、メモリコントローラのスケジューリングポリシー、クロック周波数及び電力モードを判定することで、メモリアクセスに関連するシステム性能を最適化する。いくつかの実施例において、上記の構成は、コンピューティングメモリ１３００、又は別のコンピューティングメモリ、又は別のデバイス（例えば、主制御チップ）に格納されている。いくつかの実施例において、コンピューティングメモリ１３００の動作の最適化（例えば、どのモードによる動作かの判定、動作パラメータの判定、アドレスマッピングの判定）は、周期的に評価されるか、最適化命令受信時に評価される。上記による代表的な利点として、いくつかの実施例において、当該コンピューティングメモリ１３００はＭＲＡＭを含み、且つ、異なる動作モードを切り替える能力を有する。よって、コンピューティングメモリ１３００は、当該プロセッサ－メモリインターフェースの制約を解消可能であり、且つ、性能－電力指標を内蔵メモリのソリューションにいっそう近付けることが可能である。
上記によるその他の代表的な利点として、コンピューティングメモリ１３００は、メモリコントローラ、ＭＲＡＭ及びＤＲＡＭ（例えば、ビットセルを含む異なる種類のメモリアレイ１３０２）が連携して複雑なデータ構造及び応用ニーズ（例えば、ニューラルネットワークへの応用）に適応する一段と優れたメモリシステム構成（例えば、より高い統合性を有するシステム）を可能とするため、システム性能が大幅に向上する。
いくつかの実施例において、ページモードは、コンピューティングメモリ１３００の第１ページ長に対応している。当該コンピューティングメモリ１３００がページモードで実行されている際に受信した命令によって、当該ページモードに対応するページ長が変更されると、コンピューティングメモリ１３００は、そのページモードを第２ページ長に対応させるよう構成を更新する。例えば、調整可能なページ長及び境界によって第２ページ長を第１ページ長と異ならせることで、大きなページサイズ又は不適切なページ境界による未使用データ及び対応の対応を減少させることが可能である。いくつかの実施例において、第１ページ長は、予め設定されたアドレス位置に対応する予め設定されたページ長であり（例えば、ＤＲＡＭに対応するページ長、一緒にアクセスされる列全体のビットセル）、第２ページ長はプログラム制御により調整可能なページ長に対応している。いくつかの実施例において、ページ長及びページ長に対応するパラメータは、レジスタ又はコンピューティングメモリ１３００のメモリ（例えば、不揮発性レジスタ、不揮発性メモリ）に記憶される。
例えば、ページ長及びパラメータは、セルフラーニングにより最適化される（例えば、コンピューティングメモリは、アクセス態様、記録されているアクセス態様に基づいて、ここで開示するその他の方法を使用してセルフトレーニングを行う）。また、ページ長及びパラメータは内部メモリ（例えば、不揮発性メモリ、メモリ８１２）に記憶される。上記による代表的な利点として、セルフラーニングにより取得したメモリ構成情報をコンピューティングメモリシステムの不揮発性メモリ内に記憶することで、電力が存在しない場合にも前記情報を保持可能であり、アクセスする度に再学習したり再度書き込んだりする必要がない。よって、有利に性能が向上し、且つ、構成情報へのアクセスに関連するメモリの電力消費が減少する。このほか、ＳＲＡＭのようなその他のメモリタイプと比較して、同様の容量の不揮発性メモリは一般的に必要な面積が少ないため、チップ面積を節約できるとの利点を有し得る。いくつかの実施例では、コンピューティングメモリがページモードで実行されている際に、受信した列命令に応答して、コンピューティングメモリ１３００はアクティブページ（Ａｃｔｉｖｅ Ｐａｇｅ）上の当該列命令に対応するデータワードにアクセス（例えば、読み取り、書き込み）する。
いくつかの実施例では、コンピューティングメモリがページモードで実行されている際に、コンピューティングメモリ１３００は、アクティブページ（Ａｃｔｉｖｅ Ｐａｇｅ）（例えば、予め設定されたページ長のページ、プログラム制御可能な規定ページ長のページ）にアクセス（例えば、読み取り、書き込み）する。いくつかの実施例において、コンピューティングメモリが当該ページモードで実行されている際に、当該コンピューティングメモリのページの一部はアクティブ状態（Ａｃｔｉｖａｔｅｄ ｓｔａｔｅ。読み取り、書き込み動作を実行可能）となり、別の部分はプリチャージ状態（Ｐｒｅｃｈａｒｇｅ ｓｔａｔｅ。アクティブとならなければ読み取り、書き込み動作を行できない）となる。
いくつかの実施例では、コンピューティングメモリ１３００がランダムアクセスモードで実行される場合、アクセスされるデータワード（前記「ページ」とは異なる）はプログラム可能な設計長を有する。いくつかの実施例において、データワードは１ビットから１０２４ビットの間の長さを有する。いくつかの実施例において、データワードのサイズは、予め設定しておくか、動作時に調整可能とする（例えば、主制御チップが使用態様や動作の重要性に基づいて設定する）。例えば、主制御チップからの要求データのワード長に応じて、コンピューティングメモリ１３００は、内部のアクセス動作のワード長を調整することでアクセス時間及び関連する電力消費を最適化可能である。主制御チップは、少なくとも、中央処理装置（ＣＰＵ）、グラフィックスプロセッサ（ＧＰＵ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタルシグナルプロセッサ（ＤＳＰ）、加速器集積回路（ａｃｃｅｌｅｒａｔｏｒ ＩＣ）、特定用途向け集積回路（ＡＳＩＣ）及びプロセッサのいずれかである。いくつかの実施例では、コンピューティングメモリ１３００がランダムアクセスモードで実行される際に、コンピューティングメモリ１００を動作させる方法、又はコンピューティングメモリ２００を使用することで、より迅速にデータにアクセス可能となる。
いくつかの実施例において、コンピューティングメモリ１３００がストリーミングモードで実行され、且つコンピューティングメモリ１３００がプログラム制御可能なアドレスシーケンスを使用してデータにアクセス（例えば、読み取り、書き込み）するよう構成されている場合、当該プログラム制御可能なアドレスシーケンスはデータシーケンスに対応している（例えば、当該データに連続的にアクセスする）。上記による代表的な利点として、ストリーミングモードのデータシーケンスに対応するアドレスシーケンスをプログラム制御することで、不要なデータ読み取り動作を回避可能となり（例えば、当該プログラム制御で規定されるアドレスは読み取りが必要なデータにのみ対応する）、複雑なデータ構造を有するデータの高帯域幅出力が達成される。
いくつかの実施例において、コンピューティングメモリ１３００がストリーミングモードで動作し、且つコンピューティングメモリ１３００が予め設定されたアドレスシーケンスを使用してアクセス（例えば、読み取り、書き込み）するよう構成されている場合、当該予め設定されたアドレスシーケンスはコンピューティングメモリ内のデータシーケンスに対応している（例えば、当該データに連続的にアクセスする）。
いくつかの実施例では、ストリーミングモードでのメモリへのアクセス開始前に、前記予め設定されたアドレス又はプログラム制御されるアドレスがコンピューティングメモリ１３００内（例えば、コンピューティングメモリ１３００の不揮発性メモリ）に記憶される。予め設定されたアドレスシーケンス又はプログラム制御されるアドレスシーケンスは、セルフラーニング（例えば、コンピューティングメモリは、アクセス態様、記録されているアクセス態様に基づいて、ここで開示するその他の方法を使用してセルフトレーニングを行う）によって生成される。また、予め設定されたアドレスシーケンス又はプログラム制御で規定されるアドレスシーケンスは内部メモリ内（例えば、不揮発性メモリ、メモリ８１２）に記憶される。上記による代表的な利点として、コンピューティングメモリシステムの不揮発性メモリ内にアドレスシーケンスを記憶することで、電力が存在しない場合にも当該情報を保持可能であり、アクセスする度に当該情報を再学習したり、再度書き込んだりする必要がない。よって、性能が向上し、且つ、アドレスシーケンスへのアクセスに関連するメモリの電力消費が減少するとの利点を有する。このほか、ＳＲＡＭのようなその他のメモリタイプと比較して、不揮発性メモリは一般的にバイトあたりに必要な面積が少ないため、チップ面積を節約できるとの利点を有し得る。
いくつかの特定の事例では、コンピューティングメモリがストリーミングモードの場合（例えば、記憶されているニューラルネットワークモデルに使用される場合）、前記アドレスシーケンスのデータ量は大変大きくなる。メモリの起動時にこれらのシーケンスをロードするには時間を要するため、一部のストリーミングシーケンスの最適化（例えば、低電力エッジチップセットに用いられる）で得られる加速が相殺される。そこで、不揮発性メモリを使用して当該シーケンスを記憶すれば、この遅延が減少又は除去され、且つアドレスシーケンスへのアクセス時に対応する電力消費が低減するとの利点が得られる。いくつかの実施例において、コンピューティングメモリ１３００に対応するアドレスはマッピングを実施可能である（例えば、コンピューティングメモリ１１００の素子を使用する）。例えば、コンピューティングメモリ１３００は、要求データに対応する第１アドレスを受信し、且つ、第１アドレスとは異なる第２アドレスのデータにアクセスする。要求された当該データはコンピューティングメモリの第２アドレスに記憶され、且つ、受信した第１アドレスがコンピューティングメモリの第２アドレスにマッピングされる（例えば、ウェアレベリング回路１１０４の判定に基づいてアドレスマッピングブロック１１０６を使用する）。いくつかの実施例において、第１アドレスから当該第２アドレスへのマッピングは、使用態様（例えば、トレーニング（例えば、セルフトレーニング）、ユーザの入力、使用態様（例えば、空間的局所性、時間的局所性）の分析）、命令頻度、アドレスシーケンスの頻度、又はコンピューティングメモリの動作の重要性（例えば、アクセス性能を最適化し、メモリコントローラの複雑性を隠して性能を向上させることで、メモリアレイ１３０２の寿命を伸ばす）に基づいて最適化される。例えば、使用態様を記録して、頻繁に使用される命令及び／又はアドレスシーケンス及びデータブロックを識別することで、コンピューティングメモリ１３００はアドレスマッピングを並び替え可能となり、いっそうの高性能化及び更なる低電力との利点が得られる。いくつかの実施例において、主制御チップ又はメモリコントローラは、（例えば、インターフェースにおいて）アドレスマッピングをプログラム制御する情報を生成する。いくつかの実施例において、コンピューティングメモリ１３００は、アドレスマッピングをプログラム制御する情報を自動的に生成する。
いくつかの実施例では、コンピューティングメモリ１３００がページモード又はランダムアクセスモードの場合、当該コンピューティングメモリ１３００はデータワードのプリフェッチ動作を実施可能である。例えば、コンピューティングメモリ１３００は、データワードに対応する列命令（ｃｏｌｕｍｎ ｃｏｍｍａｎｄ）を受信する前にデータをプリフェッチするよう構成される。また、別の事例として、主制御チップからの入力を必要とせずにデータを提供する（例えば、主制御チップがデータを要求する前に）。このデータ出力をそれ以前のアクセス態様やメモリコントローラのトレーニングに基づいて予め設定しておくことで、システムは、より迅速なメモリアクセス及び更なる高性能との利点を有する。いくつかの実施例において、データワードのプリフェッチ位置は、コンピューティングメモリに電気的に接続される主制御チップが予め設定して、コンピューティングメモリ（例えば、不揮発性メモリ、メモリ８１２）に記憶したものの少なくとも１つである。また、例えば、当該データのプリフェッチ位置は、予め設定するのではなく、セルフラーニングによるものとする。例えば、コンピューティングメモリは、アクセス態様、記録されているアクセス態様に基づいて、ここで開示するその他の方法を使用してセルフトレーニングを行い、当該データのプリフェッチ位置の列を内部メモリ（例えば、不揮発性メモリ、メモリ８１２）に記憶する。上記による代表的な利点として、コンピューティングメモリシステムの不揮発性メモリにセルフラーニング情報を記憶することで、電力が存在しない場合にもプリフェッチ情報を保持可能であり、アクセスする度に再学習したり、再度書き込んだりする必要がない。よって、性能が向上し、且つ、プリフェッチ関連情報へのアクセスに関連するメモリの電力消費が減少するとの利点を有する。このほか、ＳＲＡＭのようなその他のメモリタイプと比較して、不揮発性メモリは一般的に必要な面積が少ないため、チップ面積を節約できるとの利点を有し得る。
いくつかの実施例において、メモリアレイ１３０２は、ＭＲＡＭ、ＤＲＡＭ、ＳＲＡＭ、ＲＲＡＭ、ＦＲＡＭ、フラッシュメモリ及びＰＣＭのうちの少なくとも１つを含む。いくつかの実施例において、メモリアレイ１３０２は少なくとも１つのメモリバンクを含む。いくつかの実施例において、２次バッファ１３０４は、メモリアレイ１３０２からのアクセスデータ（例えば、検出回路１３０６により検出される）を格納するよう構成される。いくつかの実施例において、２次バッファ１３０４は、コンピューティングメモリ１３００の動作モード（例えば、コンピューティングメモリのモード）に従って構成可能である。例えば、コンピューティングメモリ１３００の一部がページモードの場合、２次バッファの対応部分（例えば、いくつかの実施例では、２次バッファを複数の部分に分割し、各々を別の動作モードに対応させる）はページバッファ又はロウバッファ（ｒｏｗ ｂｕｆｆｅｒ）として構成される。また、コンピューティングメモリ１３００の一部がランダムアクセスモードの場合、２次バッファ１３０４の対応部分はキャッシュメモリとして構成される。また、コンピューティングメモリ１３００の一部がストリーミングモードの場合、２次バッファ１３０４の対応部分は先入れ先出し（ＦＩＦＯ）データバッファとして構成される。上記による代表的な利点として、コンピューティングメモリ１３００を使用する場合、構成可能な２次バッファは、要求されたデータをフェッチするとともに、未使用のデータを未読とマーク可能なため、電力消費が低減するとの利点を有する。これに対し、周知のロウバッファは、行全体のデータをフェッチし、且つ大多数のデータが主制御チップにとって不要なことから、無駄に電力を消費するとの欠点がある。いくつかの実施例において、検出回路１３０６は、電圧を検出又は増幅するよう構成されるセンスアンプを含む。当該電圧は、選択されたビットセルの状態に対応している。例えば、検出回路１３０６は、ラッチＩ／Ｏバッファ又はラッチセンスアンプを含む。理解すべき点として、ここで使用した「センスアンプ」との用語は限定的なものではなく、任意の回路又はハードウェアを示し得る。
図１４は、実施例に基づき記載した代表的なメモリ１４００の状態図である。いくつかの実施例において、状態図はコンピューティングメモリ１３００の代表的な状態を示す。図示するように、メモリは、オンになると起動し、且つリセットステップを有する。ここで記載するように、メモリは、起動後にデータチャネルのトレーニングステップ（図示しない）を開始して、主制御チップとの高速データ接続を構築する。続いて、メモリはＩＤＬＥ（待機）状態となって、主制御チップからの更なる命令を待つ。メモリは、主制御チップからのモードレジスタ設定命令を受信すると、対応する動作を実行してモードレジスタ書き込み状態に進む。いくつかの実施例では、モードレジスタ書き込み状態の期間に、メモリは内部レジスタ値の修正（例えば、レジスタ値の設定）に関連するいくつかの状態に進む。例えば、これらの状態には、モードパラメータ書き込み又はモードパラメータリセットが含まれる。いくつかの実施例において、メモリは、主制御チップからの命令を受信して内部レジスタ（図示しない）の値を読み取るように構成される。
いくつかの実施例において、メモリは、ＩＤＬＥ（待機）状態から、対応する動作モード（例えば、ランダムアクセスモード、ストリーミングモード、ページモード）の分岐へ進むことが可能である。いくつかの実施例では、動作モードの１つが予め設定されたモードとなっている。いくつかの実施例において、メモリは、ランダム読み取り／書き込み状態に進み、且つ関連のランダムデータアクセス命令を完了したあとＩＤＬＥ（待機）状態に戻る。いくつかの実施例において、メモリは、別途自動的に（例えば、明確な外部命令がない場合に）プリフェッチ動作を実行する。ランダム読み取り／書き込み状態に進んだあと、メモリは内部キャッシュメモリからのデータのフェッチを試みる。いくつかの実施例において、メモリは、ページモードにおいて、ロウバッファ（例えば、ロウバッファ又はページバッファとして構成される２次バッファ１３０４）に対するビットセルの１ページ（例えば、列全体）の読み込み及び書き込み（例えば、１ページの書き込み）を含むページアクティブ化動作（例えば、読み取り、書き込み）を実行することで、アクティブ状態（Ａｃｔｉｖｅ Ｓｔａｔｅ）に進む。アクティブ状態が開始されると、メモリは、読み取り又は書き込み状態に進み（例えば、対応する読み取り又は書き込み命令の受信に応答）、且つ当該状態から戻ることが可能である。いくつかの実施例では、ＩＤＬＥ（待機）状態に戻るために、メモリはプリチャージ動作を実行してプリチャージ状態（Ｐｒｅｃｈａｒｇｅ Ｓｔａｔｅ）に進む。いくつかの実施例において、メモリは、ＭＲＡＭ、ＲＲＡＭ、ＰＣＭ、ＦＲＡＭ、フラッシュメモリ又はその他の不揮発性メモリである。いくつかの実施例において、ロウバッファのデータが書き込み動作によって変更されなかった場合には、プリチャージ動作を省略可能である。
いくつかの実施例において、メモリは、ストリーミングモードに対応する読み取り又は書き込み命令を受信したあと、ストリーミング読み取り／書き込み状態に進む。このモードにおいて、メモリは、中止命令を受信するまで、ビットセルからのデータを連続的に読み取るか、データをビットセルに書き込む。いくつかの実施例において、予め設定されたアドレスに到達するか、アドレスシーケンスの予め設定された長さに到達するか、アドレスシーケンスの終端に到達するか、主制御チップからの中止命令を受信すると、ストリーミング読み取り／書き込み動作を中止する。いくつかの実施例において、予め設定されたアドレス、アドレスシーケンスの予め設定された長さ、又はアドレスシーケンスは内部メモリ（例えば、メモリ８１２、不揮発性メモリ）又はレジスタに記憶されている。当該ストリーミング読み取り／書き込み動作の中止後に、メモリはストリーミング中止状態に進む。メモリは、ストリーミング中止状態からＩＤＬＥ（待機）状態に戻ることが可能である。また、いくつかの実施例において、メモリはモードトレーニング状態に進む。いくつかの実施例では、この状態において、メモリはメモリのアクセス態様を記録し、セルフラーニングアルゴリズム（例えば、コンピューティングメモリに内蔵されている）によって、プリフェッチアドレスシーケンス、ページ長、ストリーミングアドレスシーケンス、アドレスマッピング、及びその他パラメータを最適化する。いくつかの実施例において、当該アルゴリズムの結果は、内部メモリ（例えば、メモリ８１２、不揮発性メモリ）に記憶される。いくつかの実施例において、メモリは、主制御チップの命令に応答するか、動作の切り替えに応答するか、内部トリガ（例えば、コンピューティングメモリからのトリガ）に応答してモードトレーニング状態に進む。いくつかの実施例では、複数の命令に対応する動作効率を周期的に記録し、記録された効率を所定値と比較することで、当該内部トリガを設定する。
図１５は、実施例に基づき記載したメモリを動作させる代表的な方法１５００である。方法１５００は、図示のステップを含むと記載しているが、本発明に違反しない範囲において、方法１５００は、異なるステップの順序、追加のステップ、又はより少ないステップを実行して当該代表的なコンピューティングメモリを動作させてもよいし、ここで開示するその他の方法を使用して方法１５００を実行してもよい。いくつかの実施例では、方法１５００を使用して、コンピューティングメモリ１００、２００、８１２、１３００を動作させる。いくつかの実施例において、方法１５００は、第１モードでメモリを動作させることを含む（ステップ１５０２）。例えば、コンピューティングメモリ１３００は、ページモード、ランダムアクセスモードのうちの少なくとも１つで動作する。いくつかの実施例において、方法１５００は、入力命令を受信したときに、コンピューティングメモリの動作を第１モードから第２モードに変更することを含む（ステップ１５０４）。例えば、コンピューティングメモリ１３００は、ページモード、ランダムアクセスモードのうちの少なくとも１つで動作し、且つ入力を受信することで異なるモード動作に変更される。
いくつかの実施例において、方法１５００は、コンピューティングメモリの動作を第１モードから第２モードに変更する入力命令の受信に応答して、コンピューティングメモリの動作モードを当該第２モード（第１モードとは異なる）に変更することを含む（ステップ１５０６）。いくつかの実施例において、第１モードは、ページモード、ランダムアクセスモード及びストリーミングモードのうちの少なくとも１つであり、第２モードは、ページモード、ランダムアクセスモード及びストリーミングモードのうちの少なくとも１つである。また、別の事例として、第１モードにおいて、当該コンピューティングメモリの第１部分は、ページモード、ランダムアクセスモード及びストリーミングモードのいずれかで実行され、当該コンピューティングメモリの第２部分は、ページモード、ランダムアクセスモード及びストリーミングモードのいずれかで実行される。且つ、第２モードにおいて、当該コンピューティングメモリの第１部分は、上記とは異なるページモード、前記ランダムアクセスモード及びストリーミングモードのいずれかで実行され、当該コンピューティングメモリの第２部分は、上記とは異なるページモード、ランダムアクセスモード及びストリーミングモードのいずれかで実行される。いずれかの上記モードで実行されている際に、当該コンピューティングメモリは当該特定のモードに対応する読み取り又は書き込み動作を実行する。
いくつかの実施例において、コンピューティングメモリの実行を第１モードから第２モードに変更する入力命令は、使用態様（例えば、空間的局所性、時間的局所性）、命令頻度、アドレスシーケンスの頻度、又はコンピューティングメモリの重要性に基づいて生成される。いくつかの実施例において、動作モード変更の入力は、コンピューティングメモリによって（例えば、主制御チップからの明確な命令がない場合）判定される。いくつかの実施例では、使用態様（例えば、空間的局所性、時間的局所性）、命令頻度、アドレスシーケンスの頻度、又は動作の重要性に基づいて、コンピューティングメモリ１３００が、動作モードの最適な配列、関連する動作パラメータ（例えば、ページ長、データワードサイズ）、アドレスマッピング、メモリコントローラのスケジューリングポリシー、クロック周波数及び電力モード等を判定することで、メモリアクセスに関連するシステム性能を最適化する。
いくつかの実施例において、上記の構成は、コンピューティングメモリ１３００、又は個別のコンピューティングメモリ、又は別のデバイス（例えば、主制御チップ）に格納されている。いくつかの実施例において、コンピューティングメモリ１３００は、周期的に、又は最適化要求命令を受信したときに、動作の最適化（例えば、どのモードによる動作かの判定、動作パラメータの判定、アドレスマッピングの判定）を行う。上記による代表的な利点として、いくつかの実施例において、当該コンピューティングメモリ１３００はＭＲＡＭを含み、且つ、異なる動作モードを切り替える能力を有する。よって、スタンドアロンのＭＲＡＭチップは、当該プロセッサ－メモリインターフェースの制約を解消可能であり、且つ、性能－電力指標を内蔵メモリのソリューションにいっそう近付けることが可能である。
上記によるその他の代表的な利点として、コンピューティングメモリ１３００は、メモリコントローラ、ＭＲＡＭ及びＤＲＡＭ（例えば、ビットセルを含む異なる種類のメモリアレイ１３０２）が連携して複雑なデータ構造及び応用ニーズ（例えば、ニューラルネットワークへの応用）に適応する優れたメモリシステム構成（例えば、より高い統合性を有するシステム）を可能とするため、システム性能が大幅に向上する。
いくつかの実施例において、ページモードは、コンピューティングメモリの第１ページ長に対応している。方法１５００は、更に、当該コンピューティングメモリがページモードで実行されている際に、当該ページモードに対応するページ長の変更を要求する入力命令の受信に応答して、第２ページ長に対応するよう当該ページモードの構成を変更することを含む。例えば、コンピューティングメモリ１３００のページ長及び境界は、第２ページ長を第１ページ長よりも小さくするというようにプログラム制御が可能である。これにより、無用なデータへのアクセス及び大きなページ長に対応する遅延が減少するとの利点が得られる。いくつかの実施例において、第１ページ長は、予め設定されたページ長（例えば、ＤＲＡＭ基準に対応するページ長）であり、且つ予め設定されたアドレス位置に対応している。また、第２ページ長は、プログラム制御可能なアドレス位置に対応するプログラム制御可能なページ長である。
いくつかの実施例において、方法１５００は、コンピューティングメモリがページモードで実行されている際に、列命令（ｃｏｌｕｍｎ ｃｏｍｍａｎｄ）を受信し、当該列命令（ｃｏｌｕｍｎ ｃｏｍｍａｎｄ）に応答してコンピューティングメモリ１３００のアクティブページ上の対応するデータにアクセス（例えば、読み取り、書き込み）することを含む。いくつかの実施例において、コンピューティングメモリがページモードで実行される場合、方法１５００は、アクティブページ（Ａｃｔｉｖｅ Ｐａｇｅ）にアクセス（例えば、読み取り、書き込み）することを含む。いくつかの実施例において、コンピューティングメモリが前記ページモードで実行される場合、データページの第１部分はアクティブ状態となり（例えば、読み取り、書き込みや、その他のアクセス動作を実行可能）、データページの第１部分はプリチャージ状態となる。また、いくつかの実施例において、コンピューティングメモリがランダムアクセスモードで実行される際に、アクセスされるデータワード（ページとは異なる）はプログラム制御可能な長さを有する。いくつかの実施例において、データワードの長さは１ビットから１０２４ビットの間である。いくつかの実施例において、データワードの長さは、予め設定されるか、プログラム制御される（例えば、主制御チップが使用態様や動作の重要性に基づいて設定する）。例えば、主制御チップからのデータ要求に応じて（例えば、主制御チップは、少なくとも、中央処理装置（ＣＰＵ）、グラフィックスプロセッサ（ＧＰＵ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタルシグナルプロセッサ（ＤＳＰ）、加速器集積回路（ａｃｃｅｌｅｒａｔｏｒ ＩＣ）、特定用途向け集積回路（ＡＳＩＣ）及びプロセッサのいずれかである）、コンピューティングメモリ１３００は、有利にデータワードの長さを調整することでアクセス時間及びデータ要求に関連する電力消費を最適化可能である。いくつかの実施例では、コンピューティングメモリ１３００がランダムアクセスモードで実行される際に、コンピューティングメモリ１００を動作させる方法、又はコンピューティングメモリ２００を使用することで、データに迅速にアクセスするとの利点を有し得る。
いくつかの実施例において、コンピューティングメモリがストリーミングモードで動作しており、且つ、方法１５００が、プログラム制御可能なアドレスシーケンスを使用してアクセス（例えば、読み取り、書き込み）動作を行うことを含む場合、当該プログラム制御可能なアドレスシーケンスはデータシーケンスに対応している（例えば、当該データに連続的にアクセスする）。上記による代表的な利点として、ストリーミングモードのアドレスシーケンスをプログラム制御することで、ページアクティブ化動作を使用する必要がなくなる。また、複雑なデータ構造条件において、不要なデータ読み取り動作が回避される（例えば、当該プログラムで規定されるアドレスは必要なデータのアクセスにのみ対応する）。よって、低消費電力、高帯域幅出力との利点が得られる。いくつかの実施例において、コンピューティングメモリ１３００はストリーミングモードで実行される。また、コンピューティングメモリ１３００は、予め設定されたアドレスシーケンスを使用してアクセス（例えば、読み取り、書き込み）するよう構成される。当該予め設定されたアドレスシーケンスは、コンピューティングメモリ内のデータシーケンスに対応している。いくつかの実施例において、ストリーミングモードのメモリの動作を開始する前に、当該予め設定されたアドレスシーケンス又はプログラム制御されるアドレスシーケンスがコンピューティングメモリ１３００内（例えば、コンピューティングメモリ１３００の不揮発性メモリ）に記憶される。
いくつかの実施例において、方法１５００は、コンピューティングメモリのアドレスのマッピング切り替えを含む（例えば、コンピューティングメモリ１１００の素子、方法１２００のステップを使用する）。例えば、コンピューティングメモリ１３００は、データ要求に対応する第１アドレスを受信して、第２アドレス（第１アドレスからマッピングされ、第１アドレスとは異なる）のデータにアクセスする。要求された当該データはコンピューティングメモリの第２アドレスに記憶され、受信した第１アドレスはコンピューティングメモリの第２アドレスにマッピングされる（例えば、ウェアレベリング回路１１０４の判定に基づいてアドレスマッピングブロック１１０６を使用する）。いくつかの実施例において、第１アドレスから当該第２アドレスへのマッピングは、使用態様、又は命令周波数、又はアドレスシーケンスの頻度、又はコンピューティングメモリの動作の重要性に基づき、セルフトレーニング、ユーザの入力、使用態様の分析等により生成される。こうすることで、上記のアドレスマッピングを含む方法１５００は、アクセス性能が最適化され、メモリアレイ１３０２の寿命が延び、且つメモリコントローラの複雑性が隠されるとの利点を有する。例えば、使用態様を記録して、頻繁に使用される命令及び／又はアドレスシーケンス及びデータブロックを識別することで、コンピューティングメモリ１３００はアドレスマッピングを並び替え可能となり、いっそうの高性能化及び更なる低電力を達成するとの利点が得られる。いくつかの実施例において、主制御チップ又はメモリコントローラは、（例えば、インターフェースにおいて）アドレスマッピングを設定する。いくつかの実施例において、コンピューティングメモリ１３００は自動的にアドレスマッピングを設定する。
いくつかの実施例において、前記コンピューティングメモリが前記ページモード又は前記ランダムアクセスモードの場合、方法１５００は、データをプリフェッチ（ｐｒｅｆｅｔｃｈ）することを含む。例えば、コンピューティングメモリ１３００は、データワードに対応する列命令（ｃｏｌｕｍｎ ｃｏｍｍａｎｄ）を受信する前にデータワードをプリフェッチするよう構成される。また、別の事例として、主制御チップからの入力を必要とせずにデータを提供する。或いは、主制御チップがデータ出力を要求する前にデータの読み取りを開始する。以前のアクセス態様及びメモリコントローラのトレーニングに基づき、まもなく要求されるデータを予測してデータをプリフェッチすることで、より迅速にメモリにアクセス可能となり、システム性能が向上する。いくつかの実施例において、データワードのプリフェッチ位置は、コンピューティングメモリに電気的に接続される主制御チップが予め設定するか、当該主制御チップによりプログラム設定されて、コンピューティングメモリ（例えば、コンピューティングメモリの内部メモリ、コンピューティングメモリの不揮発性メモリ）に記憶される。
いくつかの実施例において、方法１５００に対応するコンピューティングメモリのメモリアレイは、ＭＲＡＭ、ＤＲＡＭ、ＳＲＡＭ、ＲＲＡＭ、ＦＲＡＭ、フラッシュメモリ及びＰＣＭのうちの少なくとも１つを含む。メモリアレイ１５０２は少なくとも１つのメモリバンクを含む。例えば、２次バッファ１３０４は、メモリアレイ１３０２のデータ（例えば、検出回路１３０６により検出される）を格納するよう構成される。いくつかの実施例において、２次バッファ１３０４は、コンピューティングメモリ１３００の動作モード（例えば、コンピューティングメモリのモード）に従って構成を変更可能である。例えば、コンピューティングメモリ１３００の一部がページモードの場合、２次バッファの対応部分（例えば、いくつかの実施例では、２次バッファを複数の部分に分割し、各々を別の動作モードに対応させる）はページバッファ又はロウバッファとして構成される。また、コンピューティングメモリ１３００の一部がランダムアクセスモードの場合、２次バッファ１３０４の対応部分はキャッシュメモリとして構成される。また、コンピューティングメモリ１３００の一部がストリーミングモードの場合、２次バッファ１３０４の対応部分は先入れ先出し（ＦＩＦＯ）データバッファとして構成される。いくつかの実施例において、方法１５００は、コンピューティングメモリでアクセスしたデータを検出、増幅、又はラッチすることを含む。例えば、検出回路１３０６は、アクセスされたビットセルの状態（例えば、データ出力）に対応する電圧を検出又は増幅するよう構成されるセンスアンプを含む。例えば、検出回路１３０６は、ラッチＩ／Ｏバッファ又はラッチセンスアンプを含む。
図１６は、実施例に基づき記載したコンピューティングデバイス１６００の事例である。いくつかの実施例において、デバイス１６００は、本発明で開示するシステムに接続されるよう構成されるとともに、ここで開示する動作方法を実行するよう構成される。デバイス１６００は、ネットワークに接続されるホストコンピュータとすることができる。また、デバイス１６００は、クライアントコンピュータ又はサーバとすることができる。図１６に示すように、デバイス１６００は、例えば、専用コンピューティングデバイス、パソコン、ワークステーション、サーバ、例えば電話又はタブレットのようなハンドヘルドコンピューティングデバイス（ポータブル電子デバイス）、ＡＩ（人工知能）デバイス、又はニューラルネットワークデバイスといった任意のタイプのマイクロプロセッサ式デバイスとすることができる。いくつかの実施例において、デバイス１６００はコンピューティングシステム９００又は１０００を含む。当該デバイスは、例えば、プロセッサ１６０２、入力装置１６０６、出力装置１６０８、ストレージ１６１０及び通信装置１６０４のうちの少なくとも１つを含む。入力装置１６０６及び出力装置１６０８は、コンピュータに接続してもよいし、コンピュータに統合してもよい。
入力装置１６０６は、例えば、カメラセンサ、タッチスクリーン、キーボード又はキーパッド、マウス又は音声認識装置といった入力に供し得る任意の装置である。出力装置１６０８は、例えば、照明器具、タッチスクリーン、ハプティクスデバイス又はスピーカといった出力に供される任意の装置とすることができる。ストレージ１６１０は、ＲＡＭを含む電気、磁気又は光学メモリ、キャッシュメモリ、ハードディスク、又はリムーバブルハードディスクといった記憶に供される任意の装置とすることができる。いくつかの事例において、前記ストレージ１６１０は、メモリシステム１００、２００、８００又は１３００を含む。通信装置１６０４は、ネットワークインターフェースチップ又はデバイスといったネットワーク上で信号を伝送及び受信する任意の適切な装置を含み得る。コンピュータのコンポーネントは、例えばフィジカルバス（Ｂｕｓ）又はワイヤレス接続といった任意の適切な方式で接続可能である。
ソフトウェア１６１２は、ストレージ１６１０に格納可能であり、且つプロセッサ１６１０により実行される。ソフトウェア１６１２は、例えば本発明の機能を実現するプログラムを含み得る。ソフトウェア１６１２は、任意の非一時的なものに格納及び／又は伝送可能である。また、コンピュータは記憶媒体内を読み取って、上記のコンピューティングデバイスで使用するために提供可能である。当該コンピューティングデバイスは、ソフトウェアの命令をフェッチして実行することが可能である。本発明の説明において、コンピュータが読み取る記憶媒体は、コンピューティングシステム又はデバイスが使用するプログラムを含むか格納するストレージ１６１０のような任意の媒体とすることができる。この読み取り可能な媒体は、電子、磁気、光学、電磁又は赤外線の有線又は無線伝送媒体を含み得るが、これらに限らない。
デバイス１６００は、任意の相互接続の通信ネットワークに接続可能である。また、当該通信ネットワークには任意の通信プロトコルを採用可能である。デバイス１６００は、ネットワーク上での動作に適した任意のオペレーティングシステムで実現可能である。また、ソフトウェア１６１２は、Ｃ、Ｃ＋＋、Ｊａｖａ又はＰｙｔｈｏｎといった任意の適切なプログラミング言語で実現可能である。なお、ここでは、電気的な接続又は接続を使用して、本発明の回路システムにおける素子同士の電気的接続について説明したが、当該電気的接続は、素子の基端の直接的な接続を要求するものではない。本発明に違反しない範囲において、前記素子の異なる組み合わせや接続によって、一定の電流及び調節可能なバイアス電圧を達成できればよい。また、別の事例において、メモリの特徴に影響を及ぼさず、且つ本発明に違反しない範囲であれば、素子間の電気接続経路にバッファ、増幅器及び受動回路素子を追加してもよい。
ここで使用する「略」（ｓｕｂｓｔａｎｔｉａｌｌｙ）との用語は、素子又は数値の理想的状況に限定した特徴（例えば、一定の、同一の、一致する、等しい、類似の、比率の）を説明するものであるが、実際には「理想的状況における特徴」と同等の場合を含み得る。例えば、説明内の素子又は数値が略一定である又は一致しているとは、当該一定の値又は一致性から逸脱してもよく、その逸脱がシステムの許容範囲内（例えば、精度要求等）であればよいことを意味し得る。また、別の事例において、ここで説明する２つの素子又は数値が略等しいとは、ほぼ等しくてもよく、その差が許容範囲内であり、且つシステムの動作機能に影響しなければよい。同様に、ここで説明したいくつかの素子又は数値には「略」との記載を用いていないが、これらの素子及び数値は、その特徴が機能的に「理想的状況における特徴」と同等であればよいと解釈すべきである。例えば、いくつかの実施例において、記載されている比率が１であったとしても、比率は１より大きくても小さくてもよく、例えば精度要求を満たすというように、その比率がシステムの許容範囲内であればよい。
一局面において、メモリアクセスの方法には、メモリアレイのワード線にアクセスすることが含まれる。メモリアレイのワード線にアクセスした状態で、センスアンプは第１ビット線に電気的に接続されて、メモリアレイ内の当該ワード線及び第１ビット線に対応する第１ビットセルのデータにアクセスする。また、同一のセンスアンプが第２ビット線に電気的に接続される。
上記方法のいくつかの局面において、当該方法は、更に、同一のセンスアンプがメモリアレイ内の前記ワード線及び第２ビット線に対応する第２ビットセルのデータにアクセスすることを含む。
上記方法のいくつかの局面では、同一のセンスアンプによって第１メモリビットセル及び第２メモリビットセルを検出する。
上記方法のいくつかの局面において、第２ビット線にアクセスする動作には、第２ビット線にアクセスするのと同時に第１ビット線にアクセスすることが含まれる。
上記方法のいくつかの局面において、当該方法は、更に、第１メモリビットセルの検出に基づいて第１メモリビットセルの状態に対応する第１データ出力を生成し、この第１データをデータバッファに格納することを含む。
上記方法のいくつかの局面において、当該方法は、更に、メモリアレイ内の前記ワード線及び第２ビット線に対応する第２ビットセルのデータにアクセスすることを含む。第２メモリビットセルの検出に基づいて、第２メモリビットセルの状態に対応する第２データ出力を生成し、この第２データをデータバッファに格納する。第１データ出力の格納と第２データ出力の格納との間の時間差は、第１メモリビットセルの検出と第２メモリビットセルの検出との間の遅延である。
上記方法のいくつかの局面において、ワード線及び第１ビット線はメモリアレイの第１アドレスに対応している。また、前記方法は、更に以下を含む。即ち、メモリアドレスを受信し、メモリアドレスが第１アドレスか否かを判定する。次に、判定結果に基づいて、メモリアドレスが第１アドレスであれば、データバッファから第１データ出力を送出する。また、メモリアドレスが第１アドレスでない場合には、データバッファから第１データ出力を送出しない。
上記方法のいくつかの局面において、第１出力をデータバッファに格納することには、データバッファに第１データ出力をラッチすることが含まれる。また、前記方法は、更に、第１データ出力のラッチに応答して、第１データ出力を準備完了状態とマークすることを含む。そして、第１出力データのマーク判定に基づいて、準備完了状態であればデータバッファから第１データ出力を送出する。
上記方法のいくつかの局面において、第１データ出力を準備完了状態とマークすることには、第１データ出力に対応するタグビットを準備完了状態値に設定することが含まれる。
上記方法のいくつかの局面では、第１データ出力がプリフェッチされ、且つ、メモリにアクセスする主制御チップからメモリアドレスを受信しない。
上記方法のいくつかの局面において、当該方法は、更に以下を含む。即ち、メモリアドレスを受信し、メモリアドレスが第１アドレスとは異なる第２アドレスか否かを判定する。そして、メモリアドレスが第２アドレスであるとの判定結果に基づいてビット線のアクセス順序を更新し、メモリアドレスが第２アドレスではないとの判定結果に基づいてビット線のアクセス順序を更新しない。また、ビット線のアクセス順序の更新に応答して、センスアンプは、第２ビット線に電気的に接続されて、第２アドレスに対応するワード線及び第２ビット線にアクセスする。
上記方法のいくつかの局面において、当該方法は、更に以下を含む。即ち、データ出力がデータバッファにラッチされているか否かを判定する。そして、データ出力がデータバッファにラッチされていないとの判定に基づいて、第２アドレスに対応するデータ出力を準備未了状態とマークする。また、データ出力がデータバッファにラッチされているとの判定に基づいて、第２アドレスに対応するデータ出力を準備未了状態とはマークしない。且つ、第２アドレスに対応するデータ出力が準備未了状態であるとのマークに応答するために、センスアンプに対応する第２ビット線にアクセスする。
上記方法のいくつかの局面において、第２データ出力を準備未了状態とマークすることには、第２データ出力に対応するタグビットを準備未了状態値とマークすることが含まれる。
上記方法のいくつかの局面において、当該方法は、更に以下を含む。即ち、基準電圧を生成し、ワード線及び第２ビット線に対応するメモリアレイ内の第２メモリビットセルを検出する。メモリアレイ内の第１メモリビットセルを検出することには、構築済みの定電圧と基準電圧との差を増幅することが含まれる。当該構築済みの定電圧は第１メモリビットセルの状態に対応している。また、メモリアレイ内の第２メモリビットセルを検出することには、構築済みの定電圧と基準電圧との差を増幅することが含まれる。当該構築済みの定電圧は第２メモリビットセルの状態に対応している。
上記方法のいくつかの局面において、当該方法は、更に、基準電圧の生成を停止して、第１メモリビットセル及び第２メモリビットセルの検出が完了するまで基準電圧を保持することを含む。
上記方法のいくつかの局面では、キャパシタを使用して基準電圧を保持する。
上記方法のいくつかの局面において、当該方法は、更に、メモリアレイのワード線にアクセスするのと同時に、第１メモリビットセルの状態に対応する構築済みの定電圧をサンプリング及び保持することを含む。
上記方法のいくつかの局面において、構築済みの定電圧をサンプリング及び保持することには、更に、サンプルアンドホールド回路を使用し、且つサンプルアンドホールド回路に注入される電荷を低減させることが含まれる。
上記方法のいくつかの局面において、第１及び第２メモリビットセルは、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）ビットセル、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、抵抗変化型メモリ（ＲＲＡＭ）、強誘電体メモリ（ＦＲＡＭ）、フラッシュメモリ、及び相変化メモリ（ＰＣＭ）のいずれかである。
上記方法のいくつかの局面において、第１ビット線はメモリアレイの第１ビット線群に属しており、第２ビット線はメモリアレイの第２ビット線群に属している。
上記方法のいくつかの局面において、第１メモリビットセルの状態は第１出力ワードに対応しており、第２メモリビットセルの状態は第２出力ワードに対応している。
上記方法のいくつかの局面において、第１メモリビットセル及び第２メモリビットセルの有効信号値は、第１メモリビットセル及び第２メモリビットセルの個々の状態を示す。
上記方法のいくつかの局面において、有効信号値は、有効抵抗、電荷、及び出力電圧のいずれかである。
上記方法のいくつかの局面において、メモリはページモードで動作する。当該方法は、更に以下を含む。即ち、メモリの動作をページモードからランダムアクセスモードに切り替え、メモリアレイの第２ワード線にアクセスする。また、メモリアレイの第２ワード線にアクセスするのと同時に、センスアンプに対応する第３ビット線にアクセスし、同一のセンスアンプに対応するその他のビット線にはアクセスしない。
一局面において、メモリは、上記いずれかの方法を実行するよう構成される。
上記メモリのいくつかの局面において、メモリは、エッジＡＩシステム（ｅｄｇｅ ＡＩ ｓｙｓｔｅｍ）、ニューラルネットワークシステム（ｎｅｕｒａｌ－ｎｅｔｗｏｒｋ ｓｙｓｔｅｍ）、ＩｏＴシステム（ｉｎｔｅｒｎｅｔ－ｏｆ－ｔｈｉｎｇｓ ｓｙｓｔｅｍ）、カーエレクトロニクスシステム、マイクロコントローラシステム（ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ ｓｙｓｔｅｍ）、移動通信システム（ｍｏｂｉｌｅ ｃｏｍｍｕｎｉｃａｔｉｏｎ ｓｙｓｔｅｍ）、プログラマブルコンピューティングシステム（ｐｒｏｇｒａｍｍａｂｌｅ ｃｏｍｐｕｔｉｎｇ ｓｙｓｔｅｍ）、ハードウェアセキュリティシステム（ｈａｒｄｗａｒｅ ｓｅｃｕｒｉｔｙ ｓｙｓｔｅｍ）、テレマティクスシステム（ｔｅｌｅｍａｔｉｃｓ ｓｙｓｔｅｍ）、バイオメディカル電子機器（ｂｉｏｍｅｄｉｃａｌ ｅｌｅｃｔｒｏｎｉｃｓ ｄｅｖｉｃｅ）、ロボット（ｒｏｂｏｔ）及び無人航空機（ｄｒｏｎｅ）から選択されるいずれかのシステムを含む。
一局面において、メモリコントローラは、主制御チップと通信するよう構成される第１インターフェースと、主制御チップの第１メモリと通信するよう構成され、主制御チップの第１メモリが第１データタイプを記憶するよう構成される第２インターフェースと、第１インターフェース及び第２インターフェースに接続されて、主制御チップの第１メモリに命令を発するよう構成されるコントローラと、第１データタイプとは異なる第２データタイプを記憶するよう構成される第２メモリと、第１インターフェース及び第２インターフェースに接続されるとともに、第１インターフェースと第２インターフェースの間で第１データタイプのデータを伝送するよう構成される第１データバッファと、第２メモリ及び第１インターフェースに接続されるとともに、第１インターフェースと第２メモリの間で第２データタイプのデータを伝送するよう構成される第２データバッファ、を含む。
上記メモリコントローラのいくつかの局面において、前記第１データタイプは動的データである。
上記メモリコントローラのいくつかの局面において、前記第２データタイプは静的データである。
上記メモリコントローラのいくつかの局面において、前記第１データバッファはダイナミックランダムアクセスメモリ（ＤＲＡＭ）バッファである。
上記メモリコントローラのいくつかの局面において、前記第２データバッファは静的データバッファである。
上記メモリコントローラのいくつかの局面において、第１メモリは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、高性能揮発性メモリ（ｈｉｇｈ ｐｅｒｆｏｒｍａｎｃｅ ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、フラッシュメモリ（ＦＬＡＳＨ）、強誘電体メモリ（ＦＲＡＭ）、抵抗変化型メモリ（ＲＲＡＭ）のうちの少なくとも１つである。
上記メモリコントローラのいくつかの局面において、第２メモリは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、フラッシュメモリ（ＦＬＡＳＨ）、強誘電体メモリ（ＦＲＡＭ）、抵抗変化型メモリ（ＲＲＡＭ）、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、不揮発性メモリ （ｎｏｎ－ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）及び高密度メモリのうちの少なくとも１である。
上記メモリコントローラのいくつかの局面において、第１インターフェースに対応する通信は、ダブルデータレート（ＤＤＲｘ）、低電力ダブルデータレート（ＬＰＤＤＲｘ）、グラフィックスダブルデータレート（ＧＤＤＲｘ）、高帯域幅メモリ（ＨＢＭ）及び高速メモリアクセスチャネルといったメモリアクセスチャネルのいずれかである。
上記メモリコントローラのいくつかの局面において、第２インターフェースは、シリコン貫通電極（ＴＳＶ）を使用して第１メモリに接続されるよう構成される。
上記メモリコントローラのいくつかの局面において、第２データバッファはキャッシュメモリ構造（ｃａｃｈｅ ｍｅｍｏｒｙ ｓｔｒｕｃｔｕｒｅ）に位置する。
上記メモリコントローラのいくつかの局面において、主制御チップは、中央処理装置（ＣＰＵ）、グラフィックスプロセッサ（ＧＰＵ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタルシグナルプロセッサ（ＤＳＰ）、加速器集積回路（ａｃｃｅｌｅｒａｔｏｒ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）、特定用途向け集積回路（ＡＳＩＣ）及びその他のプロセッサのうちの少なくとも１つである。
上記メモリコントローラのいくつかの局面において、前記第２データタイプは主制御チップにより定義される。
上記メモリコントローラのいくつかの局面において、第１メモリ及び第２メモリは同一のチップに位置する。
上記メモリコントローラのいくつかの局面において、第１インターフェースは、更に、第１アドレスマッピングテーブルに対応しており、第１メモリアドレスを第２メモリアドレスにマッピング（ｍａｐ）するよう構成されるアドレスマッピングブロック（ａｄｄｒｅｓｓ ｍａｐｐｉｎｇ ｂｌｏｃｋ）と、第１アドレスマッピングを第２アドレスマッピングに更新するよう構成されるウェアレベリング回路（ｗｅａｒ－ｌｅｖｅｌｉｎｇ ｃｉｒｃｕｉｔ）、を含む。メモリコントローラは、第１メモリアドレスのデータへのアクセス要求の受信に応答して、第２メモリアドレスにアクセスするよう構成される。
上記メモリコントローラのいくつかの局面では、ウェアレベリング回路が、アドレスマッピング更新要求の受信に応答して、更新後の第２アドレスマッピングテーブルに基づき、第１メモリアドレスを第３メモリアドレスにマッピングすることを含む。
上記メモリコントローラのいくつかの局面において、第１メモリアドレスは第１データタイプに対応しており、第２メモリアドレスは第２データタイプに対応している。
上記メモリコントローラのいくつかの局面において、コントローラ及び第１データバッファは単一の素子に統合される。
上記メモリコントローラのいくつかの局面において、メモリコントローラは、エッジＡＩシステム（ｅｄｇｅ ＡＩ ｓｙｓｔｅｍ）、ニューラルネットワークシステム（ｎｅｕｒａｌ－ｎｅｔｗｏｒｋ ｓｙｓｔｅｍ）、ＩｏＴシステム（ｉｎｔｅｒｎｅｔ－ｏｆ－ｔｈｉｎｇｓ ｓｙｓｔｅｍ）、カーエレクトロニクスシステム、マイクロコントローラシステム（ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ ｓｙｓｔｅｍ）、移動通信システム（ｍｏｂｉｌｅ ｃｏｍｍｕｎｉｃａｔｉｏｎ ｓｙｓｔｅｍ）、プログラマブルコンピューティングシステム（ｐｒｏｇｒａｍｍａｂｌｅ ｃｏｍｐｕｔｉｎｇ ｓｙｓｔｅｍ）、ハードウェアセキュリティシステム（ｈａｒｄｗａｒｅ ｓｅｃｕｒｉｔｙ ｓｙｓｔｅｍ）、テレマティクスシステム（ｔｅｌｅｍａｔｉｃｓ ｓｙｓｔｅｍ）、バイオメディカル電子機器（ｂｉｏｍｅｄｉｃａｌ ｅｌｅｃｔｒｏｎｉｃｓ ｄｅｖｉｃｅ）、ロボット（ｒｏｂｏｔ）及び無人航空機（ｄｒｏｎｅ）から選択されるいずれかを含む。
一局面において、コンピューティングシステムは、第１メモリ、主制御チップ、及び、第１メモリ及び主制御チップに接続される請求項２７～４３のいずれか１項に記載されるメモリコントローラを含む。
一局面において、方法は、メモリコントローラによりデータアクセス要求を受信し、アクセス中のデータのデータタイプを判定し、データが第１データタイプであるとの判定に基づき、メモリコントローラを使用して第１メモリにアクセスし、データが第２データタイプであるとの判定に基づき、メモリコントローラの第２メモリにアクセスすることを含む。
上記方法のいくつかの局面において、メモリコントローラは上記いずれかのタイプのメモリコントローラである。
一局面において、方法は以下を含む。即ち、第１モードでメモリを動作させる。第１モードは、ページモード（ｐａｇｅ ｍｏｄｅ）、ランダムアクセスモード及びストリーミングモード（ｓｔｒｅａｍｉｎｇ ｍｏｄｅ）のうちの少なくとも１つを含む。また、第１動作モードにおいて、入力を受信してメモリの動作を第１モードとは異なる第２モードに変更する。第２モードは、ページモード、ランダムアクセスモード及びストリーミングモードのうちの少なくとも１つを含む。メモリの動作を第１モードから第２モードに変更するとの入力の受信に応答して、第２モードでメモリを動作させる。
上記方法のいくつかの局面において、第１モードはページモードを含み、当該ページモードはメモリの第１ページサイズを有する。また、第２モードはページモードを含み、当該ページモードはメモリの第２ページサイズを有する。
上記方法のいくつかの局面において、当該方法は、更に、ページサイズに対応する情報と、ページサイズに対応するパラメータをレジスタ（ｒｅｇｉｓｔｅｒ）又は不揮発性メモリ（ｎｏｎ－ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）に記憶することを含む。
上記方法のいくつかの局面において、当該方法は、更に、メモリからデータを出力し、データを２次データバッファ（ｓｅｃｏｎｄａｒｙ ｄａｔａ ｂｕｆｆｅｒ）に格納することを含む。２次データバッファは、メモリがページモードの場合にはページバッファ（ｐａｇｅ ｂｕｆｆｅｒ）となり、メモリがランダムアクセスモードの場合にはキャッシュメモリとなり、メモリがストリーミングモードの場合には先入れ先出し（ｆｉｒｓｔ－ｉｎ－ｆｉｒｓｔ－ｏｕｔ）データバッファとなるよう構成される。
上記方法のいくつかの局面において、メモリがランダムアクセスモードで動作する場合、当該方法は、更に、プログラムによりサイズを変更可能なデータワード（ｐｒｏｇｒａｍｍａｂｌｅ ｓｉｚｅ）にアクセスすることを含む。
上記方法のいくつかの局面において、メモリがストリーミングモードで動作する場合、当該方法は、更に、プログラマブルなアドレスシーケンスを使用してメモリにアクセスすることを含む。当該プログラマブルなアドレスシーケンスはデータシーケンスに対応している。
上記方法のいくつかの局面において、当該方法は、更に、アドレスシーケンスを不揮発性メモリに記憶することを含む。
上記方法のいくつかの局面において、当該方法は、メモリに記憶されている要求されたデータに対応する第１アドレスを受信し、メモリの第２アドレスのデータにアクセスする。要求されたデータはメモリの第２アドレスに記憶され、受信した第１アドレスはメモリの第２アドレスにマッピングされる。
上記方法のいくつかの局面において、当該方法は、更に、メモリの使用態様（ｕｓａｇｅ ｐａｔｔｅｒｎ）に基づいて、第１アドレスを第２アドレスにマッピングすることを含む。
上記方法のいくつかの局面において、メモリは、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）ビットセル、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、抵抗変化型メモリ（ＲＲＡＭ）、強誘電体メモリ（ＦＲＡＭ）、フラッシュメモリ、及び相変化メモリ（ＰＣＭ）のうちの少なくとも１つを含む。
上記方法のいくつかの局面において、メモリを第１モードから第２モードに変更する動作の入力は、メモリの使用態様に基づいて決定される。
上記方法のいくつかの局面において、メモリを第１モードから第２モードに変更する動作の入力は、メモリ自体の判定に基づく。
上記方法のいくつかの局面において、当該方法は、更に、メモリがページモードで動作している際に、列命令（ｃｏｌｕｍｎ ｃｏｍｍａｎｄ）を受信し、受信した列命令に応答して、アクティブページ（ａｃｔｉｖｅ ｐａｇｅ）上の列命令に対応するデータワード（ｄａｔａ ｗｏｒｄｓ）にアクセスすることを含む。
上記方法のいくつかの局面では、更に、データワードに対応する列命令を受信する前に、データワードをプリフェッチ（ｐｒｅｆｅｔｃｈｉｎｇ）することを含む。
上記方法のいくつかの局面において、データワードのプリフェッチ位置は、メモリにアクセスする主制御チップによって予め設定するか、主制御チップの演算プログラムにより決定するか、のうちの少なくとも１つであり、不揮発性メモリに記憶される。
上記方法のいくつかの局面において、データワードのプリフェッチ位置はメモリ自体によって判定される。
上記方法のいくつかの局面において、メモリがページモード又はランダムアクセスモードの場合に、前記データワードをプリフェッチする。
一局面において、メモリは、上記いずれかの方法を実行するよう構成される。
上記メモリのいくつかの局面において、メモリは、エッジＡＩシステム（ｅｄｇｅ ＡＩ ｓｙｓｔｅｍ）、ニューラルネットワークシステム（ｎｅｕｒａｌ－ｎｅｔｗｏｒｋ ｓｙｓｔｅｍ）、ＩｏＴシステム（ｉｎｔｅｒｎｅｔ－ｏｆ－ｔｈｉｎｇｓ ｓｙｓｔｅｍ）、カーエレクトロニクスシステム、マイクロコントローラシステム（ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ ｓｙｓｔｅｍ）、移動通信システム（ｍｏｂｉｌｅ ｃｏｍｍｕｎｉｃａｔｉｏｎ ｓｙｓｔｅｍ）、プログラマブルコンピューティングシステム（ｐｒｏｇｒａｍｍａｂｌｅ ｃｏｍｐｕｔｉｎｇ ｓｙｓｔｅｍ）、ハードウェアセキュリティシステム（ｈａｒｄｗａｒｅ ｓｅｃｕｒｉｔｙ ｓｙｓｔｅｍ）、テレマティクスシステム（ｔｅｌｅｍａｔｉｃｓ ｓｙｓｔｅｍ）、バイオメディカル電子機器（ｂｉｏｍｅｄｉｃａｌ ｅｌｅｃｔｒｏｎｉｃｓ ｄｅｖｉｃｅ）、ロボット（ｒｏｂｏｔ）及び無人航空機（ｄｒｏｎｅ）から選択されるいずれかを含む。
開示した実施例について図面を参照して完全に説明したが、当業者であれば、各種の変更及び改良を行い得る点に注意されたい。また、この種の変更及び改良は、開示した実施例の範囲に含まれるとともに、後述する特許請求の範囲により定義されると解釈すべきである。ここで述べた各実施例で使用した用語は、特定の実施例の説明を目的としたものにすぎず、権利範囲を制限するものではない。また、ここで述べた各実施例及び後述の特許請求の範囲では、別途説明する場合を除き、単数形の用語はその複数形を含むことを意図している。また、ここで使用した「及び／又は」との用語は、記載した用語の少なくとも１つの任意及び既存の可能な組み合わせを指し、且つそれを含むと解釈すべきである。また、本明細書で使用した「含む」との用語は、記載する特徴、整数、ステップ、動作、素子、及び／又はコンポーネントの存在を意味するが、少なくとも１つのその他の上記特徴、整数、ステップ、動作、素子、コンポーネント、及び／又はそれらの組み合わせの存在又は追加を排除するものではない。

Claims (14)

  1. メモリアクセスの方法であって、
    メモリアレイのワード線にアクセスし、
    メモリアレイのワード線にアクセスした状態で、センスアンプは第１ビット線に電気的に接続されて、メモリアレイ内の前記ワード線及び第１ビット線に対応する第１ビットセルのデータにアクセスし、同一のセンスアンプが第２ビット線に電気的に接続され、
    第１メモリビットセルの検出に基づいて第１メモリビットセルの状態に対応する第１データ出力を生成し、前記第１データ出力をサンプリングしてデータバッファに格納する方法。
  2. 更に、同一のセンスアンプがメモリアレイ内の前記ワード線及び第２ビット線に対応する第２ビットセルのデータにアクセスする請求項１に記載の方法。
  3. 前記第２ビット線にアクセスする動作には、前記第２ビット線にアクセスするのと同時に前記第１ビット線にアクセスすることが含まれる請求項１に記載の方法。
  4. 更に、
    メモリアレイ内の前記ワード線及び第２ビット線に対応する第２ビットセルのデータにアクセスし、
    第２メモリビットセルの検出に基づいて、第２メモリビットセルの状態に対応する第２データ出力を生成し、前記第２データ出力をデータバッファに格納し、
    第１データ出力の格納と第２データ出力の格納との間の時間差は、第１メモリビットセルの検出と第２メモリビットセルの検出との間の遅延である請求項１に記載の方法。
  5. ワード線及び第１ビット線はメモリアレイの第１アドレスに対応しており、
    前記方法は、更に、
    メモリアドレスを受信し、
    メモリアドレスが第１アドレスか否かを判定し、
    判定結果に基づいて、メモリアドレスが第１アドレスであれば、データバッファから第１データ出力を送出し、
    メモリアドレスが第１アドレスでない場合には、データバッファから第１データ出力を送出しない請求項１に記載の方法。
  6. 第１データ出力をデータバッファに格納することには、データバッファに第１データ出力をラッチすることが含まれ、且つ、前記方法は、更に、第１データ出力のラッチに応答して、第１データ出力を準備完了状態とマークし、第１データ出力のマーク判定に基づいて、準備完了状態であればデータバッファから第１データ出力を送出する請求項５に記載の方法。
  7. 更に、
    メモリアドレスを受信し、
    メモリアドレスが第１アドレスとは異なる第２アドレスか否かを判定し、
    メモリアドレスが第２アドレスであるとの判定結果に基づいてビット線のアクセス順序を更新し、
    メモリアドレスが第２アドレスではないとの判定結果に基づいてビット線のアクセス順序を更新せず、
    ビット線のアクセス順序の更新に応答して、センスアンプは、第２ビット線に電気的に接続されて、第２アドレスに対応するワード線及び第２ビット線にアクセスする請求項１に記載の方法。
  8. 更に、
    基準電圧を生成し、
    ワード線及び第２ビット線に対応するメモリアレイ内の第２メモリビットセルを検出し、
    メモリアレイ内の第１メモリビットセルを検出することには、構築済みの定電圧と基準電圧との差を増幅することが含まれ、前記構築済みの定電圧は第１メモリビットセルの状態に対応しており、
    メモリアレイ内の第２メモリビットセルを検出することには、構築済みの定電圧と基準電圧との差を増幅することが含まれ、前記構築済みの定電圧は第２メモリビットセルの状態に対応している請求項１に記載の方法。
  9. 更に、
    基準電圧の生成を停止して、第１メモリビットセル及び第２メモリビットセルの検出が完了するまで基準電圧を保持する請求項８に記載の方法。
  10. 更に、メモリアレイのワード線にアクセスするのと同時に、第１メモリビットセルの状態に対応する構築済みの定電圧をサンプリング及び保持する請求項１に記載の方法。
  11. 第１及び第２メモリビットセルは、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）ビットセル、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、抵抗変化型メモリ（ＲＲＡＭ）、強誘電体メモリ（ＦＲＡＭ（登録商標））、フラッシュメモリ、及び相変化メモリ（ＰＣＭ）のいずれかである請求項１に記載の方法。
  12. メモリはページモードで動作し、
    前記方法は、更に、
    メモリの動作をページモードからランダムアクセスモードに切り替え、
    メモリアレイの第２ワード線にアクセスし、
    メモリアレイの第２ワード線にアクセスするのと同時に、センスアンプに対応する第３ビット線にアクセスし、同一のセンスアンプに対応するその他のビット線にはアクセスしない請求項１に記載の方法。
  13. 第１モードでメモリを動作させ、第１モードは、ページモード（ｐａｇｅ ｍｏｄｅ）、ランダムアクセスモード及びストリーミングモード（ｓｔｒｅａｍｉｎｇ ｍｏｄｅ）のうちの少なくとも１つを含み、
    第１動作モードにおいて、入力を受信してメモリの動作を第１モードとは異なる第２モードに変更し、第２モードは、ページモード、ランダムアクセスモード及びストリーミングモードのうちの少なくとも１つを含み、
    メモリの動作を第１モードから第２モードに変更するとの入力の受信に応答して、第２モードでメモリを動作させ、
    メモリに記憶されている要求されたデータに対応する第１アドレスを受信し、
    データのプリフェッチのためにメモリの第２アドレスのデータにアクセスし、
    要求されたデータはメモリの第２アドレスに記憶され、
    受信した第１アドレスをメモリの第２アドレスにマッピングし、
    前記第２アドレスへのマッピングは、以前に要求されたデータへのアクセスの履歴に基づいている方法。
  14. 請求項１～１３項のいずれか１項に記載の方法を実行するよう構成されたメモリ。
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