WO2004109709A1 - 半導体記憶装置、および半導体記憶装置のビット線選択方法 - Google Patents

半導体記憶装置、および半導体記憶装置のビット線選択方法 Download PDF

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WO2004109709A1
WO2004109709A1 PCT/JP2003/007233 JP0307233W WO2004109709A1 WO 2004109709 A1 WO2004109709 A1 WO 2004109709A1 JP 0307233 W JP0307233 W JP 0307233W WO 2004109709 A1 WO2004109709 A1 WO 2004109709A1
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bit line
bit
basic
address
bit lines
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Application number
PCT/JP2003/007233
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Inventor
Koji Shimbayashi
Original Assignee
Fujitsu Limited
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    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out

Definitions

  • the present invention relates to a technology for selecting a bit line in a semiconductor memory device, and more particularly to a technology for selecting a bit line when a plurality of bit lines are sequentially and sequentially selected.
  • a memory cell array is divided into a plurality of sub-arrays, and one bit line is sequentially selected from a plurality of bit lines provided for each sub-array and data is read out. And continuous read operations such as burst read access.
  • FIG. 1 An example of a circuit configuration using a nonvolatile semiconductor memory device such as a flash memory as disclosed in Patent Document 1 is shown in FIG.
  • the memory cell array is identified by column address A (k + 4) and other addresses, subarray AA (identified by low-level column address A (k + 4)), and subarray AB (high-level column address.
  • a (k + 4)) is divided into sub-arrays.
  • Each of the sub-arrays AA and AB is further divided into a left area AA0, ABO and a right area AA1, AB1, each of which includes a plurality of nonvolatile transistors and a plurality of read lines and a plurality of read lines. It is located at the intersection with the bit line.
  • bit lines BL0A to BL15A via the nonvolatile transistors selected according to one of the plurality of read lines activated, WLn, BL OB ⁇ : BL 15 B (subarray AB) is connected or disconnected from ground potential.
  • the data stored in the nonvolatile transistor is determined by each bit line] ⁇ 08-8] ⁇ 158, BL0B-BL 1 TJP2003 / 007233
  • Each of the bit lines BL0A to BL15A is controlled by an upper column decoder 11 and an upper pass gate 21 0, 211, and a lower pass gate 220 by a coder 12 in the lower column.
  • One bit line is selected and connected to the DB line.
  • FIG. 11 shows a case where selection is performed by using four bit column addresses of column addresses A (k) to A (k + 3).
  • the column addresses A (k + 1) to A (k + 3) are decoded by the upper column decoder l1 to output one of the decode signals YD10 to YD17;
  • a predetermined gate transistor in 210, 211 is selected.
  • the column address A (k) is decoded by the lower column decoder 12 and one of the decode signals YD 20 and YD 21 is output, so that the two pass gate transistors in the lower pass gate 220 are output. Either one is selected.
  • the sub-arrays A A and A B are identified by the column address A (k + 4) and other addresses not shown. Alternatively, this is done by connecting to a different bus.
  • the current-voltage conversion circuit 320 is connected to the data line DB.
  • the current flowing through the path formed by the nonvolatile transistor selected by the line WLn is converted into a voltage, and is compared with the comparison voltage VRF by the subsequent amplifier 330 to perform data amplification.
  • Figure 12 shows the order of the selected bit lines connected to the data line DB according to the increment of the column address.
  • the lower column address A (k) switches at each address increment, and the decode signals YD20 and YD21 are alternately selected.
  • the upper column addresses A (k + 1) to A (k + 3) are incremented for each round of the lower column address A (k), and the decode signals YD10 to YD17 are sequentially selected.
  • the selected bit lines are sequentially selected in the left / right area AA 0 and AA 1 while alternately switching between the left area AA 0 and the right area AA 1. To go.
  • a reset operation is performed by the reset circuit 310 to discharge the electric charges on the data line DB and the selected bit line to the ground voltage.
  • Patent Document 2 discloses a technique of arranging a ground shield line between a selected bit line and an adjacent non-selected bit line in order to prevent interference due to capacitive coupling between adjacent bit lines. It has been disclosed.
  • Patent Documents 1 and 2 exemplified as prior art documents are as follows.
  • Patent Document 1 Japanese Unexamined Patent Publication No. 2000-2013
  • Patent Document 2 Japanese Patent Application Laid-Open No. Hei 9-1-2454593
  • bit lines BL15A and BLOB that are adjacent to each other are continuously connected at the boundary of the subarrays AA and AB.
  • bit line selection of (16) and bit line selection of (17) With the recent miniaturization and large capacity of semiconductor memory devices, the spacing between bit lines has become narrower and the bit line length has become longer, and the parasitic capacitance between the bit lines together with the wiring capacity of the bit lines themselves has been increasing. The parasitic capacitance between lines has become large. In addition, there is a demand for faster readout operations.
  • the data line and the selected bit line need to be charged to the equalizing voltage (for example, about 0.6 V), but the reset at the time of bit line switching is required. It is necessary to discharge the equalize voltage of the bit line to the ground voltage in the reset operation.
  • This discharge circuit is the reset circuit 310.
  • the wiring capacity of the bit line itself increases and the amount of charge to be discharged increases, and a CR time constant circuit is formed with the wiring resistance of the bit line, causing a delay in the discharge operation. May be.
  • the voltage level of the bit line is not sufficiently discharged to the ground voltage, and the charge remaining on the bit line is transferred to the nonvolatile transistor selected by the word line WLn.
  • the charge is discharged through the non-volatile transistor. Since this discharge operation is performed in the read operation of the next cycle, if the bit line selected in the next cycle is an adjacent bit line and the read data is “0” data, the bit In some cases, the charge may be capacitively coupled from the selected bit line to the non-selected bit line where the discharging operation is performed via the inter-line parasitic capacitance between the G lines.
  • unexpected current may flow to the data line DB when reading "0" data, which originally does not flow, and may be erroneously detected as "1" data.
  • An object of the present invention is to provide a semiconductor memory device capable of performing a continuous access operation stably and a method of selecting a bit line of the semiconductor memory device. Disclosure of the invention
  • the semiconductor memory device wherein the bit lines are sequentially selected and connected to an amplifier circuit in a state where the memory cells are connected to each of the plurality of bit lines.
  • a physically continuous bit line is used as a basic decode unit for each bit line identified by a predetermined number of upper identification addresses, and a lower identification address of a predetermined number of bits is used.
  • An address conversion unit is provided for assigning at least one of the first address and the last address to a bit line at a physical position other than the bit lines at both ends of the basic bit line group.
  • the identification address sequentially incremented is obtained by decoding one lower identification address by a lower identification address decoder and forming one basic decoding unit from a basic decoding unit constituting a basic bit line group.
  • C Select the unit sequentially.
  • the upper identification address is decoded by the upper identification address decoder, and the bit lines in the basic decoding unit are sequentially selected.
  • at least one of the bit lines on both ends of the basic bit line group is selected by the address conversion unit except for the first address or the last address selected by the identification address.
  • bit line selection method for a semiconductor memory device the bit line is sequentially selected and connected to the amplifier circuit in a state where the memory cell is connected to each of the plurality of bit lines.
  • a physically continuous bit line is used as a basic decoding unit for each bit line identified by a predetermined number of partial identification addresses, and two or more basic decoding units are used.
  • the bit line identification within the basic decoding unit is the same, and the bits are divided and arranged in the basic bit line group.
  • the sequential selection of gate lines is divided into a priority selection step in which the physical position of the bit line within the basic decode unit is fixed and the basic decode unit to be selected is sequentially changed, and a basic bit line group Bit Of sequentially selected lines, little of the initial selection or final selection
  • a selection assignment step for assigning at least one of the bit lines at a physical position other than the bit lines at both ends of the basic bit line group.
  • the selection bit line in the basic decoding unit is selected.
  • the physical position is fixed, and the sequential change of the basic decoding unit that constitutes the basic bit line group is performed with priority.
  • the selection of bit lines within the basic decode unit switches.
  • the selection allocating step at least one of the first selection and / or the last selection of the sequential selection of the bit lines is allocated to the bit lines at physical positions other than the bit lines at both ends of the basic bit line group. .
  • the lower identification address is used in the basic bit line group that divides the physically continuous bit lines.
  • the basic decoding unit is sequentially selected for each access by the lower identification address decoder to be decoded or the priority selection step.
  • the physical position of the bit line within the basic decoding unit is fixed.
  • each basic decoding unit is arranged with the same bit line identification order within the basic decoding unit, that is, arranged while maintaining the bit line selection order configuration in the basic decoding unit in the same direction.
  • the bit lines sequentially selected between adjacent accesses are arranged at physical positions separated by the pitch of the number of bit lines constituting the basic decode unit. Bit line.
  • the line-to-line parasitic capacitance existing between the sequentially selected bit lines becomes very small, and the electrical state remaining on the bit line selected by the preceding access becomes smaller than the bit line selected by the subsequent access. No negative effects.
  • bit lines it is not necessary to provide a shield line between adjacent bit lines in order to eliminate an adverse effect due to the parasitic capacitance between lines, and it is possible to efficiently arrange bit lines in a memory cell array, which is preferable for chip integration.
  • the semiconductor memory device is the semiconductor memory device according to claim 1, wherein the basic decode unit includes 2 n bit lines identified by an n-bit upper identification address.
  • the basic bit line group has two basic decode units identified by a 1-bit lower identification address, and the address conversion unit determines the address of the highest bit position of the upper identification address. It is characterized by inverting the logic level of the address at the remaining bit position according to the logic level.
  • a basic decode unit includes 2 n bit lines, and each bit line is identified by an n-bit upper identification address.
  • the basic bit line group is configured by shifting two basic decoding units.
  • the upper identification address is decoded by the upper identification address decoder by inverting the logical level of the address at the remaining bit position according to the logical level of the address at the most significant bit position by the address conversion unit.
  • the basic decoding unit is based on an n-bit partial identification address. comprises a 2 n the bits lines to be identified, the basic bit line group comprises two basic decoding unit, selected assignment step is a bit line disposed on the base Decorating one degrees 2 ( n Divide into n sub-units, select one in ascending order with respect to the physical position of the bit line in one sub-unit, and select in descending order with respect to the physical position of the bit line in the other sub-unit It is characterized by.
  • a basic decoding unit is configured with 2 n bit lines, and each bit line is identified by an n-bit partial identification address. You.
  • the basic bit line group consists of two bases. This unit is configured by shifting the decod units.
  • the 2 n bit lines arranged in the basic decoding unit are divided into 2 ( n sub units for each n) by the selection assignment step, and one of them is selected in ascending order with respect to the physical position of the bit line. And the other is selected in descending order.
  • bit line located at the first physical position is selected in descending order ⁇ , and the latter bit line is selected in ascending order, whereas the logical level of the address at the highest bit position is “1”
  • bit line arranged at the latter physical position in the sub-units divided into two ( ⁇ ) is selected in descending order, The first half bit lines are selected in ascending order.
  • the semiconductor memory device is the semiconductor memory device according to claim 1, wherein the basic decoding unit includes 2 n bit lines identified by an n-bit upper identification address.
  • the basic bit line group has a 2 m basic decoding unit identified by a lower identification address of m (m ⁇ 2) bits, and the address translator has the uppermost or lower identification address of the upper or lower identification address.
  • the logic level of the address at the remaining bit position is inverted according to the logic level of the address at the bit position.
  • a basic decode unit includes 2 n bit lines, and each bit line is identified by a higher identification address of ⁇ bits.
  • the basic bit line group is configured by shifting 2 m of basic decoding units, and is identified by a lower identification address of m (m ⁇ 2) bits. The upper or lower identification address is sent to the address translator. 7233
  • the logic level of the address at the remaining bit position is inverted according to the logic level of the address at the most significant bit position after 9 and decoded by the upper or lower identification address decoder.
  • the basic decoding unit is based on an n-bit partial identification address. It has 2 n bit lines to be identified, the basic bit line group has 2 m ( m ⁇ 2) basic decoding units, and the selective allocation step consists of bits assigned to the basic decoding units.
  • the door line 2 - 1] is divided into sub-units of each book or basic bit basic decoding unit arranged on preparative line groups 2, - divided into sub-decoding units per, one sub-unit or sub-decode In the unit, select in ascending order with respect to the physical position of the bit line or basic decoding unit, and in the other sub-unit or sub-decoding unit, select in the descending order with respect to the physical position of the bit line or basic decoding unit. Characterized in that it-option.
  • a basic decode unit is configured with 2 n bit lines, and each bit line is formed by an n-bit partial identification address. Be identified.
  • the basic bit line group is configured by shifting 2 m basic decode units.
  • the 2 n bit lines or 2 m basic decode units are divided into 2 (n — sub-units per line or 2 (m “ 1 ⁇ ) sub-decode units by the selection allocation step. One is selected in ascending order with respect to the physical position, and the other is selected in descending order.
  • 2n bit lines can be divided into two sub-units, one of which can be selected in ascending order and the other can be selected in descending order.
  • 2 m Can be divided into two sub-decode units and one of them can be selected in ascending order and the other can be selected in descending order.
  • the semiconductor memory device is the semiconductor memory device according to claim 1, wherein the basic decoding unit includes 2 n bit lines identified by an n-bit upper identification address.
  • the basic bit line group, m (m ⁇ 2) comprises a basic Decorating one de unit of the 2 m identified Ri by the bits of the lower identification Adoresu, address translation unit, the upper or lower identification address Among them, the logic level of at least one address at a lower bit position than the predetermined bit position is inverted according to the logical level of the address at the predetermined bit position.
  • a basic decode unit includes 2 n bit lines, and each bit line is identified by an n-bit upper identification address.
  • the basic bit line group is configured by shifting 2 m basic decoding units, and is identified by a lower identification address of m (m ⁇ 2) bits.
  • the upper or lower identification address is inverted by the address translator in accordance with the logical level of the address at the predetermined bit position, and the logical level of at least one address located at a lower bit position than the predetermined bit position is inverted to be higher or lower. Decoded by the identification address decoder.
  • the first or last selection of the bit line in the basic decode unit or the basic decode unit in the basic bit line group is determined by the end bit line or the basic bit line in the basic decode unit.
  • the physical position may be different from the basic decoding units arranged at both ends of the line group.
  • the semiconductor memory device is the semiconductor memory device according to at least one of claims 2 to 4, wherein the address conversion unit includes an exclusive OR operation unit, Based on the exclusive OR operation of the address of the most significant bit position and the address of the remaining bit position, or the address of the specified bit position and the address of the lower bit position, the remaining bit position or lower bit is calculated. The logic level of the address at the bit position is inverted.
  • a semiconductor memory device including an exclusive OR operation unit. Exclusive OR operation of
  • the logical level of the address of the remaining bit position or the logical level of the address of the lower bit position is inverted / non-inverted according to the address of the most significant bit position or the logical level of the address of the predetermined bit position. Can be controlled.
  • the bit lines are sequentially selected and connected to the amplifier circuit to perform continuous access.
  • physically continuous bit lines are divided into four basic bit line groups each composed of four bit lines, and the selection order of the bit lines in the basic bit line group is determined.
  • the upper identification address is assigned to the lower physical address that identifies the physical location of the bit line
  • the inverted lower identification address is assigned to the upper physical address that identifies the physical location of the bit line. It is characterized by comprising an address conversion unit for assigning to an address.
  • the semiconductor memory device wherein, of the two-bit identification addresses for identifying the order of selecting the bit lines in the basic bit line group, the inverted higher-order identification address is the physical position of the bit line. And a lower-order physical address for identifying the physical position of the bit line.
  • one of the two-bit identification addresses for identifying the selection order of the bit lines in the basic bit line group is logically inverted, and then the bit position is inverted. Assign to upper and lower physical addresses that identify the physical location of the bit line.
  • the semiconductor memory device is the semiconductor memory device according to claim 6 or 7, wherein the basic bit line group for partitioning physically continuous bit lines is an adjacent basic bit line. It is characterized in that the bit line identification order is the same or inverted between the groups.
  • the basic bit line group that separates the physically continuous bit lines is a bit line identification between adjacent basic bit line groups. They are arranged in the same order (shift arrangement) or reversed (mirror arrangement).
  • bit lines are sequentially selected and connected to the amplifier circuit in a state where the storage cell is connected to each of the plurality of bit lines. Therefore, when continuous access is performed, physically continuous bit lines are divided into basic bit line groups composed of four bit lines, and divided into basic bit line groups.
  • the order of the sequential selection for the physical position of the bit line is the first selection order in which the third physical position, the first physical position, the fourth physical position, and the second physical position are selected in that order, or (2)
  • the intra-group selection step which is the second selection order selected in the order of the physical position, the fourth physical position, the first physical position, and the third physical position, and the physically continuous bit lines are the first or the second.
  • Basic with one of the second selection order Partitioned by Tsu preparative line group, or characterized by having an inter-group compartments steps defined by the basic bit line group having first and second selection order are alternately arranged.
  • the selection order of the bit lines in the basic bit line group is the first selection order or ⁇ is the second selection order by the intra-group selection step. It is said. Also, by the inter-group partitioning step, physically continuous bit lines are partitioned by a basic bit line group having either one of the first or second selection order (the basic bit line group has a The layout is defined by alternately arranging the basic bit line groups having the first and second selection orders (mirror arrangement of the basic bit line group).
  • the order of selecting the bit lines in the basic bit line group can be the first or second selection order.
  • the arrangement between the basic bit line groups can be either a shift arrangement or a mirror arrangement.
  • a basic bit line group that partitions physically continuous bit lines when successive accesses are performed by sequentially selecting individual bit lines and connecting them to an amplifier circuit, they are sequentially selected between adjacent accesses
  • the bit lines are not physically adjacent to each other, but can be bit lines arranged at physical positions separated by a sufficient distance.
  • the line-to-line parasitic capacitance existing between the sequentially selected bit lines is negligible, and the electrical state remaining on the bit line selected by the preceding access is less than that of the bit line selected by the subsequent access. There is no adverse effect.
  • bit line wiring capacitance and the parasitic capacitance between adjacent bit lines due to the miniaturization and large capacity of semiconductor storage devices, and the residual charge of bit lines after access due to high speed
  • FIG. 1 is a circuit diagram of the first embodiment.
  • FIG. 2 is another circuit example having the same operation and effect as the first embodiment.
  • FIG. 3 is a schematic diagram showing a bit line selection order in the first embodiment.
  • FIG. 4 is a first modification of the first embodiment.
  • FIG. 5 shows a second modification of the first embodiment.
  • FIG. 6 shows a third modification of the first embodiment.
  • FIG. 7 is a fourth modification of the first embodiment.
  • FIG. 8 is a circuit diagram of the second embodiment.
  • FIG. 9 is a first modification of the second embodiment.
  • FIG. 10 shows a second modification of the second embodiment. 3007233
  • FIG. 11 is a circuit diagram of the prior art.
  • FIG. 12 is a schematic diagram showing the order of selecting bit lines in the prior art.
  • FIG. 13 shows another example of the second circuit having the same operation and effect as the first embodiment.
  • FIG. 3 is a circuit diagram showing a circuit configuration for selecting a bit line and connecting it to a data line D #, and a method for selecting a bit line.
  • the memory cell array is divided into a plurality of sub-arrays A ⁇ , ⁇ , ⁇ '.
  • the figure shows that two subarrays AA and AB are identified by the column address A (k + 4).
  • the memory cell array is generally divided into a larger number of sub-arrays by a plurality of addresses including a column address A (k + 4). Alternatively, this is done by connecting to a different bus overnight.
  • FIG. 1 illustrates a nonvolatile semiconductor memory device such as a flash memory, in which an electrically rewritable nonvolatile transistor MC is arranged as a memory cell between a bit line and a ground voltage. I have.
  • the word lines are wired through the sub-arrays AA, AB,... In the memory cell array, and the bit lines BL 0A to BL 15A, BL OB wired to the respective sub-arrays ⁇ , ⁇ ,. ⁇ : Commonly connected to the gate terminals of the non-volatile transistors MC arranged for each BL 15 B, ⁇ , ⁇ .
  • FIG. 1 shows a word line WLn as an example. When the word line WLn is activated to a predetermined voltage level, the non-volatile transistor MC is biased. However, the threshold voltage of the non-volatile transistor MC changes depending on whether the memory cell is “0” or “1”.
  • the state is set. Specifically, the threshold voltage of the nonvolatile memory storing the data “1” is low, and the bit line and the ground voltage are made conductive so that a current path is formed. Conversely, the threshold voltage of the non-volatile memory in which "0" is stored is high, and the current path is not formed because the bit line and the ground voltage are kept in a non-conductive state. As a result, data is read out from the memory cell selected by the word line WLn to each bit line BL0A to: BL15A, BLOB to: BL15B,.
  • the read data is decoded by column addresses A (k) to A (k + 4) and, if necessary, by an address (not shown) for identifying the subarray, and one selected bit line is displayed.
  • the data is read out by being connected to the data line DB, and is differentially amplified between the reference voltage VRF in the differential amplifier 330 via the current-voltage conversion circuit 320.
  • variable k in the column address A (k) indicates a predetermined bit position. It shows bit positions allocated according to the addressing configuration in the semiconductor memory device.
  • FIG. 1 it is assumed that a bit line is selected based on 4-bit column addresses A (k) to A (k + 3).
  • the upper column addresses A (k + 1) to A (K + 3) are decoded by the upper column decoder 11 and the upper pass gate 21 Bit lines BL 0A to BL 7 A and BL 8 A ...: Select the pass gate transistor composed of NMOS transistor provided for each BL 15 A at 0 and 211 .
  • lower column address A (k) Is decoded by the lower column decoder 12, and a pass gate transistor composed of two NMOS transistors in the lower pass gate 220 is selected.
  • Upper column decoder 11 outputs decode signals YD 10 -YD 17 according to the logic levels of upper column addresses A (k + 1) to A (K + 3).
  • An address conversion circuit 20 is provided at the address input stage.
  • the address conversion circuit 20 is provided with two exclusive OR gates, and replaces the column addresses A (k + 1) and A (k + 2) input in the prior art with a column address A (k + The exclusive OR of 1) and A (k + 3) and the exclusive OR of column addresses A (k + 2) and A (k + 3) are input to the upper column address 11.
  • the exclusive OR outputs a low-level signal when the logic levels match and outputs a high-level signal when the logic levels do not match.Therefore, the remaining upper columns are determined according to the logic level of the highest column address A (k + 3). The logic levels of the addresses A (k + 1) and A (k + 2) are inverted.
  • the lower column decoders 1 and 2 have a lower level column address A (k) Outputs a decode signal YD 20 to the left array AA 0 in the sub-array AA.
  • the decoder outputs a decode signal YD21 and selects the right area AA1 in the subarray AA.
  • the upper pass gates 210, 211,... Arranged in the sub-arrays ⁇ , ⁇ ,... ′ Have the same configuration as each other and the pass gate transistors located at the same physical position. Are commonly controlled by the same decoded signals YD10 to YD17.
  • the lower pass gates 220,... Arranged in each of the sub-arrays AA, AB,... 'Have the same configuration as each other, and the pass gate transistors located at the same physical position as each other are the same. Conduction control is commonly performed by the decoded signals YD20 and YD21. Therefore, the bit lines BL0A to BL15A, BLOB ... in each subarray AA, AB, ... 'are determined by the column addresses A (k) to A (k + 3) of BL15B, ...'. The selection order is the same between the sub-arrays (this configuration is hereinafter referred to as a shift arrangement).
  • the upper / lower column decoders 11/12 select one of the bit lines BL 0 A to BL 1 5.A wired to the sub-array AA, and set the selected bit line to the data line DB. Connected. When one selected bit line is connected to the data line DB, the equalizing signal EQ is activated to a high level in the current-voltage conversion circuit 320 prior to data reading.
  • the NMOS transistor M21 conducts, and charging of the bit line from the data line DB is started via the lower passgate 220 and the upper passgate 210 or 211. In this case, the voltage level of the data line DB is detected by the NMOS transistor M23, and the gate voltage level of the NMOS transistor M22 is adjusted via the NMOS transistor M23. .
  • the charging voltage of the path from the data line DB to the bit line is limited to about 0.6 V. This is a voltage limit to prevent the so-called disturb phenomenon, which is an unnecessary write operation due to the application of an excessive voltage level to the nonvolatile transistor during reading.
  • the equalizing period ends and the NMOS transistor M21 becomes non-conductive.
  • a differential amplifier is formed depending on whether or not a current path from the resistor R21 to the ground voltage is formed through the nonvolatile transistor constituting the storage cell to the ground voltage.
  • the voltage level to 330 is set, and differential amplification for data readout is performed.
  • the reset circuit 310 discharges the bit line connected from the data line DB via the upper / lower pass gate 210 or 211/220 to the ground voltage.
  • the column address A (k) to A (K + 3), and the address ⁇ ( ⁇ ) depending on the burst length, while the selected word line WLn is maintained in the activated state. + 4) and an address not shown are sequentially incremented in each read cycle. That is, for each access, while the left area AA ⁇ and the right area AA1 of the subarray A ⁇ are alternately selected, the four right half areas in the left / right area AA 0 ZA A1 are further selected.
  • Bit lines BL0A to BL3A, BL8A to: BL11A are sequentially selected in ascending order according to the physical arrangement, and then the left half four bit lines BL4A to BL7A , BL12A ⁇ : BL15A is sequentially selected in descending order with respect to the physical arrangement. Therefore, the bit lines selected in the adjacent access are separated by the distance of the eight bit line pitches constituting the left / right area AA 0 / AA 1, and in the adjacent access, The parasitic capacitance between the selected bit lines has a small capacitance value and does not cause any problem.
  • bit lines selected in adjacent accesses are separated by the distance of the bit line pitch of four lines.
  • the inter-line parasitic capacitance between the bit lines is very small and does not become a problem.
  • the circuit diagram shown in FIG. 2 has the same operation and effect as the first embodiment (FIG. 1).
  • FIG. instead of the address conversion circuit 20 in the first embodiment (FIG. 1), the decode signals YD14 to YD17 output from the upper column decoder 11 and the upper pass gates 210 and 211 are configured.
  • the conversion unit 21 that converts the connection with the pass gate transistor or the bit line BL 4A ⁇ : BL 7A / BL 12 A ⁇ : The connection between the upper pass gate 2 1 0/2 1 1 and BL 15A If any one of the conversion units 23 is provided, the same operation and effect as those of the first embodiment (FIG. 1) can be obtained.
  • the conversion units 21 and 23 are not limited to the configuration shown in FIG.
  • connection configuration can be changed as appropriate. Further, if any one of the conversion units 2 123 is provided, the same operation and effect as those of the first embodiment (FIG. 1) can be obtained, and the conversion units 21 and 23 can be appropriately combined. It is possible to achieve the same effects and effects.
  • FIG. 13 is another second circuit example having the same operation and effect as the other circuit examples shown in the first embodiment (FIG. 1) and FIG.
  • the address input to the decoding unit of the column decoder is exchanged instead of the address conversion circuit 20 in FIG. 1 or the conversion unit 21 in FIG.
  • FIG. 3 is a diagram schematically showing a bit line selection order according to the first embodiment.
  • the physical arrangement of bit lines for a part of subarray AA (selected by low-level address A (k + 4)) and part of AB (selected by high-level address A (k + 4)) is shown.
  • a plurality of bit lines BL0A to BL15A and BL0B to: BL3B are shown.
  • the selection order is determined by the upper / lower column decoders 1 1/1 2 and the address conversion unit 20 or the conversion units 21, 23, and are shown by (1) to (23).
  • the bit lines are sequentially selected in order.
  • the 16 bit lines in the subarray AA are divided into the left / right areas AA0, AB0 by the decoded signals YD20, YD21 output from the lower column decoder 12.
  • / AAA 1 for every 8 bit lines Is done.
  • the order of selection in the unit of eight bit lines is selected by decode signals YD10 to YD17 sequentially output from the upper column decoder 11.
  • the decode signals YD10 to YD17 are sequentially selected while the decode signals YD20 and YD21 are alternately switched at each transition of the column address.
  • bit lines are selected in the order of two sets of eight bit lines BL0A ⁇ ; the same physical position in BL7A and BL8A ⁇ BL15A is alternately selected for each access, and the unit of eight bits is selected.
  • the bit line BL0B in the subarray AB follows the bit line BL12A selected last in the subarray AA. Is selected.
  • the distance between the bit lines when the data is successively accessed beyond the subarray is a distance corresponding to four bit line pitches.
  • the first to third modifications of the first embodiment shown in FIGS. 4 to 6 are modifications of the address conversion circuit 20 (FIG. 1).
  • it can be realized by providing an exclusive OR gate for the target column address.
  • the logical level of the column address A (k + 2) is inverted.
  • the logical level of the column address A (k + 1) is inverted.
  • the selection order is reversed for the four right bit lines BL4A to BL7A and BL12A to BL15A in the unit of eight bit lines. That is, the selection order is the bit line BL5AZ13A, BL4A / 12A, BL7A / 15ABL6AZ14A.
  • the two bit lines selected by adjacent accesses maintain a separation of eight bit line pitches in the selection within the subarray AA, and 2 bits in the selection between the subarrays AA and AB. The distance between the bit line pitches can be maintained.
  • the logical level of the column address A (k + 1) is changed when the column address A (k + 2) at the bit position one bit lower than the highest bit is at the high level. Invert.
  • the configuration is such that the ascending order selection and the descending order selection are repeated every two lines on a unit of eight bit lines. That is, the two bit lines selected by adjacent accesses are separated by a distance of 8 bit line pitches in the selection within the sub-array A A.
  • Selection at the boundary between AA and AB can maintain the separation between the two bit line pitches.
  • FIG. 7 a circuit diagram is shown in FIG. 7 as a fourth modification of the first embodiment.
  • an upper / lower column decoder 13U / 13L is provided instead of the upper / lower column decoder 11/1 in the first embodiment.
  • upper pass gates 410 to 413 and lower pass gates 420 are provided in place of the upper pass gates 210 and 211 and the lower pass gate 220.
  • an address conversion circuit 25 is provided in place of the address conversion circuit 20.
  • the upper pass gates 4 10 to 4 13 and the lower pass gate 4 20 are all composed of four pass gate transistors, and are provided for every four out of 16 bit lines in the subarray AA.
  • One set of four bit lines is used to select one bit line from four sets of upper pass gates 410-413, and four sets of upper pass gates are set by lower pass gates 420. Select one from 4 10 to 4 13. Thus, one bit line is selected from the 16 bit lines.
  • the upper column decoder 13U decodes the upper two bits of the column addresses A (k + 2) and A (k + 3), and the lower column decoder 13L decodes the lower two bits of the column address A (k). , A (k + 1).
  • the column address input to the upper column decoder 13 U is converted by the address conversion circuit 25. Equipped with an exclusive OR gate that performs exclusive OR control of column addresses A (k + 2) and A (k + 3). Exclusive OR is used instead of input of column address A (k + 2). The gate output signal is input.
  • bit lines are divided into right and left two bit lines in units of four bit lines, the left two bit lines are selected in ascending order, and the right two bit lines are selected in descending order. (In the case of (A) in FIG. 7).
  • the selection order of the bit lines is such that the upper pass gates 410 to 41 provided for every four bit lines select the bit lines at the same physical position. Meanwhile, the upper pass gates 410 to 4.13 are sequentially switched by the lower pass gate 420 for each access.
  • bit lines selected between adjacent accesses in the sub-array A A have a separation distance of four bit line pitches, and also have a separation distance of four bit line pitches between adjacent sub-arrays.
  • the bit line selected first or last can be a bit line at a physical position different from the bit positions at both ends of the subarray AA.
  • the distance between the bit lines sequentially selected in the subarray AA can be sufficiently separated (in the case of (B) in FIG. 7).
  • bit lines BL0A to BL15A, BL0B In the sub-arrays AA and AB, which are embodiments of the basic bit line group for partitioning the BL 15 B, continuous access is performed by sequentially selecting individual bit lines and connecting them to the differential amplifier 330 as an amplifier circuit.
  • the column address A (k) (FIGS. 1 and 2) or A (k), A (k + l) (FIG. 7), which is the embodiment of the lower identification address, is converted to the lower identification address decoder It is decoded by the lower column decoder 12 (Figs. 1 and 2) or 13L (Fig.
  • each left / right area AA0 / AA1, AB0 / AB1, or a bit line in units of four has bit lines in units of eight or four.
  • bit line identification order is the same, and the left / right areas AA 0 / ⁇ 1, AB 0 / AB 1 or the bit lines in units of four are moved in parallel with each other (hereinafter referred to as shift This is referred to as “arrangement.”
  • bit lines sequentially selected between adjacent accesses are the bit lines in the subarrays AA and AB
  • the distance between the sequentially selected bit lines is determined by the left / right area.
  • AA OZAA 1 A bit line that is located at a physical position separated by the distance of eight or four bit line pitches, which are the constituent units of AB0 / AB1.
  • the address conversion circuit 20 FIGS. 1, 4 to 6
  • 25 Fig. 7
  • the conversion unit 21 or 23 (Fig. 2) invert the logical level of the column address at the lower bit position according to the logical level at the column address at the upper bit position.
  • the first selected bit line or the last selected bit line in the subarrays AA and AB can be at a different physical position from the end bit lines. A sufficient distance between bit lines sequentially selected between subarrays can be ensured.
  • bit lines can be routed with the minimum gap allowed by the design rules. In a memory cell array, bit lines can be efficiently routed to a minimum necessary area. When shortening the cycle time in burst read access in response to a request for high-speed access, the reset time of the bit line may be insufficient.
  • the bit line forms a CR deconstant circuit in combination with the wiring resistance.
  • the discharging operation by the reset circuit 310 arranged in the circuit becomes more and more difficult.
  • a non-volatile semiconductor storage device such as a flash memory
  • the remaining charge that cannot be completely discharged during the reset period is discharged after the next access cycle through a non-volatile transistor in which data "1" is stored. Will be done.
  • the bias voltage on the bit line is limited to a low voltage of about 0.6 V to prevent erroneous writing to the non-volatile transistor due to the disturb phenomenon when reading data.
  • the effect of the residual charge discharging operation is It does not extend to the selected bit line, and a stable read operation can be performed without being affected by capacitive coupling despite the low bias voltage on the bit line.
  • the circuit diagram of the second embodiment shown in FIG. 8 shows that a plurality of bit lines arranged in the memory cell array are identified by a column address A (k + 2), and the bit lines BL 0 A to BL 3 A, BL 0 B to BL 3 B (basic bit line group) are divided, and one bit line is selected from these and connected to the data line DB.
  • FIG. 4 is a circuit diagram showing a method of selecting a bit line.
  • the sub-arrays AA and AB are divided into left / right areas AA 0 / AA 1 and AB OZAB 1 and bit lines are alternately selected from the left / right areas for each access Unlike the second embodiment, in the second embodiment, bit lines are sequentially selected in units of four basic bit lines.
  • pass gates 510 and 511 are provided in place of the upper and lower pass gates 210 and 211/220 of the first embodiment (FIG. 1), and a unit of four It is connected to data line D # via a pass gate transistor provided for each basic bit line group. Also, a column decoder 13U is provided in place of the upper / lower column decoders 11/12, and the output decode signals YD10 to YD13 provide for each of the pass gates 510 and 511. Select one passgate transistor.
  • the pass gates 5 10 and 5 11 1 have the same configuration, and the decode signals YD 10 to YD 13 for controlling the conduction of each pass gate transistor are commonly connected.
  • a bit line at the same physical position is selected for the decoded signal (hereinafter, referred to as a shift arrangement of the basic bit line group).
  • an address conversion circuit 27 is provided in place of the address conversion circuit 20.
  • the column addresses A (k) and A (k + 1) input to the column decoder 13U are inverted with respect to the column address A (k), and then the bit positions are inverted and supplied. Therefore, the column decoder 13 U selects the address according to each of the logical levels of the column addresses A (k) and A (k + 1).
  • the output positions of the decoded signals YD10 to YD13 are converted.
  • the selection order of the basic bit line group in units of four is BL 2 A, BL 0 A, BL 3 A, BL 1 A, BL 2 B, BL 0 B, BL 3 B, and BL IB. Order.
  • the distance between the bit lines selected in adjacent accesses has a separation distance of 2 or 3 bit line pitches within the basic bit line group of 4 units, and the basic bit line of 4 units In the case of an access beyond the group, the access distance is equivalent to a 5-bit pitch.
  • the decoded signals YD 10 to YD 13 for controlling the pass gate transistors are used instead of the pass gates 5 11 in the second embodiment shown in FIG.
  • a pass gate 5 12 whose supply order is reversed. Therefore, the bit lines BL 0 A to BL 3 A and the bit lines BL 0 B to BL 3 B are in a mirror-symmetrical order in which the bit lines are selected.
  • bit lines in the basic bit line group in units of four is BL 2 ABL 0A, BL 3A, BL 1 A, BL 1 B, BL 3 B, BL 0 B, BL 2 B
  • the order is as follows.
  • the distance between the bit lines selected for adjacent accesses has a separation distance of 2 or 3 bit line pitches within the basic bit line group of 4 units, and In the case of access beyond the basic bit line group, it has a separation distance of 4 bit line pitch.
  • an address conversion circuit 29 is provided in place of the address conversion circuit 27 in the second embodiment in FIG.
  • the column address A (k + 1) is logically inverted, while the column address A (k + 2) is logically inverted and supplied.
  • a shift arrangement with pass gates 5 10 and 5 11 or a mirror arrangement with pass gates 5 10 and 5 12 can be selected.
  • the selection order of the basic bit line groups in units of four is shifted. If so, the order is BL1A, BL3A, BL0A, BL2A, BL1B, BL3B, BLOB, BL2B. When mirrors are arranged, the order is BL1A, BL3A, BL0A, BL2A, BL2B, BLOB, BL3B, and BL1B.
  • the distance between the bit lines selected in adjacent accesses has a separation distance of 2 or 3 bit line pitches in the basic bit line group of 4 units, and the bit line of 4 units In the case of an access exceeding the limit, a separation distance of 3 bit line pitch (in the case of shift arrangement) or 4 bit line pitch (in the case of mirror arrangement) is obtained.
  • the two-bit identification address for identifying the bit line selection order is implemented.
  • the bit position is reversed after the logical inversion, so that the selection order of the bit lines in the basic bit line group is as follows.
  • the selection order (FIGS. 8 and 9) or the second selection order (FIG. 10) can be used.
  • the arrangement between the basic bit line groups can be either a shift arrangement or a mirror arrangement.
  • the bit lines sequentially selected between adjacent accesses can be 2 to 4 bits without being physically adjacent. It can be a bit line located at a physical position that is separated by a sufficient distance, that is, the separation distance of the line pitch.
  • the line-to-line parasitic capacitance existing between the sequentially selected bit lines is small, and the electrical state remaining on the bit line selected by the preceding access is changed by the bit line selected by the subsequent access It does not adversely affect o
  • bit line wiring capacitance and the parasitic capacitance between adjacent bit lines due to the miniaturization and large capacity of semiconductor storage devices, and the residual charge of bit lines after access due to high speed
  • the present invention is not limited to the above-described embodiment, and it goes without saying that various improvements and modifications can be made without departing from the spirit of the present invention.
  • a non-volatile semiconductor memory device such as a flash memory has been described as an example of the semiconductor memory device.
  • the present invention is not limited to this.
  • a semiconductor memory device or the like in which bit lines are sequentially selected and connected to an amplifier circuit so that continuous access is performed in a state where the memory cells are connected.
  • a circuit configuration is applied to the selected bit line by capacitive coupling due to the parasitic capacitance, the same can be applied.
  • the circuit example in the embodiment is not a circuit specified in the semiconductor memory device, but is used in a memory integrated in a semiconductor integrated circuit device other than the semiconductor memory device. Also have the same circuit configuration, and it goes without saying that the present invention can be applied.
  • the burst read access has been described as an example of the continuous access.
  • the present invention is not limited to this. It can be similarly effective in a write operation that needs not to act on the line. Industrial applicability
  • continuous access operation can be stabilized without increasing the die size of a chip, eliminating the adverse effects caused by capacitive coupling from adjacent bit lines. It is possible to provide a semiconductor memory device and a bit line selection method for the semiconductor memory device that can be performed by performing the above operations.

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Abstract

　ビット線選択用アドレスＡ（ｋ）～Ａ（ｋ＋３）のうち、アドレスＡ（ｋ＋１）、Ａ（Ｋ＋２）については、アドレス変換回路２０によりアドレスＡ（ｋ＋３）との排他的論理和演算が行われ、アドレスＡ（ｋ＋３）がハイレベルの場合に論理レベルが反転されて上位コラムデコーダ１１に入力される。サブアレイＡＡ内の８本ビット線の左方／右方領域ＡＡ０／ＡＡ１において、ビット線の選択順序が４本ごとに昇順と降順に切り替えられる。アクセスごとに左方／右方領域ＡＡ０／ＡＡ１を交互に選択する下位パスゲート２２０の構成と相俟って、サブアレイ内及びサブアレイ間の連続アクセスにおいて、隣接アクセスで選択されるビット線間の離間距離を十分に確保でき、先行アクセスされたビット線の電気的影響が後行アクセスのビット線に及ぶことはない。

Description

3007233
1 明 細 書 半導体記憶装置、 および半導体記憶装置のビッ ト線選択方法 技術分野
本発明は、 半導体記憶装置におけるビッ ト線の選択技術に関するもの であり、 特に、 複数のビッ ト線を順次連続して選択する際のビッ ト線の 選択技術に関するものである。 背景技術
従来より半導体記憶装置では、 メモリセルアレイを複数のサブアレイ に分割した上で、 各サブアレイごとに備えられる複数のビヅ ト線から 1 本のビッ ト線を順次選択してデ一夕を読み出すことにより、 バース ト読 出しアクセスなどの連続読出し動作を行っている。
ここで、 特許文献 1に開示されるようにフラッシュメモリ等の不揮発 性半導体記憶装置を例にした回路構成例を第 1 1図に示す。 メモリセル アレイは、 コラムアドレス A (k + 4) やその他のア ドレスで識別され る、サブアレイ AA (ローレベルのコラムアドレス A(k + 4)で識別）、 およびサブアレイ AB (ハイレベルのコラムアドレス A (k + 4) で識 別） といったサブアレイごとに区画されている。 更に個々のサブアレイ AA、 ABは、 左方領域 A A 0、 AB O, および右方領域 AA 1、 AB 1に 2分割されており、 各々、 複数の不揮発性トランジスタが、 複数の ヮード線と複数のビッ ト線との交差点に配置されている。 そして、 複数 のヮード線のうち活性化される 1本のヮード線 WL nに応じて選択され た不揮発性トランジスタを介して、 ビヅ ト線 B L 0A〜BL 1 5 A (サ ブアレイ AA：) 、 BL O B〜： B L 1 5 B (サブアレイ AB) と接地電位 とが接続あるいは非接続に制御される。 この不揮発性トランジスタを介 した経路に流れる電流の有無により、 不揮発性トランジスタに記憶され ているデ一夕が、 各ビヅ ト線 ]^ 0八〜8 ]^ 1 5八、 BL 0 B〜B L 1 TJP2003/007233
2
5 Bに読み出される。 以上の構成はサブアレイ A A、 ABごとに同一で あるので、 以下の説明ではサブアレイ A Aについて説明する。
各ビッ ト線 B L 0A〜B L 1 5 Aは、 上位コラムデコーダ 1 1、 およ び下位コラムでコーダ 1 2により、 上位パスゲ一ト 2 1 0、 2 1 1、 お よび下位パスゲート 220が制御され 1本のビッ ト線が選択されて、 デ 一夕線 DBに接続される。 第 1 1図では、 コラムアドレス A ( k) 〜A (k+ 3) の 4ビッ トのコラムアドレスにより選択が行われる場合を示 している。 コラムアドレス A ( k + 1 ) 〜A (k + 3) が上位コラムデ コーダ l 1によりデコ一ドされて何れか 1つのデコード信号 YD 1 0〜 YD 1 7;が出力されることにより、 上位パスゲート 2 1 0、 2 1 1内の 所定の スゲ一ト トランジス夕が選択される。 更に、 コラムアドレス A (k) ^下位コラムデコーダ 12によりデコードされて何れか一方のデ コード信号 YD 20、 YD 2 1が出力されることにより、 下位パスゲ一 ト 220内の 2つのパスゲート トランジスタのうち何れか一方が選択さ れる。
尚、 サブアレイ A A、 A Bの識別は、 コラムアドレス A ( k + 4 ) 、 更に図示しないその他のアドレスにより行われる。 または、 異なるデ一 夕バスに接続されることにより行われる。
デ一夕'線 DBには電流電圧変換回路 32 0が接続されている。 ヮ一ド 線 WL nにより選択される不揮発性トランジスタにより形成される経路 を通して流れる電流が電圧に変換された上で、 後段のアンプ 330にて 比較電圧 VR Fと比較されてデータ増幅が行なわれる。
連続するデ一夕読出しを行う際には、 コラムァドレスを順次ィンク リ メン トする。 コラムアドレスのインク リメン トに応じてデ一夕線 D Bに 接続される選択ビッ ト線の順序を第 1 2図に示す。 ア ドレスインク リメ ン トごとに下位コラムアドレス A (k) が切り替わり、 デコード信号 Y D 20と YD 2 1が交互に選択される。上位コラムアドレス A (k+ 1) 〜A (k+ 3) は下位コラムアドレス A ( k) の一巡ごとにインク リメ ントされ、 デコード信号 YD 1 0〜YD 1 7が順次選択されていく。 こ P T/JP2003/007233
3 の結果、 選択されるビッ ト線は、 左方領域 A A 0と右方領域 A A 1との 間を交互に切り替わりながら、 左方/右方領域 A A 0ノ A A 1内では順 番に選択されていく。
ここで、 選択ビッ ト線の切り替わりに先立ち、 リセッ ト回路 3 1 0に より、 デ一夕線 D Bと選択されているビッ ト線とにある電荷を接地電圧 に放電するリセッ ト動作が行われる。
また、 特許文献 2には、 隣接ビッ ト線間の容量結合に伴う干渉を防止 するため、 選択ビヅ ト線と隣接する非選択ビッ ト線との間にグランドシ ールド線を配置する技術が開示されている。
尚、先行技術文献として例示した特許文献 1、 2は以下の通りである。 特許文献 1 ：特開 2 0 0 0— 1 3 2 9 8 5号公報
特許文献 2 ：特開平 9一 2 4 5 4 9 3号公報
しかしながら、 サブアレイ A A、 A Bを越えてデ一夕の連続読出し動 作が行われる場合、 サブアレイ A A、 A Bの境界において、 隣接して配 線されているビッ ト線 B L 1 5 Aと B L O Bとが連続して選択されるこ ととなる （第 1 2図において、 （ 1 6 ) 番のビヅ ト線選択と （ 1 7 ) 番 のビツ ト線選択） 。 近年の半導体記憶装置の微細化 ·大容量化に伴い、 ビッ ト線間の間隔は狭くなりビッ ト線長は長大となってきており、 ビッ ト線自体の配線容量と共にビッ ト線間に寄生する線間寄生容量は大きな ものとなってきている。 加えて、 連続読出し動作における高速化も要請 されてきている。
デ一夕読み出しの際には、 デ一夕線と選択ビッ ト線とはィコライズ電 圧 （例えば、 0 . 6 V程度） に充電する必要があるが、 ビッ ト線の切り 替わりの際のリセッ ト動作においてビッ ト線のィコライズ電圧を接地電 圧にまで放電する必要がある。 この放電回路がリセッ ト回路 3 1 0であ る。 大容量化に伴い、 ビッ ト線自体の配線容量が増大して放電すべき電 荷量が増大すると共に、 ビッ ト線の配線抵抗と共に C R時定数回路が形 成されて放電動作に遅延が発生する場合がある。 加えて高速化の要請に 伴い、 十分なリセッ ト時間を確保することは困難な場合がある。 2003/007233
4 リセッ ト時間の間にビッ ト線の電圧レベルが接地電圧にまで十分に放 電仕切れず、 ビッ ト線に残留した電荷が、 ワード線 W L nにより選択さ れている不揮発性トランジス夕にデータ" 1 "が記憶されている場合に、 不揮発性トランジス夕を介して放電されることとなる。 この放電動作は 次サイクルの読み出し動作において行なわれるので、 次サイクルで選択 されるビヅ ト線が隣接する ビヅ ト線であり読出しデ一夕が " 0 " デ一夕 である場合に、 ビッ ト線間の線間寄生容量を介して、 選択ビッ ト線から 放電動作が行われている非選択ビッ ト線への電荷の容量結合が行われて しまう場合がある。 本来電流が流れない " 0 " データの読み出し時に、 不測の電流がデータ線 D Bに電流が流れてしまい、 " 1 " データとして 誤検出されてしまう場合があり問題である。
ここで、 特許文献 2に開示されているシールド線を配線してやれば、 線間寄生容量による容量結合の悪影響を緩和することが可能ではある。 しかしながら、 シールド線の配線のためにメモリセルアレイ内のビッ ト 線に並走して新たに配線領域を確保しなければならず、 チップ集積上好 ましくなく問題である。
本発明は前記従来技術の問題点を解消するためになされたものであり、 チップのダイサイズの増加を伴うことなく、 隣接ずるビッ ト線からの容 量結合に起因する悪影響を排除して、 連続アクセス動作を安定して行う ことが可能な半導体記憶装置、 および半導体記憶装置のビッ ト線選択方 法を提供することを目的とする。 発明の開示
前記目的を達成するために、 請求項 1に係る半導体記憶装置は、 複数 のビッ ト線の各々に記憶セルが接続された状態で、 ビッ ト線が順次選択 されて増幅回路に接続されることにより連続アクセスが行なわれる際、 物理的に連続するビッ ト線が、 所定ビッ ト数の上位識別アドレスにより 識別されるビッ ト線ごとに基本デコ一ド単位とし、 所定ビッ 卜数の下位 識別ァドレスにより識別される 2以上の基本デコード単位を、 基本デコ ―ド単位内のビッ ト線識別順序を同一にして連続配置することにより構 成される、 基本ビッ ト線群ごとに区画されており、 基本デコード単位内 の所定ビッ ト線を選択する上位識別ァ ドレスデコーダと、 所定基本デコ 一ド単位を選択する下位識別ァドレスデコーダと、 基本ビッ ト線群で区 画されているビッ ト線を識別する上位識別ァドレスと下位識別ァドレス とによる識別ァドレスにおける、 先頭ァドレスまたは最終ァドレスのう ち少なく とも何れか一方を、 基本ビッ ト線群の両端ビッ ト線以外の物理 位置にあるビッ ト線に割り付けるァドレス変換部とを備えることを特徴 とする。
請求項 1の半導体記憶装置では、 順次イ ンク リメン トされる識別アド レスは、 下位識別アドレスが下位識別アドレスデコーダでデコードされ て基本ビッ ト線群を構成する基本デコード単位から 1つの基本デコ一ド 単位を順次選択する。 基本デコード単位の選択が一巡するごとに、 上位 識別ァドレスが上位識別ァ ドレスデコーダでデコードされて、 基本デコ —ド単位内のビッ ト線が順次選択される。 ここで、 ア ドレス変換部によ り、 基本ビッ ト線群の両端ビッ ト線のうち少なく とも何れか一方は、 識 別ァドレスにより選択される先頭ァドレスまたは最終ァ ドレス以外で選 択される。
また、 請求項 9に係る半導体記憶装置のビッ ト線選択方法は、 複数の ビッ ト線の各々に記憶セルが接続された状態で、 ビッ ト線が順次選択さ れて増幅回路に接続されることにより連続アクセスが行われる際、 物理 的に連続したビッ ト線が、 所定ビッ ト数の部分識別ァドレスにより識別 されるビッ ト線ごとに基本デコード単位とし、 2以上の基本デコード単 位を、 基本デコード単位内のビッ ト線識別順序を同一にして連続配置す ることによ.り構成される、 基本ビッ ト線群ごとに区画されており、 基本 ビッ ト線群に区画されているビッ ト線の順次選択は、 基本デコード単位 内のビッ ト線の物理位置を固定した上で、 選択される基本デコード単位 の順次変更を行う優先選択ステップと、 基本ビッ ト線群に区画されてい るビッ ト線の順次選択のうち、 最初の選択または最終の選択のうち少な く とも何れか一方を、 基本ビッ ト線群の両端ビッ ト線以外の物理位置に あるビッ ト線に割り付ける選択割付ステツプとを有することを特徴とす る
請求項 9の半導体記憶装置のビッ ト線選択方法では、 基本ビッ ト線群 に区画されているビヅ ト線の順次選択では、優先選択ステヅプにおいて、 基本デコード単位内での選択ビッ ト線の物理位置は固定された状態で基 本ビッ ト線群を構成する基本デコード単位の順次変更が優先して行われ る。 基本デコ一ド単位の選択が一巡することに応じて、 基本デコード単 位内でのビッ ト線の選択が切り替わる。 選択割付ステップでは、 ビッ ト 線の順次選択のうち最初の選択または最終の選択のうち少なくとも何れ か一方は、 基本ビッ ト線群の両端ビッ ト線以外の物理位置にあるビッ ト 線に割り付けられる。
これにより、 物理的に連続するビッ ト線を区画する基本ビッ ト線群に おいて、 個々のビッ ト線を順次選択して増幅回路に接続することにより 連続アクセスを行う際、 下位識別アドレスをデコードする下位識別アド レスデコーダ、 または優先選択ステップにより、 アクセスごとに基本デ コード単位が順次選択される。 この間、 基本デコード単位内でのビッ ト 線の物理位置は固定される。 このとき、 各基本デコード単位は、 基本デ コード単位内のビッ ト線識別順序を同一にして、 即ち、 基本デコード単 位におけるビッ ト線の選択順序構成を同一方向に維持して配置 （以下、 シフ ト配置と称する。 ） されているので、 隣接するアクセス間で順次選 択されるビッ ト線は、 基本デコ一ド単位を構成するビッ ト線数のピヅチ だけ離間した物理位置に配置されているビッ ト線となる。 順次選択され るビッ ト線間に存在する線間寄生容量は僅少となり、 先行するアクセス で選択されたビッ ト線に残存する電気的な状態が後行のアクセスで選択 されるビツ ト線に対して悪影響を及ぼすことはない。
半導体記憶装置の微細化 ·大容量化によるビッ ト線の配線容量および 隣接ビッ ト線間の線間寄生容量の増大や、 高速化によるアクセスの後に ビッ ト線に電荷等が残留する場合にも、 後行のアクセスで選択されるビ ッ ト線への悪影響を排除することができる。
また、 線間寄生容量による悪影響を排除するために、 隣接ビッ ト線間 にシールド線を備える必要はなく、 メモリセルアレイにおいてビヅ ト線 を効率よく配置することができ、 チップ集積上好ましい。
また、 請求項 2に係る半導体記憶装置は、 請求項 1に記載の半導体記 憶装置において、 基本デコード単位は、 nビッ トの上位識別アドレスに より識別される 2 n本のビッ ト線を備え、 基本ビッ ト線群は、 1 ビッ ト の下位識別ァドレスにより識別される 2つの基本デコ一ド単位を備えて おり、 アドレス変換部は、 上位識別アドレスのうち、 最上位ビッ ト位置 のアドレスの論理レベルに応じて残余ビッ ト位置のァドレスの論理レべ ルを反転することを特徴とする。
請求項 2の半導体記憶装置では、 2 n本のビッ ト線を備えて基本デコ ―ド単位が構成されており、 各ビッ ト線は nビッ 卜の上位識別ァドレス により識別される。 基本ビッ ト線群は、 2つの基本デコード単位がシフ ト配置されて構成されている。 上位識別アドレスは、 アドレス変換部に より最上位ビグ ト位置のァドレスの論理レベルに応じて残余ビッ ト位置 のァドレスの論理レベルが反転されて上位識別ァドレスデコーダでデコ ードされる。
また、 請求項 1 0に係る半導体記憶装置のビッ ト線選択方法は、 請求 項 9に記載の半導体記憶装置のビッ ト線選択方法において、 基本デコー ド単位は、 nビッ トの部分識別ァドレスにより識別される 2 n本のビッ ト線を備え、基本ビッ ト線群は、 2つの基本デコード単位を備えており、 選択割付ステツプは、 基本デコ一ド単位に配置されているビッ ト線を 2 ( n一 本ごとのサブ単位に分割し、 一方のサブ単位ではビッ ト線の物理 位置に対して昇順に選択し、 他方のサブ単位ではビッ ト線の物理位置に 対して降順に選択することを特徴とする。
請求項 1 0の半導体記憶装置のビッ ト線選択方法では、 2 n本のビッ ト線を備えて基本デコード単位が構成されており、 各ビッ ト線は nビッ トの部分識別ァドレスにより識別される。 基本ビッ ト線群は、 2つの基 本デコ一ド単位がシフ ト配置されて構成されている。 基本デコード単位 に配置されている 2 n本のビッ ト線は、選択割付ステツプにより 2 ( n一 本ごとのサブ単位に分割され、 そのうちの一方はビッ ト線の物理位置に 対して昇順に選択され、 他方は降順に選択される。
これにより、 上位識別アドレスまたは部分識別アドレスにおける、 最 上位ビッ ト位置のァドレスの論理レベルにより残余ビッ ト位置のァドレ スの論理レベルが反転されれば、 2 n本のビヅ ト線を 2分した 2 ( n一 本ごとのサブ単位の何れか一方を昇順選択とし他方を降順選択とするこ とができる。
具体的には、 最上位ビッ ト位置のアドレスの論理レベルが " 0 " の際 に残余ビッ ト位置のァドレスの論理レベルを反転すれば、 2分した 2 ( n - 本ごとのサブ単位のうち、 前半の物理位置に配置されているビッ ト 線について降順選択さ ή、 後半のビッ ト線については昇順選択される。 これに対して、 最上位ビッ ト位置のァドレスの論理レベルが " 1 " の際 に残余ビッ ト位置のアドレスの論理レベルを反転すれば、 2分した 2 ( η 一 本ごとのサブ単位のうち、 後半の物理位置に配置されているビヅ ト 線について降順選択され、 前半のビッ ト線については昇順選択される。
また、 請求項 3に係る半導体記憶装置は、 請求項 1に記載の半導体記 憶装置において、 基本デコード単位は、 nビッ トの上位識別アドレスに より識別される 2 n本のビッ ト線を備え、 基本ビッ ト線群は、 m ( m≥ 2 ) ビヅ トの下位識別ァドレスにより識別される 2 mの基本デコード単 位を備え、 アドレス変換部は、 上位または下位識別アドレスのうち、 最 上位ビッ ト位置のァドレスの論理レベルに応じて残余ビッ ト位置のァド レスの論理レベルを反転することを特徴とする。
請求項 3の半導体記憶装置では、 2 n本のビッ ト線を備えて基本デコ 一ド単位が構成されており、 各ビッ ト線は η·ビッ トの上位識別ァドレス により識別される。 基本ビッ ト線群は、 2 mの基本デコード単位がシフ ト配置されて構成されており、 m ( m≥ 2 ) ビヅ 卜の下位識別ァドレス により識別される。 上位または下位識別アドレスは、 アドレス変換部に 7233
9 より最上位ビッ ト位置のァドレスの論理レベルに応じて残余ビッ ト位置 のァドレスの論理レベルが反転されて上位または下位識別ァドレスデコ ーダでデコードされる。
また、 請求項 1 1に係る半導体記憶装置のビッ ト線選択方法は、 請求 項 9に記載の半導体記憶装置のビッ ト線選択方法において、 基本デコー ド単位は、 nビッ トの部分識別ァドレスにより識別される 2 n本のビッ ト線を備え、 基本ビッ ト線群は、 2 m ( m≥ 2 ) の基本デコード単位を 備えており、 選択割付ステップは、 基本デコード単位に配置されている ビッ ト線を 2 — 1〕本ごとのサブ単位に分割し、 または基本ビッ ト線群 に配置されている基本デコード単位を 2 — 1 ごとのサブデコード単位 に分割し、 一方のサブ単位またはサブデコード単位では、 ビッ ト線また は基本デコード単位の物理位置に対して昇順に選択し、 他方のサブ単位 またはサブデコ一ド単位では、 ビッ ト線または基本デコード単位の物理 位置に対して降順に選択することを特徴とする。
請求項 1 1の半導体記憶装置のビッ ト線選択方法では、 2 n本のビッ ト線を備えて基本デコ一ド単位が構成されており、 各ビッ ト線は nビッ トの部分識別ァドレスにより識別される。 基本ビッ ト線群は、 2 mの基 本デコード単位がシフ ト配置されて構成されている。 2 n本のビッ ト線、 または 2 mの基本デコ一ド単位は、 選択割付ステツプにより 2 ( n— 本 ごとのサブ単位、 または 2 ( m " 1 } ごとのサブデコード単位に分割され、 そのうちの一方は物理位置に対して昇順に選択され、 他方は降順に選択 される。
これにより、 基本ビッ ト線群が 2 mの基本デコード単位で構成されて いる場合にも、 上位識別ビッ トにおける最上位ビッ ト位置のァドレスの 論理レベルにより残余ビッ ト位置のァドレスの論理レベルが反転されて、 2 n本のビッ ト線を 2つのサブ単位に分割して何れか一方を昇順選択と し他方を降順選択とすることができる。
また、 下位識別ビッ トにおける最上位ビッ ト位置のァドレスの論理レ ベルにより残余ビッ ト位置のァドレスの論理レベルを反転すれば、 2 m の基本デコード単位を 2つのサブデコード単位に分割して何れか一方を 昇順選択とし他方を降順選択とすることができる。
また、 請求項 4に係る半導体記憶装置は、 請求項 1に記載の半導体記 憶装置において、 基本デコード単位は、 nビッ トの上位識別アドレスに より識別される 2 n本のビッ ト線を備え、 基本ビッ ト線群は、 m ( m≥ 2 ) ビッ トの下位識別ァドレスによ り識別される 2 mの基本デコ一ド単 位を備え、 ア ドレス変換部は、 上位または下位識別アドレスのうち、 所 定ビッ ト位置のアドレスの論理レベルに応じて所定ビッ ト位置より下位 ビヅ ト位置にある少なく とも 1つのアドレスの論理レベルを反転するこ とを特徴とする。
請求項 4の半導体記憶装置では、 2 n本のビッ ト線を備えて基本デコ ―ド単位が構成されており、 各ビッ ト線は nビヅ トの上位識別ァドレス により識別される。 基本ビツ ト線群は、 2 mの基本デコード単位がシフ ト配置されて構成されており、 m ( m≥ 2 ) ビヅ 卜の下位識別ァドレス により識別される。 上位または下位識別アドレスは、 アドレス変換部に より所定ビッ ト位置のァドレスの論理レベルに応じて所定ビッ ト位置よ り下位ビッ ト位置にある少なくとも 1つのアドレスの論理レベルが反転 されて上位または下位識別ァドレスデコーダでデコードされる。
これにより、 基本デコ一ド単位内のビッ ト線、 または基本ビッ ト線群 内の基本デコード単位の、 最初の選択または最終の選択を、 基本デコー ド単位内の両端ビッ ト線、 または基本ビッ ト線群の両端に配置されてい る基本デコード単位とは異なる物理位置とすることができる。
また、 請求項 5に係る半導体記憶装置は、 請求項 2乃至 4の少なく と も何れか 1項に記載の半導体記憶装置において、 アドレス変換部は、 排 他的論理和演算部を備えており、 最上位ビッ ト位置のァ'ドレスと残余ビ ッ ト位置のァドレス、 または所定ビッ ト位置のァドレスと下位ビッ ト位 置のアドレス、 の排他的論理和演算に基づき、 残余ビッ ト位置、 または 下位ビッ ト位置のァドレスの論理レベルを反転することを特徴とする。 請求項 5の半導体記憶装置では、 排他的論理和演算部を備えてァドレ スの排他的論理和演算を行う。
これにより、 最上位ビッ ト位置のア ドレス、 または所定ビッ ト位置の アドレスの論理レベルに応じて、 残余ビヅ ト位置のアドレス、 または下 位ビッ ト位置のァドレスについて論理レベルの反転 ·非反転を制御する ことができる。
また、 請求項 6に係る半導体記憶装置は、 複数のビッ ト線の各々に記 憶セルが接続された状態で、 ビッ ト線が順次選択されて増幅回路に接続 されることにより連続アクセスを行う半導体記憶装置において、 物理的 に連続するビッ ト線が、 4本のビッ ト線で構成される基本ビッ ト線群ご とに区画されており、 基本ビッ ト線群におけるビッ ト線の選択順序を識 別する 2ビッ トの識別アドレスのうち、 上位識別アドレスをビッ ト線の 物理位置を識別する下位物理ァドレスに割り当て、 反転された下位識別 アドレスをビッ ト線の物理位置を識別する上位物理ァドレスに割り当て る、 アドレス変換部を備えることを特徴とする。
また、 請求項 7に係る半導体記憶装置は、 基本ビッ ト線群におけるビ ッ ト線の選択順序を識別する 2ビッ トの識別ァドレスのうち、 反転され た上位識別ァドレスをビッ ト線の物理位置を識別する下位物理ァドレス に割り当て、 下位識別ァドレスをビッ ト線の物理位置を識別する上位物 理アドレスに割り当てる、 ァドレス変換部を備えることを特徴とする。 請求項 6または 7の半導体記憶装置では、 基本ビッ ト線群のビッ ト線 の選択順序を識別する 2ビッ 卜の識別ァドレスの一方については論理反 転した上でビッ ト位置の逆転させて、 ビッ ト線の物理位置を識別する上 位および下位物理ァドレスに割り当てる。
また、 請求項 8に係る半導体記憶装置は、 請求項 6または 7に記載の 半導体記憶装置において、 物理的に連続するビッ ト線を区画する基本ビ ッ ト線群は、 隣接する基本ビッ ト線群間で、 ビッ ト線識別順序を同一ま たは反転させて配置されてなることを特徴とする。
.請求項 8に係る半導体記憶装置では、 物理的に連続するビッ ト線を区 画する基本ビッ ト線群は、 隣接する基本ビッ ト線群間で、 ビツ ト線識別 順序を同一に配置 （シフ ト配置） または反転して配置 （ミラー配置） さ れて構成されている。
また、 請求項 1 2に係る半導体記憶装置のビッ ト線選択方法は、 複数 のビッ ト線の各々に記憶セルが接続された状態で、 ビッ ト線が順次選択 されて増幅回路に接続されることにより連続アクセスが行われる際、 物 理的に連続するビッ ト線が、 4本のビッ ト線で構成される基本ビッ ト線 群ごとに区画されており、 基本ビッ ト線群に区画されているビッ ト線に ついて、 理位置に対する順次選択の順序が、 第 3物理位置、 第 1物理 位置、 第 4物理位置、 および第 2物理位置の順に選択される第 1選択順 序、 または第 2物理位置、 第 4物理位置、 第 1物理位置、 および第 3物 理位置の順に選択される第 2選択順序である群内選択ステツプと、 物理 的に連続するビッ ト線が、 第 1または第 2選択順序の何れか一方の選択 順序を有する基本ビッ ト線群により区画され、 または、 第 1および第 2 選択順序を有する基本ビッ ト線群が交互に配置されることにより区画さ れる群間区画ステップを有することを特徴とする。
請求項 i 2の半導体記憶装置のビッ ト線選択方法では、 群内選択ステ ップにより、 基本ビッ ト線群におけるビッ ト線の選択順序は、 第 1選択 順序、 ま^は第 2選択順序とされる。 また、 群間区画ステップにより、 物理的に連続するビッ ト線は、 第 1または第 2選択順序の何れか一方の 選択順序を有する基本ビッ ト線群により区画され （基本ビッ ト線群のシ フ ト配置） 、 または、 第 1および第 2選択順序を有する基本ビッ ト線群 が交互に配置されることにより区画される （基本ビッ ト線群のミラー配 置） 。
これにより、 ビッ ト線の選択順序を識別する 2ビッ トの識別ァドレス の一方については論理反転した上でビッ ト位置を逆転させて、 ビッ ト線 の物理位置を識別する物理ァドレスとして割り当てることにより、 基本 ビッ ト線群におけるビッ ト線の選択順序は、 第 1または第 2選択順序と することができる。 また、 基本ビッ ト線群間の配置は、 シフ ト配置、 ミ ラー配置の何れも可能である。 物理的に連続するビッ ト線を区画する基本ビッ ト線群において、 個々 のビッ ト線を順次選択して増幅回路に接続することにより連続アクセス を行う際、 隣接するアクセス間で順次選択されるビッ ト線が物理的に隣 接することはなく、 十分な距離だけ離間した物理位置に配置されている ビッ ト線とすることができる。 順次選択されるビッ ト線間に存在する線 間寄生容量は僅少となり、 先行するアクセスで選択されたビッ ト線に残 存する電気的な状態が後行のアクセスで選択されるビッ ト線に対して悪 影響を及ぼすことはない。
半導体記憶装置の微細化 ·大容量化によるビッ ト線の配線容量および 隣接ビッ ト線間の線間寄生容量の増大や、 高速化によるアクセス後のビ ッ ト線の残留電荷等が存在しても、 後行のアクセスで選択されるビッ ト 線に対する悪影響を排除することができる。
また、 線間寄生容量による悪影響を排除するために、 隣接ビッ ト線間 にシールド線を備える必要はなく、 メモリセルアレイにおいてビッ ト線 を効率よく配置することができ、 チップ集積上好ましい。 図面の簡単な説明
第 1図は、 第 1実施形態の回路図である。
第 2図は、 第 1実施形態と同様の作用 ·効果を奏する他の回路例であ る。
第 3図は、 第 1実施形態におけるビッ ト線の選択順序を示す模式図で ある。
第 4図は、 第 1実施形態の第 1変形例である。
第 5図は、 第 1実施形態の第 2変形例である。
第 6図は、 第 1実施形態の第 3変形例である。
第 7図は、 第 1実施形態の第 4変形例である。
第 8図は、 第 2実施形態の回路図である。
第 9図は、 第 2実施形態の第 1変形例である。
第 1 0図は、 第 2実施形態の第 2変形例である。 3007233
14 第 1 1図は、 従来技術の回路図である。
第 1 2図は、 従来技術におけるビッ ト線の選択順序を示す模式図であ る o
第 13図は、 第 1実施形態と同様の作用 ·効果を奏する他の第 2回路 例である。 発明を実施するための最良の形態
以下、 本発明の半導体記憶装置、 および半導体記憶装置のビッ ト線選 択方法について具体化した実施形態を第 1図乃至第 1 0図に基づき図面 を参照しつつ詳細に説明する。
第 1図に示す第 1実施形態の回路図は、 メモリセルアレイに複数配置 されているビッ ト線 BL 0A〜： B L 1 5 A、 B L 0 B〜BL 1 5 Β、 · · · から 1本のビッ ト線を選択してデータ線 D Βに接続するための回路構成 とビッ ト線の選択方法を示す回路図である。
メモリセルアレイは複数のサブアレイ A Α、 ΑΒ、 · · ' に分割され ている。 図ではコラムアドレス A (k + 4) で 2つのサブアレイ AA、 ABが識別されることを示している。 図示はされていないが、 メモリセ ルアレイはコラムアドレス A (k + 4) を含めた複数のアドレスにより 更に多数のサブアレイに分割されていることが一般的である。 または、 異なるデ一夕バスに接続されることにより行われる。
第 1図では、 フラッシュメモリ等の不揮発性半導体記憶装置が例示さ れており、 記憶セルとして電気的に書き換え可能な不揮発性トランジス 夕 MCが、 ビッ ト線と接地電圧との間に配置されている。
ワード線は、 メモリセルアレイにおいてサブアレイ A A、 A B、 · · · を貫いて配線されており、 各サブアレイ ΑΑ、 ΑΒ、 · · ' に配線され ているビッ ト線 BL 0A〜： B L 1 5A、 BL O B〜： B L 1 5 B、 ■ · · ごとに配置されている不揮発性トランジスタ M Cのゲート端子に共通に 接続されている。 第 1図では、 一例としてワード線 WL nが図示されて いる。 ワード線 WL nが所定の電圧レベルとなり活性化されると、 不揮発性 トランジスタ M Cがバイアスされるが、 記憶デ一夕 " 0 "、 " 1 " の別 に応じて不揮発性トランジスタ MCの閾値電圧が異なるため、 デ一夕 "0"、 " 1" の別に応じて各ビッ ト線 B L 0 A〜： B L 1 5 A、 B L 0 B〜； B L 1 5 B、 · · · と接地電圧との導通状態が設定される。 具体的 には、データ " 1 "が記憶されている不揮発性メモリの閾値電圧は低く、 ビッ ト線と接地電圧とは導通状態とされ電流経路が形成される。 逆に、 デ一夕 "0" が記憶されている不揮発性メモリの閾値電圧は高く、 ビッ ト線と接地電圧とは非導通状態に維持されるため電流経路は形成されな い。 これにより、 ワード線 WL nで選択される記憶セルから各ビッ ト線 B L 0A〜： B L 1 5A、 B L O B〜： B L 1 5 B、 · · · にデ一夕が読み 出される。
読み出されたデータは、 コラムア ドレス A ( k) 〜A ( k + 4 ) 、 更 に必要に応じてサブアレイを識別する図示しないァドレスによりデコ一 ドされ、 選択された 1本のビッ ト線がデ一夕線 D Bに接続されることに より読み出され、 電流電圧変換回路 3 20を介して差動アンプ 3 30に おいて参照電圧 VR Fとの間で差動増幅される。
尚、 以下の説明においてサブアレイ A Aについて記載されている内容 は、 同様にその他のサブアレイ AB、 · · · についても適用できるもの である。 また、 コラムアドレス A (k) における変数 kとは所定のビヅ ト位置を示す。 半導体記憶装置におけるァドレッシング構成に応じて割 り当てられるビッ ト位置を示すものである。
第 1図では、 4ビッ トのコラムアドレス A ( k) 〜A (k+ 3 ) によ り ビッ ト線選択が行われるものとする。 4ビッ トのコラムア ドレス A ( k)〜A ( k + 3 )のうち、 上位コラムアドレス A (k + 1 ) 〜A (K + 3 ) は上位コラムデコーダ 1 1によりデコードされ、 上位パスゲート 2 1 0、 2 1 1において、 ビヅ ト線 B L 0A〜BL 7 A、 BL 8 A〜： B L 1 5 Aごとに備えられている NMO S トランジス夕で構成されるパス ゲート トランジス夕を択一選択する。 また、 下位コラムアドレス A (k) は下位コラムデコーダ 1 2によりデコードされ、 下位パスゲート 22 0 内の 2つの NM O S トランジスタで構成されるパスゲート トランジスタ が択一選択される。
上位コラムデコーダ 1 1は、 上位コラムア ドレス A (k+ 1 ) ~A (K + 3 ) の論理レベルに応じてデコ一ド信号 YD 10 -YD 1 7を出力す る。 アドレスの入力段にアドレス変換回路 20が備えられている。 アド レス変換回路 2 0には 2つの排他的論理和ゲートが備えられ、 従来技術 において入力されているコラムアドレス A ( k + 1 ) 、 A ( k + 2 ) に 代えて、 コラムアドレス A (k+ 1) と A (k+ 3) との排他的論理和、 コラムア ドレス A (k + 2 ) と A ( k + 3 ) との排他的論理和が上位コ ラムアドレス 1 1に入力される。
排他的論理和は、 論理レベルが一致する場合にローレペル信号を出力 し不一致の場合にハイ レベル信号を出力するので、 最上位コラムァドレ ス A ( k + 3 ) の論理レベルに応じて残余の上位コラムアドレス A ( k + 1) 、 A (k + 2 ) の論理レベルが反転される。
具体的には、 最上位コラムアドレス A ( k + 3 ) がローレベルの場合 には、 上位コラムアドレス A ( k + 1 ) 、 A ( k + 2 ) と同じ論理レべ ルが上位コラムデコーダ 1 1に入力される。これにより、（A(k+ 3)、 A (k+ 2 ) 、 A (k+ l ) ) = (0、 0、 0) 〜 （ 0、 1、 1 ) に対 して、 デコード信号 Y D 1 0〜YD 1 3がハイ レベルとなり活性化され る。 ビヅ ト線 B L 0A〜B L 3A、 B L 8A〜； BL 1 1 Aが物理配置に 合わせて昇順に選択される。 最上位コラムアドレス A (k+ 3 ) がハイ レベルの場合には、 上位コラムア ドレス A ( k + 1 ) 、 A ( k + 2 ) の 論理レベルが反転されて上位コラムデコーダ 1 1に入力される。 これに より、 （A (k + 3) 、 A (k + 2) 、 A (k+ l ) ) = ( l、 0、 0) 〜 （ 1、 1、 1 ) に対して、 デコ一ド信号 YD 14〜 YD 1 7がハイ レ ベルとなり活性化される。 ビヅ ト線 B L 4 A〜； B L 7 A、 B L 1 2 A~ B L 1 5 Aが物理配置とは逆方向に降順に選択される。
下位コラムデコーダ 1 2は、 口一レベルの下位コラムァドレス A ( k) に対してはデコード信号 Y D 2 0を出力し、 サブアレイ A A内の左方領 域 AA 0を選択する。 ハイ レベルの下位コラムアドレス A ( k) に対し てはデコ一ド信号 YD 2 1を出力し、 サブアレイ A A内の右方領域 A A 1を選択する。
ここで、 各サブアレイ ΑΑ、 ΑΒ、 · ■ ' に配置されている上位パス ゲート 2 1 0、 2 1 1、 · · ' は、 互いに同一構成を有しており、 同一 の物理位置にあるパスゲート トランジスタは同一のデコ一ド信号 YD 1 0〜 YD 1 7で共通に導通制御される。 同様に、 各サブアレイ A A、 A B、 · · ' に配置されている下位パスゲート 2 2 0、 · · ' は互いに同 一構成を有しており、 互いに同じ物理位置にあるパスゲ一ト トランジス 夕は同じデコ一ド信号 YD 20、 YD 2 1で共通に導通制御される。 従 つて、 各サブアレイ A A、 AB、 · · ' におけるビッ ト線 B L 0 A〜B L 1 5 A、 B L O B〜： BL 1 5 B、 · · ' のコラムア ドレス A ( k) 〜 A (k+ 3 ) による選択順序は、 サブアレイ間で同一である （以下、 こ の構成をシフ ト配置と称する。 ） 。
上位/下位コラムデコーダ 1 1/ 1 2により、 サブアレイ A Aに配線 されているビヅ ト線 B L 0 A〜： B L 1 5.Aのうちの何れか 1本が選択さ れデ一夕線 D Bに接続される。 選択される 1本のビッ ト線がデータ線 D Bに接続されると、 データ読み出しに先立ち、 電流電圧変換回路 3 2 0 においてィコライズ信号 E Qがハイレベルに活性化される。 NMO S ト ランジス夕 M 2 1が導通し、 データ線 D Bから下位パスゲ一ト 2 20、 および上位パスゲ一ト 2 1 0あるいは 2 1 1を介してビッ ト線への充電 が開始される。 この場合、 デ一夕線 D Bの電圧レベルが NMO S トラン ジス夕 M 2 3により検出されており、 NMO S トランジスタ M 2 3を介 して NMO S トランジスタ M 2 2のゲート電圧レベルが調整される。 そ の結果、 データ線 D Bからビッ ト線に至る経路の充電電圧は略 0. 6 V 程度に制限される。 読み出し時に不揮発性トランジス夕に過度な電圧レ ベルが印加されることによる不要な書き込み動作である、 いわゆるディ ス夕一ブ現象が発生しないための電圧制限である。 選択されたビッ ト線が所定電圧レベルにまで充電されると、 ィコライ ズ期間が終了し NM O Sトランジスタ M2 1が非導通となる。 その後、 記憶セルに記憶されているデータに応じて、 抵抗 R 2 1から記憶セルを 構成する不揮発性トランジス夕を介して接地電圧に至る電流経路が形成 されるか否かに応じて差動アンプ 330への電圧レベルが設定され、 デ —夕読み出しのための差動増幅が行なわれる。
読み出し終了後は、 リセヅ ト回路 3 1 0によりデ一夕線 DBから上位 /下位パスゲ一ト 2 10あるいは 2 1 1/220を介して接続されてい るビッ ト線を接地電圧に放電する。
バース ト読み出しアクセスは、 選択されたワード線 WL nを活性化状 態に維持した状態で、 コラムアドレス A (k) 〜A (K + 3) 、 更にバ 一ス ト長によってはアドレス Α(Κ + 4)および図示しないアドレスを、 読み出しサイクルごとに順次ィンクリメントすることにより行われる。 すなわち、 アクセスごとに、 サブアレイ A Αの左方領域 A A◦と右方領 域 A A 1とが交互に選択されながら、 更に左方/右方領域 A A 0 ZA A 1内において、 右半分の 4本のビッ ト線 B L 0 A〜B L 3 A、 B L 8 A 〜： B L 1 1 Aが物理配置に応じて順次昇順に選択された後、 左半分の 4 本のビヅ ト線 B L 4A〜B L 7A、 B L 1 2A〜： B L 1 5 Aが物理配置 に対して順次降順に選択される。 従って、 隣り合うアクセスにおいて選 択されるビッ ト線は、 左方/右方領域 A A 0/A A 1を構成する 8本の ビッ ト線ピッチの距離だけ離間することとなり、 隣り合うアクセスにお いて選択されるビッ ト線間の線間寄生容量は僅少な容量値となって問題 とはならない。
更に、 バース ト読み出しアクセスがサブアレイを越えて継続する場合 にも、 隣り合うアクセスにおいて選択されるビッ ト線は 4本分のビッ ト 線ピッチの距離だけ離間することとなり、 隣り合うアクセスにおいて選 択されるビッ ト線間の線間寄生容量は僅少な容量値となって問犀とはな らない。
第 2図に示す回路図は、 第 1実施形態 （第 1図） と同様の作用 ·効果 を奏する他の回路例である。 第 1実施形態 （第 1図） におけるアドレス 変換回路 20に代えて、 上位コラムデコーダ 1 1から出力されるデコ一 ド信号 YD 14〜 YD 17と、 上位パスゲ一ト 2 10、 2 1 1を構成す るパスゲート トランジスタとの接続を変換する変換部 2 1、 またはビッ ト線 B L 4A〜： B L 7A/B L 1 2 A〜： B L 1 5Aと、 上位パスゲート 2 1 0/2 1 1との接続を変換する変換部 23、 の何れか一方を備えれ ば、第 1実施形態（第 1図） と同様の作用 ·効果を奏することができる。 ここで、 変換部 2 1、 2 3は、 第 2図に図示された構成に限定される ものではなく、 コラムアドレス A (k) 〜A (k + 3 ) によるビッ ト線 の選択順序に応じて結線構成を適宜に変更して構成することができるこ とは言うまでもない。 更に、 何れか一方の変換部 2 1 23を備えれば 第 1実施形態 （第 1図） と同様の作用 ·効果を奏することができるほか、 変換部 2 1および 2 3を適宜に組み合わせることによつても同様の作 用 ·効果を奏することが可能である。
更に、 第 13図に示す回路例は、 第 1実施形態 （第 1図） および第 2 図に示す他の回路例と、 同様の作用 ·効果を奏する他の第 2回路例であ る。第 1図のアドレス変換回路 20または第 2図の変換部 2 1に代えて、 コラムデコーダのデコード部へのァドレス入力を入れ替える構成である。 第 3図は、 第 1実施形態によるビッ ト線の選択順序を模式的に示す図 である。サブアレイ AA (ローレペルのアドレス A ( k + 4 ) で選択）、 および AB (ハイレベルのアドレス A ( k + 4 ) で選択） の一部につい てのビヅ ト線の物理配置について示している。 複数のビッ ト線 B L 0 A ~B L 1 5 Aおよび B L 0 B〜： B L 3 Bが示されている。 この物理配置 に対して、 上位/下位コラムデコーダ 1 1/ 1 2、 およびアドレス変換 部 2 0あるいは変換部 2 1、 2 3により選択順序が決定されて、 （ 1 ) ~ (23) で示される順序でビッ ト線が順次選択される。
具体的には、 下位コラムデコーダ 1 2により出力されるデコ一ド信号 YD 2 0、 YD 2 1により、 サブアレイ AA内の 16本のビッ ト線は、 左方/右方領域 A A 0、 AB 0/AA 1内の 8本のビヅ ト線ごとに識別 される。 また、 8本単位のビッ ト線内での選択順序は、 上位コラムデコ ーダ 1 1から順次出力されるデコード信号 YD 10〜YD 1 7により選 択される。 コラムアドレスの遷移ごとにデコード信号 YD 20、 YD 2 1が交互に切り替わりながら、 デコ一ド信号 YD 1 0〜 YD 17が順次 選択されていく。 ビッ ト線の選択順序は、 2組の 8本単位のビッ ト線 B L 0A〜； B L 7Aおよび B L 8A〜B L 1 5 Aにおける同じ物理位置を、 アクセスごとに交互に選択すると共に、 8本単位内の左側 4本のビッ ト 線 B L 0 A〜 B L 3 A、 B L 8 A〜： B L 1 1 Aに対しては昇順に、 右側 4本のビッ ト線 BL 4A〜BL 7A、 B L 1 2 A〜； B L 1 5 Aに対して は降順に選択される。 また、 サブアレイ AAを越えてサブアレイ ABに までバース ト読み出し動作が継続する場合、 サブアレイ A Aにおいて最 後に選択される ビヅ ト線 B L 1 2 Aに引き続き、 サブアレイ A Bにおけ るビッ ト線 B L 0 Bが選択される。 サブアレイを越えて連続アクセスさ れる際のビッ ト線間の離間距離は、 4本のビヅ ト線ピッチ分の距離とな る。
第 4図〜第 6図に示す第 1実施形態の第 1〜第 3変形例はァド レス変 換回路 2 0 (第 1図） の変形例である。 コラムア ドレス A (k+ 1 ) 〜 A ( k + 3 ) のうち、 所定の上位ビヅ ト位置のコラムァドレス A ( k + 3 ) /A (k+ 2 ) に応じて、 論理レベルを反転する所定の下位ビヅ ト 位置のコラムァドレス A ( k + 2 ) 、 A ( k + 1 ) /A ( k + 1 ) の組 み合わせに関する変形例である。 各変形例においては、 対象となるコラ ムァドレスに対して排他的論理和ゲートを備えることにより実現するこ とができる。
第 4図の第 1変形例は、 最上位ビヅ ト位置のコラムァドレス A (k + 3 ) がハイレベルである場合にコラムアドレス A ( k + 2 ) の論理レべ ルを反転する。 8本単位のビッ ト線における右側 4本のビッ ト線 B L 4 A〜BL 7 A、 BL 12A〜： B L 1 5 Aに対して選択順序が逆転する。 すなわち、 ビッ ト線 B L 6 A/ 14 A、 B L 7A/1 5 A、 ビヅ ト線; B L 4 A/ 1 2 A B L 5 A/1 3 Aの順の選択順序とされる。 隣接する アクセスで選択される 2本のビッ ト線は、 サブアレイ A A内での選択で は、 8本のピッ ト線ピッチの離間距離を維持すると共に、 サブアレイ A Aと ABとの境界における選択では、 3本のビッ ト線ピッチの離間距離 を維持することができる。
第 5図の第 2変形例は、 最上位ビッ ト位置のコラムァドレス A (k + 3 ) がハイレベルである場合にコラムアドレス A ( k + 1 ) の論理レべ ルを反転する。 8本単位のビッ ト線における右側 4本のビッ ト線 B L 4 A〜B L 7 A、 B L 1 2 A〜B L 1 5 Aに対して選択順序が逆転する。 すなわち、 ビッ ト線 B L 5 AZ 1 3 A、 B L 4 A/ 1 2 A, B L 7 A/ 1 5 A B L 6 AZ 1 4 Aの順の選択順序とされる。 隣接するアクセス で選択される 2本のビッ ト線は、 サブアレイ A A内での選択では、 8本 のビッ ト線ピッチの離間距離を維持すると共に、 サブアレイ AAと AB との境界における選択では、 2本のビッ ト線ピッチの離間距離を維持す ることができる。
第 6図の第 3変形例は、 最上位から 1 ビッ ト下位のビッ ト位置のコラ ムアドレス A (k + 2 )がハイ レベルである場合にコラムァドレス A ( k + 1 ) の論理レベルを反転する。 8本単位のビヅ ト線において 2本ごと に昇順選択と降順選択とが繰り返される構成である。 すなわち、 隣接す るアクセスで選択される 2本のビッ ト線は、 'サブアレイ A A内での選択 では、 8本のビッ ト線ピッチの離間距離を維持すると共に、 サブアレイ
AAと ABとの境界における選択では、 2本のビッ ト線ピッチの離間距 離を維持することができる。
次に、 第 1実施形態の第 4変形例として第 7図に回路図を示す。 第 4 変形例では、 第 1実施形態における上位/下位コラムデコーダ 1 1 / 1 2に代えて、 上位/下位コラムデコーダ 1 3 U/ 1 3 Lを備えている。 また上位パスゲート 2 1 0、 2 1 1、 下位パスゲ一ト 2 2 0に代えて、 上位パスゲート 4 1 0〜4 1 3、 下位パスゲート 4 2 0を備えている。 更に、 アドレス変換回路 2 0に代えて、 アドレス変換回路 2 5を備えて いる。 上位パスゲート 4 1 0〜 4 1 3、 および下位パスゲ一ト 4 2 0は、 何 れも 4つのパスゲート トランジス夕で構成されており、 サブアレイ A A における 1 6本のビッ ト線うちの 4本ごとに備えられる 4組の上位パス ゲ—ト 4 1 0〜 4 1 3により、 4本単位のビヅ ト線から 1本のビッ ト線 を選択し、 更に下位パスゲート 4 2 0により 4組の上位パスゲート 4 1 0〜4 1 3から 1つを選択する。 これにより、 1 6本のビヅ ト線から 1 本のビッ ト線を選択する。 上位コラムデコーダ 1 3 Uは上位 2 ビッ トの コラムアドレス A ( k + 2 ) 、 A ( k + 3 ) をデコードし、 下位コラム デコーダ 1 3 Lは下位 2 ビヅ トのコラムア ドレス A ( k ) 、 A ( k + 1 ) をデコードする。
アドレス変換回路 2 5により、 上位コラムデコーダ 1 3 Uに入力され るコラムア ドレスは変換される。 コラムア ドレス A ( k + 2 ) と A ( k + 3 ) との排他的論理和制御を行う排他的論理和ゲートを備え、 コラム アドレス A ( k + 2 ) の入力に代えて、 排他的論理和ゲ'ートの出力信号 が入力される。
これにより、 4本単位のビヅ ト線において左右 2本ごとにビッ ト線が 分割され、 左側 2本のビッ ト線については昇順選択がされ、 右側 2本の ビッ ト線については降順選択がされる （第 7図中、 （A ) の場合） 。
ビッ ト線の選択順序は第 1実施形態の場合と同様に、 4本のビッ ト線 ごとに備えられている上位パスゲート 4 1 0〜4 1 3において同一物理 位置のビヅ ト線を選択しながら、 アクセスごとに下位パスゲート 4 2 0 により上パスゲート 4 1 0〜4.1 3を順次切り替えていく。
サブアレイ A A内での隣接アクセス間で選択されるビッ ト線は、 4本 ビッ ト線ピツチの離間距離を有すると共に、隣接するサブアレイ間でも、 4本ビッ ト線ピッチの離間距離を有する。
第 7図の第 4変形例では、 ァドレス変換回路 2 5を、 上位コラムデコ ーダ 1 3 Uへのコラムア ドレスの入力段に備える場合について説明した が、 上位コラムデコーダ 1 3 Uに代えて、 または上位コラムデコーダ 1 3 Uと共に、 下位コラムデコーダ 1 3 Lの入力段に備えても、 同様の作 用 ·効果を奏することができる。 サブアレイ A Aにおいて、 最初あるい は最終に選択されるビッ ト線を、 サブアレイ A Aの両端ビッ ト位置とは 異なる物理位置のビヅ ト線とすることができる。 サブアレイ A A内で順 次選択されるビヅ ト線間の距離を十分に離間させることができる （第 7 図中、 （B) の場合） 。
以上詳細に説明したように、 第 1実施形態の半導体記憶装置、 および 半導体記憶装置のビッ ト線選択方法によれば、 物理的に連続するビッ ト 線 B L 0A〜B L 1 5 A、 BL 0 B〜B L 1 5 Bを区画する基本ビッ ト 線群の実施形態であるサブアレイ AA、 ABにおいて、 個々のビッ ト線 を順次選択して増幅回路である差動アンプ 3 30に接続することにより 連続アクセスを行う際、 下位識別アドレスの実施形態であるコラムアド レス A (k) (第 1、 第 2図） あるいは A (k) 、 A (k+ l ) (第 7 図） を、 下位識別アドレスデコーダの実施形態である下位コラムデコー ダ 1 2 (第 1、 第 2図） あるいは 1 3 L (第 7図） でデコードし、 ァク セスごとに基本デコ一ド単位の実施形態である左方/右方領域 A A 0 / A A 1、 AB O /AB 1 (第 1、 第 2図） あるいは 4本単位のビヅ ト線 ごと （第 7図） に順次切り替わり選択される。 この間、 左方/右方領域 A A 0 /A A 1、 AB 0/AB 1あるいは 4本単位のビヅ ト線において 選択されるビッ ト線は固定される。 ここで、 個々の左方/右方領域 AA 0 /AA l、 AB 0/AB 1あるいは 4本単位のビッ ト線には、 8本あ るいは 4本単位でビッ ト線が備えられているところ、 ビッ ト線識別順序 は互いに同一であり、 左方/右方領域 A A 0/ΑΑ 1、 AB 0/AB 1 あるいは 4本単位のビッ ト線は互いに並行移動して配置 （以下、 シフ ト 配置と称する。 ） されている。
このため、 隣接するアクセス間で順次選択されるビッ ト線がサブァレ ィ AA、 AB内のビッ ト線である場合には、 順次選択されるビッ ト線間 の距離は、 左方/右方領域 A A OZAA 1、 AB 0/AB 1の構成単位 である 8本あるいは 4本のビッ ト線ピツチの距離だけ離間した物理位置 に配置されているビッ ト線となる。 また、 隣接するアクセス間で順次選択されるビヅ ト線がサブアレイ A A、 A Bを越えて選択される場合にも、 ア ドレス変換回路 2 0 (第 1、 第 4〜第 6図）、 2 5 (第 7図）、、 変換部 2 1あるいは 2 3 (第 2図） に より、 上位ビッ ト位置のコラムアドレスにおける論理レベルに応じて下 位ビッ ト位置のコラムアドレスの論理レベルを反転するので、 サブァレ ィ A A、 A B内の最初の選択ビッ ト線または最終の選択ビッ ト線を、 両 端ビッ ト線とは異なる物理位置とすることができる。 サブアレイ間で順 次選択されるビッ ト線間の距離を十分に確保することができる。
順次選択されるビッ ト線間に存在する線間寄生容量が僅少となり、 先 行するアクセスで選択されたビッ ト線に残存する電気的な状態が後行の アクセスで選択されるビッ ト線に対して悪影響を及ぼすことはない。 また、 線間寄生容量による悪影響を排除するために、 隣接ビッ ト線間 にシールド線を備える必要はなく、 また、 隣接して配線されるビッ ト線 間の線間寄生容量に配慮することなくデザィ ンルールで許容される最小 間隙を有してビッ ト線を配線することができる。 メモリセルアレイにお いてビッ ト線を必要最小限の領域に効率よく配線することができる。 高速アクセスの要請に応じてバース ト読み出しアクセスにおいてサイ クルタイムを短時間化する場合、 ビッ ト線のリセッ ト時間が不十分とな る場合も考えられる。 半導体記憶装置の大容量化に伴いビッ ト線の配線 容量が増大した場合には配線抵抗とも相俟ってビッ ト線が C R除定数回 路を構成してしまうことから、 デ一夕線 D Bに配置されたリセッ ト回路 3 1 0による放電動作は益々困難になる可能性がある。 リセッ ト期間に 放電しきれず残留した電荷は、 フラッシュメモリ等の不揮発性半導体記 憶装置においては、 デ一夕 " 1 " が記憶されている不揮発性トラ ンジス 夕を介して次アクセスサイクル以降に放電されることとなる。
フラッシュメモリ等の不揮発性半導体記憶装置では、 データ読み出し 時にディスタープ現象による不揮発性トランジス夕への誤書込みを防止 するため、 ビッ ト線へのバイアス電圧が略 0 . 6 V程度の低電圧に制限 されているが、 この場合にも、 残存電荷の放電動作の影響が容量結合に より選択ビッ ト線に及ぶことは く、 ビッ ト線における低バイァス電圧 にも関わらず容量結合による影響はなく安定した読み出し動作を行うこ とができる。
第 8図に示す第 2実施形態の回路図は、 メモリセルアレイに複数配置 されているビッ ト線を、 コラムアドレス A (k+ 2 ) で識別される、 4 本単位のビッ ト線 B L 0 A〜B L 3 A、 B L 0 B〜B L 3 B (基本ビヅ ト線群） ごとに区画し、 この中から 1本のビヅ ト線を選択してデ一夕線 D Bに接続するための回路構成とビッ ト線の選択方法を示す回路図であ る。 第 1実施形態においてサブアレイ AA、 ABを左方/右方領域 AA 0/A A 1 , AB OZAB 1に 2分割し、 アクセスごとに左方ダ右方領 域から交互にビッ ト線を選択する場合とは異なり、 第 2実施形態では、 4本単位の基本ビッ ト線群ごとにビッ ト線の順次選択が行われる。
第 2実施形態では、 第 1実施形態 （第 1図） の上位 Ζ下位パスゲート 2 1 0、 2 1 1 / 220に代えてパスゲート 5 1 0、 5 1 1が備えられ ており、 4本単位の基本ビッ ト線群ごとに備えられるパスゲート トラン ジス夕を介してデータ線 D Βに接続される。 また、 上位/下位コラムデ コーダ 1 1 / 1 2に代えてコラムデコーダ 1 3 Uが備えられており、 出 力されるデコード信号 YD 1 0〜YD 1 3によりパスゲート 5 1 0、 5 1 1ごとに 1つのパスゲート トランジスタを選択する。
このとき、パスゲート 5 10、 5 1 1は共に同一の構成を有しており、 各パスゲート トランジス夕を導通制御するデコ一ド信号 YD 1 0〜 YD 1 3も共通に接続されているので、 所定のデコード信号に対して同じ物 理位置のビッ ト線が選択される （以下、 基本ビッ ト線群のシフ ト配置と 称する。 ） 。
更に、 ア ドレス変換回路 20に代えて、 ア ドレス変換回路 27が備え られている。コラムデコーダ 1 3 Uに入力されるコラムァ ドレス A(k)、 A (k+ 1 ) を、 コラムアドレス A (k) については反転した上で、 ビ ヅ ト位置を逆転させて供給する。 従って、 コラムア ドレス A (k) 、 A (k+ 1 ) の各論理レベルに応じて、 コラムデコーダ 13 Uで選択され るデコ一ド信号 YD 10〜 YD 13の出力位置が変換される。 これによ り、 4本単位の基本ビッ ト線群の選択順序は、 B L 2 A、 BL 0 A、 B L 3 A、 B L 1 A, BL 2 B、 B L 0 B、 B L 3 B、 BL I Bの順序と なる。
隣接するアクセスにおいて選択されるビッ ト線間の距離は、 4本単位 の基本ビッ ト線群内では、 2あるいは 3ビッ ト線ピッチ分の離間距離を 有し、 4本単位の基本ビッ ト線群を越えるアクセスの場合には、 5ビヅ ト線ピツチ分の離間距離を有することとなる。
第 9図に示す第 2実施形態の第 1変形例では、 第 8図の第 2実施形態 におけるパスゲート 5 1 1に代えて、 パスゲート トランジスタを制御す るデコ一ド信号 YD 1 0〜 YD 1 3の供給順序が逆転されたパスゲ一ト 5 1 2が備えられている。 従って、 4本単位のビヅ ト線 B L 0 A〜B L 3 Aと、 ビッ ト線 B L 0 B〜B L 3 Bとでは、 ビッ ト線の選択順序が鏡 面対称となる （以下、 基本ビッ ト線群のミラ一配置と称する。 ） 。 すな わち、 4本単位の基本ビッ ト線群におけるビッ ト線の選択順序は、 BL 2 A B L 0A、 BL 3A、 B L 1 A、 B L 1 B、 BL 3 B、 B L 0 B、 B L 2 Bの順序となる。
この場合にも隣接するアクセスにおいて選択されるビッ ト線間の距離 は、 4本単位の基本ビッ ト線群内では、 2あるいは 3ビッ ト線ピッチ分 の離間距離を有し、 4本単位の基本ビッ ト線群を越えるアクセスの場合 には、 4ビッ ト線ピヅチ分の離間距離を有することとなる。
第 1 0図に示す第 2実施形態の第 2変形例では、 第 8図の第 2実施形 態におけるァドレス変換回路 27に代えて、 ァドレス変換回路 2 9を備 えている。 アドレス変換回路 27 (第 8図） においてコラムアドレス A ( k + 1 ) が論理反転されているのに対して、 コラムアドレス A ( k + 2 ) が論理反転されて供給される。 加えて、 パスゲート 5 1 0、 5 1 1 を備えるシフ ト配置、 またはパスゲート 5 10、 5 1 2を備えるミラ一 配置を選択することができる。
これにより、 4本単位の基本ビッ ト線群の選択順序は、 シフ ト配置さ れる場合には、 BL 1 A、 BL 3A、 BL 0A、 BL 2A、 BL 1 B、 B L 3 B、 BL OB, B L 2 Bの順序となる。 ミラ一配置される場合に は、 B L 1 A、 BL 3A、 B L 0 A、 B L 2 A、 B L 2 B、 B L O B, B L 3 B、 B L 1 Bの順序となる。
隣接するアクセスにおいて選択されるビヅ ト線間の距離は、 4本単位 の基本ビッ ト線群内では、 2あるいは 3ビッ ト線ピッチ分の離間距離を 有し、 4本単位のビッ ト線を越えるアクセスの場合には、 3ビッ ト線ピ ツチ分 （シフ ト配置の場合） 、 または 4ビッ ト線ピヅチ分 （ミラー配置 の場合） の離間距離を有することとなる。
以上詳細に説明したように、 第 2実施形態の半導体記憶装置、 および 半導体記憶装置のビッ ト線選択方法によれば、 ビッ ト線の選択順序を識 別する 2ビヅ トの識別ァドレスの実施形態であるコラムァドレス A(k)、 A ( k + 1 ) の一方については論理反転した上でビッ ト位置の逆転させ るので、 基本ビッ ト線群におけるビッ ト線の選択順序は、 第 1選択順序 (第 8、第 9図） または第 2選択順序（第 1 0図） とすることができる。 また、 基本ビッ ト線群間の配置は、 シフ ト配置、 ミラー配置の何れも可 能である。
個々のビッ ト線を順次選択して増幅回路に接続することにより連続ァ クセスを行う際、 隣りあうアクセス間で順次選択されるビッ ト線を、 物 理的に隣接することなく 2乃至 4 ビッ ト線ピッチ分の離間距離という十 分な距離だけ離間した物理位置に配置されているビッ ト線とすることが できる。 順次選択されるビッ ト線間に存在する線間寄生容量は僅少とな り、 先行するアクセスで選択されたビッ ト線に残存する電気的な状態が 後行のアクセスで選択されるビッ ト線に対して悪影響を及ぼすことはな い o
半導体記憶装置の微細化 ·大容量化によるビッ ト線の配線容量および 隣接ビッ ト線間の線間寄生容量の増大や、 高速化によるアクセス後のビ ッ ト線の残留電荷等が存在しても、 後行のアクセスで選択されるビッ ト 線に対する悪影響を排除することができる。 また、 線間寄生容量による悪影響を排除するために、 隣接ビッ ト線間 にシールド線を備える必要はなく、 メモリセルアレイにおいてビヅ ト線 を効率よく配置することができ、 チップ集積上好ましいものである。 尚、 本発明は前記実施形態に限定されるものではなく、 本発明の趣旨 を逸脱しない範囲内で種々の改良、 変形が可能であることは言うまでも ない。
例えば、 本実施形態では、 半導体記憶装置の例としてフラッシュメモ リ等の不揮発性半導体記憶装置を例にとり説明したが、 本発明はこれに 限定されるものではなく、 複数のビッ ト線の各々に記憶セルが接続され た状態で、 ビッ ト線が順次選択されて増幅回路に接続されることにより 連続アクセスが行われる半導体記憶装置などであって、 非選択ビッ ト線 の電気的な変動が線間寄生容量による容量結合により選択ビッ ト線に作 用する回路構成を有する場合には、 同様に適用することが可能である。
また、 本実施形態では半導体記憶装置について説明したが、 実施形態 における回路例は半導体記憶装置に特定される回路ではなく、 半導体記 憶装置以外の半導体集積回路装置に内蔵されているメモリマク口におい ても同様の回路構成を備えるものであり、 本発明が適用できることは言 うまでもない。
また、 本実施形態では、 連続アクセスの一例としてバース ト読み出し アクセスを例にとり説明したが、 本発明はこれに限定されるものではな く、 非選択ビッ ト線の電気的な変動が選択ビッ ト線に作用しないことが 必要となる書き込み動作においても同様に有効とすることができる。 産業上の利用可能性
以上の説明から明らかなように本発明によれば、 チップのダイサイズ の増加を伴うことなく、 隣接ずるビッ ト線からの容量結合に起因する悪 影響を排除して、 連続アクセス動作を安定して行うことが可能な半導体 記憶装置、 および半導体記憶装置のビッ ト線選択方法を提供することが 可能となる。

Claims

請 求 の 範 囲
1 . 複数のビッ ト線の各々に記憶セルが接続された状態で、 ビッ ト線 が順次選択されて増幅回路に接続されることにより連続アクセスを行う 半導体記憶装置において、
物理的に連続するビッ ト線が、 所定ビッ ト数の上位識別ァドレスによ り識別されるビッ ト線ごとに基本デコード単位とし、 所定ビッ ト数の下 位識別ァドレスにより識別される 2以上の基本デコ一ド単位を、 基本デ コード単位内のビッ ト線識別順序を同一にして連続配置することにより 構成される、 基本ビッ ト線群ごとに区画されており、
基本デコ一ド単位内の所定ビヅ ト線を選択する上位識別ァドレスデコ ーダと、
所定基本デコード単位を選択する下位識別ァドレスデコーダと、 基本ビッ ト線群で区画されているビッ ト線を識別する前記上位識別ァ ドレスと前記下位識別アドレスとによる識別アドレスにおける、 先頭ァ ドレスまたは最終ァドレスのうち少なくとも何れか一方を、 前記基本ビ V ト線群の両端ビッ ト線以外の物理位置にあるビッ ト線に割り付けるァ ドレス変換部とを備えることを特徴とする半導体記憶装置。
2 . 基本デコード単位は、 nビッ トの前記上位識別アドレスにより識 別される 2 n本のビッ ト線を備え、
基本ビッ ト線群は、 1 ビッ トの前記下位識別ァドレスにより識別され る 2つの基本デコード単位を備えており、
前記アドレス変換部は、 前記上位識別アドレスのうち、 最上位ビッ ト 位置のァドレスの論理レベルに応じて残余ビッ ト位置のァドレスの論理 レベルを反転することを特徴とする請求項 1に記載の半導体記憶装置。
3 . 基本デコード単位は、 nビッ トの前記上位識別アドレスにより識 別される 2 n本のビッ ト線を備え、
基本ビッ ト線群は、 m ( m 2 ) ビッ トの前記下位識別アドレスによ り識別される 2 mの基本デコード単位を備え、 前記アドレス変換部は、 前記上位または下位識別アドレスのうち、 最 上位ビッ ト位置のァドレスの論理レベルに応じて残余ビッ ト位置のァド レスの論理レベルを反転することを特徴とする請求項 1に記載の半導体 記憶装置。
4 . 基本デコード単位は、 nビッ トの前記上位識別アドレスにより識 別される 2 n本のビッ ト線を備え、
基本ビッ ト線群は、 m ( m 2 ) ビッ トの前記下位識別アドレスによ り識別される 2 mの基本デコード単位を備え、
前記アドレス変換部は、 前記上位または下位識別アドレスのうち、 所 定ビッ ト位置のァドレスの論理レベルに応じて前記所定ビッ ト位置より 下位ビッ ト位置にある少なく とも 1つのアドレスの論理レベルを反転す ることを特徴とする請求項 1に記載の半導体記憶装置。
5 . 前記アドレス変換部は、 排他的論理和演算部を備えており、
前記最上位ビッ ト位置のアドレスと前記残余ビッ ト位置のアドレス、 または前記所定ビッ ト位置のァドレスと前記下位ビッ ト位置のァドレス、 の排他的論理和演算に基づき、 前記残余ビッ ト位置、 または前記下位ビ ッ ト位置のァドレスの論理レベルを反転することを特徴とする請求項 2 乃至 4の少なくとも何れか 1項に記載の半導体記憶装置。
6 . 複数のビッ ト線の各々に記憶セルが接続された状態で、 ビッ ト線 が順次選択されて増幅回路に接続されることにより連続アクセスを行う 半導体記憶装置において、
物理的に連続するビッ ト線が、 4本のビッ ト線で構成される基本ビッ ト線群ごとに区画されており、
基本ビッ ト線群におけるビッ ト線の選択順序を識別する 2ビッ トの識 別アドレスのうち、 上位識別アドレスをビッ ト線の物理位置を識別する 下位物理アドレスに割り当て、 反転された下位識別ァドレスをビッ ト線 の物理位置を識別する上位物理ァドレスに割り当てる、 ァドレス変換部 を備えることを特徴とする半導体記憶装置。
7 . 複数のビッ ト線の各々に記憶セルが接続された状態で、 ビッ ト線 が順次選択されて増幅回路に接続されることにより連続アクセスを行う 半導体記憶装置において、
物理的に連続するビッ 卜線が、 4本のビッ ト線で構成される基本ビッ ト線群ごとに区画されており、
基本ビッ ト線群におけるビッ ト線の選択順序を識別する 2 ビッ トの識 別アドレスのうち、 反転された上位識別ァドレスをビッ ト線の物理位置 を識別する下位物理ァドレスに割り当て、 下位識別ァドレスをビッ ト線 の物理位置を識別する上位物理ァドレスに割り当てる、 ァドレス変換部 を備えることを特徴とする半導体記憶装置。
8 . 物理的に連続するビッ ト線を区画する基本ビッ ト線群は、 隣接す る基本ビッ 卜線群間で、 ビッ ト線識別順序を同一または反転させて配置 されてなることを特徴とする請求項 6または 7に記載の半導体記憶装置。
9 . 複数のビッ ト線の各々に記憶セルが接続された状態で、 ビッ ト線 が順次選択されて増幅回路に接続されることにより連続アクセスが行わ れる際の半導体記憶装置のビッ ト線選択方法において、
物理的に連続したビッ ト線が、 所定ビッ ト数の部分識別ァドレスによ り識別されるビッ ト線ごとに基本デコード単位とし、 2以上の基本デコ ―ド単位を、 基本デコ一ド単位内のビッ ト線識別順序を同一にして連続 配置することにより構成される、基本ビッ ト線群ごとに区画されており、 基本ビッ ト線群に区画されているビッ ト線の順次選択は、 基本デコー ド単位内のビッ ト線の物理位置を固定した上で、 選択される基本デコー ド単位の順次変更を行う優先選択ステツプと、
基本ビッ 卜線群に区画されているビッ ト線の順次選択のうち、 最初の 選択または最終の選択のうち少なく とも何れか一方を、 前記基本ビッ ト 線群の両端ビッ ト線以外の物理位置にあるビッ ト線に割り付ける選択割 付ステップとを有することを特徴とする半導体記憶装置のビッ ト線選択 方法。
1 0 . 基本デコード単位は、 nビッ トの前記部分識別アドレスにより 識別される 2 n本のビッ ト線を備え、 基本ビッ ト線群は、 2つの基本デコード単位を備えており、
前記選択割付ステップは、 基本デコード単位に配置されているビッ ト 線を 2 ( n ~ 1 }本ごとのサブ単位に分割し、 一方のサブ単位ではビヅ ト線 の物理位置に対して昇順に選択し、 他方のサブ単位ではビッ ト線の物理 位置に対して降順に選択することを特徴とする請求項 9に記載の半導体 記憶装置のビッ ト線選択方法。
1 1 . 基本デコード単位は、 nビッ トの前記部分識別アドレスにより 識別される 2 n本のビッ ト線を備え、
基本ビッ ト線群は、 2 m ( m≥ 2 ) の基本デコード単位を備えており、 前記選択割付ステツプは、
基本デコード単位に配置されているビッ ト線を 2 ( n— 1〕本ごとのサブ 単位に分割し、 または基本ビッ ト線群に配置されている基本デコード単 位を 2 ( m " n ごとのサブデコード単位に分割し、
一方のサブ単位またはサブデコード単位では、 ビッ ト線または基本デ コード単位の物理位置に対して昇順に選択し、 他方のサブ単位またはサ ブデコード単位では、 ビッ ト線または基本デコード単位の物理位置に対 して降順に選択することを特徴とする請求項 9に記載の半導体記憶装置 のビッ ト線選択方法。
1 2 . 複数のビッ ト線の各々に記憶セルが接続された状態で、 ビッ ト 線が順次選択されて増幅回路に接続されることにより連続ァクセスが行 われる際の半導体記憶装置のビッ ト線選択方法において、
物理的に連続するビッ ト線が、 4本のビッ ト線で構成される基本ビッ ト線群ごとに区画されており、
基本ビッ ト線群に区画されているビッ ト線について、 物理位置に対す る順次選択の順序が、
第 3物理位置、 第 1物理位置、 第 4物理位置、 および第 2物理位置の 順に選択される第 1選択順序、 または
第 2物理位置、 第 4物理位置、 第 1物理位置、 および第 3物理位置の 順に選択される第 2選択順序である群内選択ステツプと、 物理的に連続するビッ ト線が、
第 1または第 2選択順序の何れか一方の選択順序を有する基本ビッ 卜 線群により区画され、
または、 第 1、 第 2選択順序を有する基本ビッ ト線群が交互に配置さ れることにより区画される群間区画ステップを有することを特徴とする 半導体記憶装置のビッ ト線選択方法。
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