JP4090817B2 - 定電圧発生回路及び半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置等に利用される定電圧発生回路に関し、さらに詳しくは、電源電圧が低下しても高い出力電圧を発生させることができる定電圧発生回路に関する。また本発明は、半導体記憶装置に関し、さらに詳しくは、ビット線、隣接ビット線の状態に拘わらず読み出し対象のメモリセルのビット線電位を高く保ち、参照電位との間のマージンを十分にとることができ、よって読出し速度の低下、読出しエラー等を抑止することのできる半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置においては、例えばビット線電位の上限値を規定するためのクランプ回路などにおいて、定電圧発生回路が使用されている。
また、半導体記憶装置、例えばフラッシュメモリでは、データを読み出そうとするメモリセルを流れるセル電流と、参照セルを流れる参照セル電流を比較することにより、メモリセルのデータを読み出している。
データ読出し時間を短縮化するためには、できるだけこのセル電流は大きくし、参照セル電流との間のマージンが大きくとれるのが好ましい。
【０００３】
図１８（ａ）は従来の定電圧発生回路を示す図である。この定電圧発生回路１は、定電圧を出力する機能を有するウイルソン型定電流発生回路１０と、その活性状態／非活性状態を切り換えるスイッチング回路２０とを備えている。
ウイルソン型定電流発生回路１０は、負の値を有する標準のしきい電圧（Ｖｔｐ）を有するエンハンスメント型（Ｅ型）ｐＭＯＳトランジスタｐ１と、トランジスタｐ１と同じ寸法を有するＥ型ｐＭＯＳトランジスタｐ２と、低しきい電圧Ｖｔｎ１を有するＥ型ｎＭＯＳトランジスタｎ１と、このＶｔｎ１よりも高いしきい電圧Ｖｔｎ２を有するＥ型ｎＭＯＳトランジスタｎ２とを備えている。
【０００４】
トランジスタｐ１はダイオード接続（ドレインとゲートとが接続されていることを意味する。以下同じ）されているとともに、トランジスタｐ１とｐ２とは、互いのゲートを接続されており、これによりカレントミラー回路を構成している。また、このトランジスタｐ１のドレインと接地電圧Ｖｓｓとの間には、ｎＭＯＳトランジスタｎ１と抵抗１１とが接続されており、第１の電流経路１２を形成している。この抵抗１１の抵抗値Ｒ１は、ｎＭＯＳトランジスタｎ１のオン抵抗よりも大きいものとする。
【０００５】
一方、トランジスタｐ２のドレインと接地電圧Ｖｓｓとの間には、ｎＭＯＳトランジスタｎ２と、後述するスイッチング回路２０のスイッチング用トランジスタ２４が接続されており、第２の電流経路１３を形成している。トランジスタｎ１のゲートはトランジスタｎ２のゲート及びドレインと接続されており、このトランジスタｎ２のドレインの電位ＮＢＩＡＳが定電圧発生回路１の出力電圧Ｖｏとされる。
【０００６】
スイッチング回路２０は、スイッチング用ｐＭＯＳトランジスタ２１、２２、インバータ２３、及びスイッチング用ｎＭＯＳトランジスタ２４を備えている。ｐＭＯＳトランジスタ２１は、ｐＭＯＳトランジスタｐ１のソースと電源電圧Ｖｃｃとの間に接続されている。図１８（ｂ）に示すようなイネーブル信号ＥＮＢによりトランジスタ２１がオフからオンに切り替わることにより、ｐＭＯＳトランジスタｐ１、ｎＭＯＳトランジスタｎ１により構成される第１電流経路１２がオンになる。なお、ｐＭＯＳトランジスタｐ２側にも、スイッチング用ｐＭＯＳトランジスタ２１と同一の特性を有するｐＭＯＳトランジスタ２５が接続されているが、これは単に両トランジスタｐ１、ｐ２のソースの電位を揃えるためのものである。トランジスタ２５のゲートは接地されており、トランジスタ２５は常にオンとされる。
【０００７】
また、ｎＭＯＳトランジスタ２４は、ｎＭＯＳトランジスタｎ２のソースと接地電圧Ｖｓｓとの間に配置されており、イネーブル信号ＥＮＢを受けてオフからオンに切り替わるようにされている。これによりｐＭＯＳトランジスタｐ２、ｎＭＯＳトランジスタｎ２により構成される第２電流経路１３がオンとなる。また、スイッチング用ｐＭＯＳトランジスタ２２は、イネーブル信号ＥＮＢを受けて、接続点Ｏ１のリセットとセットアップを行うものである。
【０００８】
次に、この回路の動作を説明すると、イネーブル信号ＥＮＢにより、スイッチング回路２０がウイルソン型定電流発生回路１０を非活性状態から活性状態に切り換える。トランジスタｐ１、ｐ２のカレントミラー接続により、ｐＭＯＳトランジスタｐ２のソース―ドレイン間を流れる電流Ｉｐ２は、ｐＭＯＳトランジスタｐ１のソース―ドレイン間を流れる電流Ｉｐ１と等しくなる。この電流Ｉｐ１、Ｉｐ２は、それぞれｎＭＯＳトランジスタｎ１、ｎＭＯＳトランジスタｎ２へ流れて電流Ｉｎ１，Ｉｎ２となるので、Ｉｎ１とＩｎ２も等しい。抵抗１１の抵抗値Ｒ１がｎＭＯＳトランジスタｎ１のオン抵抗よりも大きくされているので、電流経路１２の電流―電圧特性は、図１８（ｃ）に示すように、横軸の切片がＶｔｎ１である直線Ａ（傾き１／Ｒ１）で表すことができる。
一方電流経路１３の電流―電圧特性は横軸の切片がＶｔｎ２である指数関数的曲線Ｂで表すことができる。定電圧発生回路１の出力電圧Ｖｏは、トランジスタｐ１、ｐ２のカレントミラー接続の作用により、この直線Ａと曲線Ｂの交点Ｃ（動作点）により決定され、電源電圧Ｖｃｃに依存しない定電圧となる。なお、図１８（ｃ）中、曲線Ｄはトランジスタｐ１の負荷曲線を表したものであり、曲線Ｅはトランジスタｐ２のドレイン電流Ｉｐ２とトランジスタｐ２の負荷曲線を表したものである。
【０００９】
【発明が解決しようとする課題】
しかし、この図１８（ａ）に示す定電圧発生回路によると、素子のスケーリングに伴って電源電圧が低下した場合に、出力電圧を保証することが難しいという問題があった。すなわち、図１８（ａ）の定電圧発生回路において、安定に動作する電源電圧Ｖｃｃの最小値Ｖｃｃｍｉｎは第１電流経路１２で決まり、下記の式で表すことができる。
【００１０】
【数１】
Ｖｃｃｍｉｎ＝Ｖｏ―Ｖｔｎ１＋｜Ｖｔｐ｜＋ｄＶｄｓ１
（但し、ｄＶｄｓ１は、トランジスタｐ１のドレーン―ソース間電圧）
【００１１】
［数１］から分かるように、出力電圧Ｖｏを確保しつつＶｃｃｍｉｎを下げるには、しきい電圧Ｖｔｐを下げるしかない。
しかし、これを行う場合には、特別なチャネルインプラが必要となり、製造コストが上昇するという問題がある。このため、Ｖｃｃｍｉｎを下げるには出力電圧Ｖｏを下げざるを得ないという問題があった。
【００１２】
このような定電圧発生回路が例えばＮＯＲ型フラッシュメモリのクランプ回路に使用される場合、電源電圧ＶｃｃがＶｃｃｍｉｎよりも低下してしまうと、メモリセルを流れるセル電流が減少し、このため、参照セルを流れる電流との差（マージン）が小さくなってしまう。この結果、メモリセルのデータの読み時間が長くなってしまう。
【００１３】
一方、半導体記憶装置においては、加工技術の進展に伴い、ビット線やデータ線の配線ピッチが短くなってきており、配線長は逆にメモリの大容量化により長くなってきている。このため、配線間の寄生容量の半導体全体における影響は増加してきている。このため、読出しの対象とされるビット線の電位が隣接するビット線の影響により低下し、これにより参照電位と読出し電位との間のマージンが低下し、読出し速度に影響が出るという問題が生じている。
【００１４】
例えば、フラッシュメモリにおいて、隣接する２つのビット線に配列されたメモリセルが同時に読出しの対象とされる場合を考える。フラッシュメモリのセルは、浮遊ゲートに電子を注入し又は逆に浮遊ゲートから電子を流出させることにより、閾値電圧を変化させることによりデータを記憶する。読出し電圧を印加した場合のセル電流の大きさと参照セル電流の大きさをセンスアンプで検出・比較することにより、セルのデータが読み出される。
【００１５】
このとき、その２つのビット線の読出しデータが互いに反対データ（“１”と“０”）であった場合には、高い読出し電位が低い読出し電位に影響されて低下し、これにより、参照電流との間のマージン（センスマージン）が小さくなるという問題があった（図１９参照）。このセンスマージンの減少は、読出し速度の低下や歩留まり低下を招く。
また例えば、読出し対象とされたメモリセルのビット線に隣接するビット線が不良であった場合などにおいて、その読出し対象のメモリセルのビット線の電位が、その不良ビット線の電位に影響されて低下することが生じ、これにより、参照電流との間のマージンが小さくなるという問題があった。この場合、やはり読出し速度は低下してしまう。
【００１６】
本発明は、上記の問題点に鑑みてなされたものであり、電源電圧が低下しても出力電圧を高く保つことができ，よって半導体記憶装置に利用された場合において大きな読出し速度を維持することのできる定電圧発生回路を提供することを目的とする。また、本発明は、読出し電流と参照電流との間のマージンを十分な大きさに保つことができ大きな読出し速度を維持することのできる半導体記憶装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記目的の達成のため、本出願の第１の発明に係る定電圧発生回路は、第１のトランジスタと第２のトランジスタとを含みこの第１のトランジスタと第２のトランジスタとの閾値電圧の差に依存して決定される動作点によって決定される第１電圧及び第１電流を発生する第１定電流発生回路と、前記第１電流に比例した第２電流を発生する第２定電流発生回路と、ゲートとドレインが接続された第３のトランジスタを含みこの第３のトランジスタに前記第２電流を流すときに発生する第２電圧を発生する電圧発生回路とを備えたことを特徴とする。
【００１８】
この第１の発明に係る定電圧発生回路において、前記第３のトランジスタの閾値電圧が前記第１のトランジスタ及び前記第２のトランジスタの閾値電圧よりも高くなるようにすることができる。
【００１９】
また、この第１の発明に係る定電圧発生回路において、前記第３のトランジスタのトランスコンダクタンスは前記第１及び第２のトランジスタのトランスコンダクタンスよりも低くすることができる。
【００２０】
上記目的の達成のため、本出願の第２の発明に係る定電圧発生回路は、第１の電流経路、第２の電流経路及び第３の電流経路を備え、前記第１の電流経路は、ダイオード接続された第１導電型の第１ＭＩＳトランジスタと、低しきい電圧を有する第２導電型の第２ＭＩＳトランジスタと第１の抵抗とを直列に接続して構成され、前記第２の電流経路は、前記第１ＭＩＳトランジスタとカレントミラー接続された第１導電型の第３ＭＩＳトランジスタと、前記第２ＭＩＳトランジスタのしきい電圧よりも高いしきい電圧を有しかつダイオード接続された第２導電型の第４ＭＩＳトランジスタとを直列に接続して構成され、前記第３の電流経路は、前記第１ＭＩＳトランジスタとカレントミラー接続された第１導電型の第５ＭＩＳトランジスタにより構成され、前記第２ＭＩＳトランジスタのゲート及び前記第４ＭＩＳトランジスタのゲートは互いに接続されているとともに、前記第３の電流経路には、前記第４ＭＩＳトランジスタのしきい電圧よりも高いしきい電圧を有しかつダイオード接続された第２導電型の第６ＭＩＳトランジスタから構成される定電圧出力部が接続されたことを特徴とする。
【００２１】
本出願の第３の発明に係る定電圧発生回路は、第１の電流経路、第２の電流経路及び第３の電流経路を備え、前記第１の電流経路は、ダイオード接続された第１導電型の第１ＭＩＳトランジスタと、低しきい電圧を有する第２導電型の第２ＭＩＳトランジスタと第１の抵抗とを直列に接続して構成され、前記第２の電流経路は、前記第１ＭＩＳトランジスタとカレントミラー接続された第１導電型の第３ＭＩＳトランジスタと、前記第２ＭＩＳトランジスタのしきい電圧よりも高いしきい電圧を有しかつダイオード接続された第２導電型の第４ＭＩＳトランジスタとを直列に接続して構成され、前記第３の電流経路は、前記第１ＭＩＳトランジスタとカレントミラー接続された第１導電型の第５ＭＩＳトランジスタにより構成され、前記第２ＭＩＳトランジスタのゲート及び前記第４ＭＩＳトランジスタのゲートは互いに接続されているとともに、前記第３の電流経路には、ダイオード接続された第２導電型の第６ＭＩＳトランジスタと、該第６ＭＩＳトランジスタのオン抵抗値よりも大きな抵抗値を有する第２の抵抗とを接続して構成される定電圧出力部が接続されていることを特徴とする。
【００２２】
本出願の第４の発明に係る定電圧発生回路は、第１の電流経路、第２の電流経路及び第３の電流経路を備え、前記第１の電流経路は、ダイオード接続された第１導電型の第１ＭＩＳトランジスタと、低しきい電圧を有する第２導電型の第２ＭＩＳトランジスタと第１の抵抗とを直列に接続して構成され、前記第２の電流経路は、前記第１ＭＩＳトランジスタとカレントミラー接続された第１導電型の第３ＭＩＳトランジスタと、前記第２ＭＩＳトランジスタのしきい電圧よりも高いしきい電圧を有しかつダイオード接続された第２導電型の第４ＭＩＳトランジスタとを直列に接続して構成され、前記第３の電流経路は、前記第１ＭＩＳトランジスタとカレントミラー接続された第１導電型の第５ＭＩＳトランジスタにより構成され、前記第２ＭＩＳトランジスタのゲート及び前記第４ＭＩＳトランジスタのゲートは互いに接続されているとともに、前記第３の電流経路には、前記第４ＭＩＳトランジスタのトランスコンダクタンスよりも低いトランスコンダクタンスを有しかつダイオード接続された第２導電型の第６ＭＩＳトランジスタから構成される定電圧出力部が接続されていることを特徴とする。
【００２３】
本出願の第５の発明に係る定電圧発生回路は、第１の電流経路、第２の電流経路及び第３の電流経路を備え、前記第１の電流経路は、ダイオード接続された第１導電型の第１ＭＩＳトランジスタと、低しきい電圧を有する第２導電型の第２ＭＩＳトランジスタと第１の抵抗とを直列に接続して構成され、前記第２の電流経路は、前記第１ＭＩＳトランジスタとカレントミラー接続された第１導電型の第３ＭＩＳトランジスタと、前記第２ＭＩＳトランジスタのしきい電圧よりも高いしきい電圧を有しかつダイオード接続された第２導電型の第４ＭＩＳトランジスタとを直列に接続して構成され、前記第３の電流経路は、前記第１ＭＩＳトランジスタとカレントミラー接続された第１導電型の第５ＭＩＳトランジスタにより構成され、前記第２ＭＩＳトランジスタのゲート及び前記第４ＭＩＳトランジスタのゲートは互いに接続されているとともに、前記第３の電流経路には、ダイオード接続された第２導電型の第６ＭＩＳトランジスタから構成される定電圧出力部が接続され、前記第３の電流径路を流れる第３電流は前記第２電流径路を流れる第２電流よりも大きくされたことを特徴とする。
【００２４】
上記第２乃至第５の発明において、前記第１の抵抗の抵抗値は第２ＭＩＳトランジスタのオン抵抗よりも大とすることができる。また、前記第１ＭＩＳトランジスタ、前記第３ＭＩＳトランジスタ及び前記第５ＭＩＳトランジスタはｐＭＯＳトランジスタであってそのソースが電源電圧に接続されるものであり、前記第２ＭＩＳトランジスタ、前記第４ＭＩＳトランジスタ及び前記第６ＭＩＳトランジスタはｎＭＯＳトランジスタであるものとすることができる。
【００２５】
また、上記第２乃至第５の発明において、前記第６ＭＩＳトランジスタと並列に接続され、前記定電圧出力部の出力端子の電荷の放電を加速する加速回路を備えることができる。この加速回路は、分圧抵抗と、その分圧抵抗からの出力電圧をゲートに入力させるＭＩＳトランジスタとを並列に接続して構成することができる。
【００２６】
本出願に係る第６の発明に係る半導体記憶装置は、ビット線をワード線を互いに交差するように配置するとともに、その交差部に電流読出し型のメモリセルが配置されたメモリセルアレイと、前記ビット線からの電流を検知し増幅するセンスアンプと、前記ビット線の電圧の上限を規定するクランプ用トランジスタとを備え、前記第２乃至第５の発明に係る定電圧発生回路からの出力電圧を前記クランプ用トランジスタのゲートに入力させるように構成されたことを特徴とする。
【００２７】
上記目的の達成のため、本出願の第7の発明に係る半導体記憶装置は、複数のワード線と複数のビット線の交点に設けられ該ビット線を介して電流を流しその電流量の大きさによってデータの読み出しが行われる複数のメモリセルを含むメモリセルアレイと、前記ビット線と電気的に接続される複数のデータ線と、カラムアドレス信号に基づき前記ビット線を選択し前記データ線と接続するカラムゲートとを備えた半導体記憶装置において、前記複数のビット線のうち隣接するビット線同士は、それぞれ前記複数のデータ線のうち互いに隣接していないデータ線に接続されるように構成されたことを特徴とする。
【００２８】
上記目的の達成のため、本出願の第８の発明に係る半導体記憶装置は、複数のメモリセルブロックから構成され前記複数のメモリセルブロックのそれぞれには複数のワード線と複数のローカルビット線との交点に設けられ該ローカルビット線を介して電流を流しその電流量の大きさによってデータの読出しが行われる複数のメモリセルが配列されたメモリセルアレイと、前記各ローカルビット線と電気的に接続される複数のメインビット線と、前記複数のメインビット線と電気的に接続される複数のデータ線と、カラムアドレス信号に基づき前記ローカルビット線を選択し前記メインビット線と接続するローカルカラムゲートと、カラムアドレス信号に基づき前記メインビット線を選択し前記データ線と接続するメインカラムゲートとを備えた半導体記憶装置において、前記複数のメインビット線のうち隣接するメインビット線同士は、それぞれ前記複数のデータ線のうち互いに隣接していないデータ線に接続されるように構成されたことを特徴とする。
【００２９】
【発明の実施の形態】
以下、本発明に係る定電圧発生回路の実施の形態を、図面に基づいて詳細に説明する。
本実施の形態に係る定電圧発生回路は、図１（ａ）に示すように、定電流発生回路１０と、定電流発生回路４０と、定電圧出力部３０とから構成される。
【００３０】
定電流発生回路１０は、トランジスタｎ１とｎ２とを備えている。トランジスタｎ１のゲートとトランジスタｎ２のゲートは互いに接続されていると共に、そのソース又はドレインには同一の大きさの電流Ｉｎ１，Ｉｎ２が流れるようにされている。また、両トランジスタｎ１，ｎ２の閾値電圧は異なる値とされる。この閾値電圧の大きさの差によって、図１（ｂ）に示すように、この定電流発生回路１０の出力電流Ｉ１が、両トランジスタの電圧―電流特性の交点Ｃにより決定される。また、この定電流発生回路１０は、定電圧Ｖ１も出力する。
なお、図１（ｆ）に示すように、両トランジスタｎ１，ｎ２の閾値電圧は同じ値とし、代わりに両トランジスタｎ１，ｎ２のトランスコンダクタンスの値を異ならせ、このトランスコンダクタンスの大きさの差によって、図１（ｂ）の交点Ｃが決定されるようにしてもよい。
【００３１】
定電流発生回路４０は、この出力電流Ｉ１に比例した定電流Ｉ２を生成する。定電圧出力部３０は、ダイオード接続され且つソース−ドレーン間電圧の増加に対して電流が単調に増加する（即ち、傾きが正の）電圧−電流特性を有するトランジスタｎ３を備えており、このトランジスタｎ３に定電流Ｉ２が流れるようにされている。これにより、この定電圧出力部３０より、このトランジスタｎ３の電流−電圧特性（図１（ｃ）のＩｎ３）と定電流Ｉ２とにより決定される電圧Ｖｏが出力される。この出力電圧Ｖｏは、電流Ｉ２の大きさや定電圧出力部３０の電圧−電流特性等を適当に選ぶことにより、Ｖｏ＞Ｖ１となるようにすることができる。
【００３２】
例えば、図１（ｂ）に示すように、トランジスタｎ3の特性をトランジスタｎ２と同じとし、定電流発生回路４０により出力電流Ｉ１の２倍の電流Ｉ２を流すと、出力電圧ＶｏをＶ１よりも大きくすることが出来る。また、図１（ｃ）に示すように、トランジスタｎ3の閾値電圧をトランジスタｎ２の閾値電圧よりも大きくし、さらに定電流発生回路４０により出力電流Ｉ１の２倍の電流Ｉ２を流すと、図１（ｂ）の場合よりも更に出力電圧ＶｏをＶ１よりも大きくすることが出来る。また、図１（ｄ）に示すように、トランジスタｎ３のトランスコンダクタンスをトランジスタｎ２のトランスコンダクタンスよりも小さくし、さらに定電流発生回路４０により出力電流Ｉ１の２倍の電流Ｉ２を流すと、図１（ｂ）の場合よりも更に出力電圧ＶｏをＶ１よりも大きくすることが出来る。また、図１（ｅ）に示すように、定電流発生回路４０がＩ１と同じ電流Ｉ２を流し、かつトランジスタｎ3の特性（閾値電圧、トランスコンダクタンス）をトランジスタｎ２のそれとは異ならせるようにしても、同様に出力電圧ＶｏをＶ１よりも大きくすることができる。
また、この出力電圧Ｖｏは、定電流Ｉ２の大きさと定電圧出力部３０の特性によってのみ決定され、電源電圧Ｖｃｃに依存しない。このため、電源電圧Ｖｃｃが低下しても出力電圧Ｖｏは高く保つことが出来る。
【００３３】
以下、この本発明に係る定電圧発生回路を実現するための具体的な回路の例を図面に沿って説明する。
［本発明に係る定電圧発生回路の第１の実施の形態］
図２は、本発明に係る定電圧発生回路の第１の実施の形態を示すものである。図２（ａ）に示すように、本実施の形態に係る定電圧発生回路１´は、定電流発生回路１０´と、スイッチング回路２０´、定電圧出力部３０とから構成される。定電流発生回路１０´は、ｎＭＯＳトランジスタｎ１，ｎ２，ｐＭＯＳトランジスタｐ１、ｐ２を備えている点で図１８に示す従来の定電流発生回路１０と同一であるが、第1の電流経路１２、第２の電流経路１３に加え、第３の電流経路１４を備えている点で、図１８に示す従来の定電流発生回路１０と異なる。この定電流発生回路１０は、図１の定電流発生回路１０と定電流発生回路４０の２つの機能を果たしている。
この第３の電流経路１４は、ｐＭＯＳトランジスタｐ１、ｐ２とカレントミラー接続されたｐＭＯＳトランジスタｐ５と、これに接続される定電圧出力部３０とにより構成される。
【００３４】
定電圧出力部３０は、ダイオード接続されたｎＭＯＳトランジスタｎ５と、電流経路１４をオン、オフするためのスイッチング用トランジスタ２７を備えている。このトランジスタｎ５のドレインの電位ＮＢＩＡＳが、定電圧発生回路１´の出力電圧Ｖｏとされる。トランジスタｎ５は、トランジスタｎ２のしきい電圧Ｖｔｎ２よりも大きなしきい電圧Ｖｔｎ５を有しており、また、ソース−ドレーン間電圧の増加に対して電流が単調に増加する（即ち、傾きが正の）電圧−電流特性を有する。
【００３５】
スイッチング用トランジスタ２７は、イネーブル信号ＥＮＢを受けて、スイッチング回路２０´の各トランジスタ２１、２２、２４と同時にオン、オフする。なお、図２（ａ）に示すように、トランジスタｐ５のソースと電源電圧Ｖｃｃとの間には、トランジスタ２５と同様の特性を有しゲートが接地されたトランジスタ２６が接続されており、トランジスタｐ１、ｐ２、ｐ５のソース電圧を揃える機能を果たしている。また、本実施の形態では、Ｖｔｎ１とＶｔｎ２との差をできるだけ小さくし、これにより、トランジスタｎ１，ｎ２の共通ゲート（接続点Ｏ２）の電位をできるだけ小さくしておく。これは、従来技術（図１８）よりも低い電源電圧の最低値Ｖｃｃｍｉｎを保証するためである。
【００３６】
次に、図２（ａ）に示す定電圧発生回路の動作を説明する。イネーブル信号ＥＮＢが入力されると、スイッチング回路２０´の各トランジスタ２１，２２，２４，及び定電圧出力部３０のトランジスタ２７がオンとされ、定電流発生回路１０´が非活性状態から活性状態へと切り換えられる。
カレントミラー回路を構成するトランジスタｐ１、ｐ２、ｐ５により、これらのトランジスタを流れる電流Ｉｐ１，Ｉｐ２，Ｉｐ５は等しくなる。
【００３７】
図２（ｃ）に示すように、トランジスタｎ１のゲートとトランジスタｎ２のゲートとの接続点Ｏ２の電位Ｖａは、図１８に示す従来技術と同様、電流Ｉｎ１の電圧−電流特性曲線Ａと、電流Ｉｎ２の電圧−電流特性曲線Ｂとの交点Ｃにより決定される。
電流経路１４の負荷曲線は、図２（ｃ）に示す曲線Ｆのようになる。一方、ダイオード接続されたトランジスタｎ５のドレイン電圧と電流Ｉｎ５との関係は、図２（ｃ）に示す曲線Ｇのような、しきい電圧Ｖｔｎ５を横軸の切片とした指数関数的曲線Ｇとなる。この２つの曲線ＦとＧの交点Ｈにより、出力電圧とされる接続点ＮＢＩＡＳの電位が決定され、出力電圧Ｖｏの大きさが決まる。
【００３８】
図２（ｃ）からも明らかなように、従来技術（図１８）の最終出力電圧Ｖｏに相当するＶａを下げることによって、数式１で示されるＶｃｃｍｉｎを下げることができる。従って、従来技術の場合に比し、電源電圧Ｖｃｃが低下した場合でも出力電圧Ｖｏを高く保つことができる。
なお、図２（ａ）において、低閾値電圧を有するトランジスタｎ１の代わりに、図２（ｄ）に示すように、トランジスタｎ２と閾値電圧が同じで、トランスコンダクタンスがトランジスタｎ２のそれよりも大きいトランジスタｎ１´を使用するようにし、これにより図２（ｃ）に示す特性を得るようにしてもよい。これは、両トランジスタｎ１，ｎ２のチャネル長を同じとし、トランジスタｎ１のチャネル幅Ｗ１をトランジスタｎ２のチャネル幅Ｗ２よりも大きくすることにより達成できる。
【００３９】
［本発明に係る定電圧発生回路の第２の実施の形態］
上記第１の実施の形態では、トランジスタｎ５のしきい電圧Ｖｔｎ５をトランジスタｎ２のしきい電圧Ｖｔｎ２よりも高くしたが、本実施の形態では、図３（ａ）に示すように、しきい電圧Ｖｔｎ５をＶｔｎ２と等しくするとともに、トランジスタｎ５のドレインとトランジスタｐ５との間に抵抗４１を接続している。抵抗４１の抵抗値Ｒ２は、トランジスタｎ５のオン抵抗よりも十分大きくする。これにより、電流Ｉｎ５の特性曲線が、傾き１／Ｒ２の直線になるように、抵抗４１の電圧降下分だけ、Ｖａより高い出力電圧Ｖｏを得ることができる。
また、図３（ｂ）に示すようなダイオード４２を接続してもよい。この場合、トランジスタｎ５のしきい電圧Ｖｔｎ５はトランジスタｎ２のしきい電圧Ｖｔｎ２と同じで構わない。なお、この図３（ａ）（ｂ）の抵抗４１やダイオード４２をトランジスタｎ５とトランジスタ２７の間に接続してもよい。
また、図３（ｃ）に示すように、ダイオード接続したトランジスタｎ６をトランジスタｎ５と直列接続してもよい。また、２つ以上のダイオード接続したトランジスタをトランジスタｎ５と直列接続するようにしてもよい。
【００４０】
［本発明に係る定電圧発生回路の第３の実施の形態］
第１の実施の形態では、トランジスタｎ５のしきい電圧Ｖｔｎ５をトランジスタｎ２のしきい電圧Ｖｔｎ２よりも高くしたが、本実施の形態では、しきい電圧Ｖｔｎ５はＶｔｎ２と等しくするとともに、トランジスタｎ５のトランスコンダクタンスｇｍ５をトランジスタｎ２のトランスコンダクタンスｇｍ２よりも小さくしている。これにより、図４に示すように、電流Ｉｎ５の特性曲線Ｇ´は、横軸の切片は曲線Ｂのそれと同じとなるが、その傾きは曲線Ｂよりも小さくなる。このため、曲線Ｆとの交点Ｈ（動作点）で決まる出力電圧Ｖｏは、第１の実施の形態と同様に接続点Ｏ２の電位Ｖａよりも高く保つことができる。
【００４１】
［本発明に係る定電圧発生回路の第４の実施の形態］
第１の実施の形態では、トランジスタｎ５のしきい電圧Ｖｔｎ５をトランジスタｎ２のしきい電圧Ｖｔｎ２よりも高くしたが、本実施の形態では、トランジスタｎ５の特性をトランジスタｎ２のそれと同じにするとともに（図５参照）、トランジスタｐ５のサイズを変えることにより電流Ｉｐ５の大きさをＩｐ２よりも大きくする。これにより、曲線Ｆとの交点Ｈ（動作点）で決まる出力電圧Ｖｏは、第１の実施の形態と同様に接続点Ｏ２の電位Ｖａよりも高く保つことができる。
［本発明に係る定電圧発生回路の第５の実施の形態］
上記第１乃至第３の形態において、トランジスタｎ５の電流Ｉｎ５の曲線Ｇ（Ｇ´）の傾きが小さくなると、イネーブル信号ＥＮＢにより定電圧発生回路１´が活性状態になってから、出力電圧が初期状態ＶｃｃからＶｏに収束するまでの間の時間（遷移時間）が長くなり、回路の動作が遅くなるという問題が生じる。
【００４２】
そこで、本実施の形態では、図６に示すように、トランジスタｎ５と並列に加速回路５０を接続している。加速回路５０は、直列接続された抵抗５１（抵抗値Ｒ３）、抵抗５２（抵抗値Ｒ４）と、この抵抗５１，５２と並列に接続されたｎＭＯＳトランジスタｎ６とを備えている。トランジスタｎ６のゲートは抵抗５１、５２の接続点Ｏ３に接続されている。イネーブル信号ＥＮＢがＨからＬに変わり、トランジスタｎ６がオンすると、定電圧出力部３０の出力端子の電荷が放電され、これにより遷移時間が短縮される。抵抗５１及び５２並びにトランジスタｎ６には、出力電圧がＶｏに収束した後は電流が流れないようにしなければならない。このため、本実施の形態では、Ｒ３＋Ｒ４がトランジスタｎ５のオン抵抗よりも十分大きくされている。また、トランジスタｎ６は、出力電圧がＶｏに収束したらオフとなるように構成されている。具体的には、トランジスタｎ６のしきい電圧をＶｔｎ６とした場合、
【００４３】
【数２】
Ｖｔｎ６＞＝Ｖｏ×Ｒ４／（Ｒ３＋Ｒ４）
【００４４】
となるようにすることにより、出力電圧がＶｏとなった時点でトランジスタｎ６をオフとすることができる。
図６では、図３（ａ）の回路に加速回路５０を付加した例を示したが,図２、図３（ｂ）（ｃ）の回路に加速回路５０を付加してもよいことは言うまでもない。
【００４５】
［本発明に係る定電圧発生回路の利用例］
次に、本発明の第１乃至第５の実施の形態の定電圧発生回路の、半導体集積回路中での利用例を説明する。
ここでは、本発明の実施の形態の定電圧発生回路をフラッシュメモリのクランプ回路に適用した場合について説明する。
【００４６】
図７に、フラッシュメモリの構成の一例をブロック図で説明する。図７に示すフラッシュメモリは、メモリセルアレイ６０、カラムゲート７０、レファレンスセルアレイ８０、ダミーカラムゲート９０、センスアンプ１００、クランプ回路１１０、プログラム回路１２０、ＩＯバッファ１３０、アドレスバッファ１４０、カラムデコーダ１５０、ロウデコーダ１６０、ブロックデコーダ１７０、チャージポンプ回路１８０、電圧スイッチ回路１９０、制御回路２００、及びコマンドレジスタ２１０、バイアス回路２２０から大略構成される。
【００４７】
メモリセルアレイ６０は、複数本のワード線ＷＬｓと、複数本のビット線ＢＬｓと、このワード線ＷＬｓとビット線ＢＬｓの交点に設けられる複数のメモリセルＭＣとを備えている。
カラムゲート７０は、メモリセルアレイ６０の特定のビット線ＢＬを選択する機能を備えており、ビット線ＢＬを選択する信号を入力させるためのコラム線ＣＯＬと接続されている。
【００４８】
リファレンスセルアレイ８０は、参照ビット線ＲＢＬと、この参照ビット線ＲＢＬに沿って配置される参照セルとダミーセルとから構成される。
ダミーカラムゲート９０は、メモリセルアレイ６０とリファレンスセルアレイ８０の容量を揃えるために設けられている。
【００４９】
センスアンプ１００は、メモリセルアレイ６０の読出し電位とリファレンスセルアレイ８０の読出し電位とを比較してメモリセルＭＣのデータを読み出すものである。
クランプ回路１１０は、バイアス回路２２０からの出力電圧Ｖｏに基づき、ビット線ＢＬ、ＲＢＬの電位の上限を規定する。
プログラム回路１２０は、メモリセルアレイ６０にデータを書き込む場合において、メモリセルＭＣのドレインに書込み電圧を出力するものである。
【００５０】
ＩＯバッファ１３０は、読出し時にはセンスアンプ１００でセンスされたメモリセルＭＣのデータを保持し、書込み時には書込みデータを保持しておきプログラム回路１２０に書込み電圧を出力させるものである。
アドレスバッファ１４０は、読出し又は書込みの対象となるメモリセルＭＣのアドレスデータを保持し、カラムデコーダ１５０、ロウデコーダ１６０に向けてこのアドレスデータを出力するように構成されている。カラムデコーダ１５０は、アドレスデータのうちカラムアドレスデータをデコードし、コラム線ＣＯＬを選択する。ロウデコーダ１６０は、アドレスデータのうちロウアドレスデータをデコードし、ワード線ＷＬを選択する。
【００５１】
ブロックデコーダ１７０は、メモリセルアレイ６０中の複数のメモリセルブロックのうちの１つを選択するためのブロックアドレスデータをデコードし、そのデコード出力に基づいて特定のブロックを選択するためのものである。
チャージポンプ回路１８０は、メモリセルＭＣのデータ読出し、書込み又は消去のための各電圧を発生させるためのものであり、電圧スイッチ回路１９０は、チャージポンプ回路１８０で発生された読出し電圧、書込み電圧又は消去電圧を、制御回路２００からの制御信号に基づき、カラムデコーダ１５０、ロウデコーダ１６０に向けて転送するためのものである。
【００５２】
また、コマンドレジスタ２１０は、読出し、書込み、消去など、入力されたコマンドを保持するためのものである。
バイアス回路２２０には、本実施の形態にかかる定電圧発生回路１´を利用することができる。
図８（ａ）に、メモリセルアレイ６０、カラムゲート７０、レファレンスセルアレイ８０、ダミーカラムゲート９０、センスアンプ１００、クランプ回路１１０の具体的な構成の一例を示す。
【００５３】
メモリセルアレイ６０は、図８（ａ）に示すように、複数本のワード線ＷＬ０、ＷＬ１、・・・・・・ＷＬｎと、複数本のビット線ＢＬ０、・・・・・・ＢＬｋと、このワード線とビット線の交点に設けられる複数のメモリセルＭＣとを備えている。カラムゲート７０は、トランジスタＣＬ３と、特定のビット線ＢＬを選択する信号を入力させるためコラム線ＣＯＬ０、・・・・・・、ＣＯＬｍを備えている。
【００５４】
リファレンスセルアレイ８０は、参照電位を保持した参照セル８１と、ダミーセル８２とからなる。参照セル８１とダミーセル８２とは、参照ビット線ＲＢＬに沿って配置されている。参照セル８１は、参照ワード線ＲＷＬ、ダミーカラムゲート９０から伸びる参照カラム線ＲＣＯＬにより選択される。ダミーセル８２は、ビット線ＢＬと参照ビット線ＲＢＬの容量を揃えるために設けられている。これにより、リファレンスセルアレイ８０は、選択されたメモリセルＭＣのセル電流Ｉcellの大きさを判定するための基準としての電流Ｉrefを発生させる。
ダミーカラムゲート９０は、メモリセルアレイ６０とリファレンスセルアレイ８０の容量を揃えるために設けられている。
【００５５】
センスアンプ１００は、オペアンプ１０１と、負荷トランジスタ１０２，１０２´とを備えている。負荷トランジスタ１０２、１０２´は、電源電圧Ｖｃｃと後述するクランプトランジスタ１１１、１１１´との間に接続されるとともに、そのゲート・ドレインが接続されており、これにより電流源負荷として機能する。
【００５６】
クランプ回路１１０は、前述した第１乃至第４の実施の形態の定電圧発生回路１´からの出力電圧Ｖoをゲートに入力させるクランプ用トランジスタ１１１、１１１´を備えている。これにより、ビット線ＢＬ、ＲＢＬの電位の上限が、定電圧発生回路１からの出力電圧Ｖｏと、クランプ用トランジスタ１１１、１１１´のしきい電圧Ｖｔｃとの差Ｖｏ―Ｖｔｃに抑えられる。
【００５７】
このような構成において、選択されたメモリセルＭＣのデータ読出しを行った場合、ビット線ＢＬに流れる電流Ｉｃｅｌｌの電圧−電流特性曲線は、メモリセルに保持されるデータが“１”である場合には、図８（ｂ）に示す曲線Ｊのようになり、“０”である場合には、図８（ｂ）に示す曲線Ｋのようになる。
一方、クランプ回路１１０のトランジスタ１１１、１１１´を流れる電流Ｉloadは直線Ｌのようになる。このため、選択されたメモリセルＭＣが保持するデータが“１”である場合には、オペアンプ１０１のセンスノードＳＮの電圧は、曲線Ｊと曲線Ｌの交点Ｃ１で表される電圧Ｖ１となる。また、選択されたメモリセルＭＣが保持するデータが“０”である場合には、オペアンプ１０１のセンスノードＳＮの電圧は、曲線Ｋと曲線Ｌの交点Ｃ２で表される電圧Ｖ２となる。
【００５８】
また、リファレンスセルアレイ８０を流れる参照電流Ｉｒｅｆは曲線Ｍで表され、オペアンプ１０１のリファレンスノードＲＮの電圧は、この曲線Ｍと曲線Ｌの交点Ｃ３で表される電圧ＶＲとなる。オペアンプ１０１は、センスノードＳＮの入力電圧がＶＲに比して大か小かを検出することにより、選択されたメモリセルＭＣの保持データが“１”なのか“０”なのかを判定することができる。
【００５９】
ところで、図８（ａ）に示すようなＮＯＲセル型フラッシュメモリにおいては、弱い書き込みモードとなる読出し動作を繰り返すことにより、次第にセルのしきい電圧が変化する。例えば、１０年間読出しをすることを条件とするならば、ビット線の電圧ＶＢＬは１．５Ｖ以下に保つのが望ましい。この役割を果たすのがクランプ用トランジスタ１１１、１１１´である。しかし、電源電圧Ｖｃｃが低下し、定電圧発生回路１´の出力電圧Ｖｏが低下すると、読出し時間が長くなり、メモリの性能が低下してしまう。
【００６０】
本発明に係る定電圧発生回路１´によれば、電源電圧Ｖｃｃが低下したとしても出力電圧Ｖｏを低下させる必要がないため、セル電流Ｉcellを十分な大きさとすることができ、読出し時間が長時間化することを防止できる。
図８では、メモリセルＭＣとしてＭＯＳトランジスタを採用しているが、他の素子もメモリセルＭＣとして利用可能であり、例えばＭＮＯＳセル、ＭＯＮＯＳセル、ＭＲＡＭセル、相転移セル等が採用できる。
これらの例示のセルのいずれが使用される場合でも、データの信頼性のため、読出し時にビット線電圧が高くなり過ぎてはいけないため、ビット線電圧をクランプしなければならない。このため、これらの場合にも、図８に示すクランプ回路１１０が有効となる。
【００６１】
次に、本発明に係る半導体記憶装置の実施の形態を図面に基づいて説明する。［本発明に係る半導体記憶装置の第１の実施の形態］
図９は、本発明に係る半導体記憶装置の第１の実施の形態に係る半導体記憶装置の主要部を示す回路図である。
メモリセルアレイＭＣＡは、複数のワード線ＷＬｓと複数のビット線ＢＬｓの交点に設けられる複数のメモリセルＭＣを含んでいる。メモリセルＭＣは、酸化膜と制御ゲートとの間に浮遊ゲートが積層されたスタックトゲート型のＭＯＳトランジスタであるものとする。すなわち、メモリセルＭＣの制御ゲートはワード線ＷＬに接続され、メモリセルＭＣのドレインはビット線ＢＬに接続されている。浮遊ゲートに電子が注入され閾値電圧が高くなった状態が“０”データ、逆に低い状態が“１”データとされる。“１”データの場合には、ビット線ＢＬに電流が流れるので、これを図示しない参照セルからの電流値と比較することにより、データの読出しを行うことができる。
【００６２】
カラムゲート３４０は、図示しないカラムデコーダからのカラムアドレス信号に基づき複数のビット線ＢＬｓを同時にデータ線ＤＬｓに接続するためのものである。また、カラムゲート３４０は、複数のビット線ＢＬｓのうち隣接するビット線同士を、それぞれ複数のデータ線ＤＬｓのうち互いに隣接していないデータ線に接続するように構成されている。
【００６３】
図９に示す例では、ビット線ＢＬ１〜ＢＬ４と、データ線ＤＬ１〜ＤＬ４が設けられ、それぞれ末尾の番号が同じもの同士が接続されている。
しかし、データ線ＤＬｓの配列順がビット線ＢＬｓの配列順とは変えられている。すなわち、ビット線ＢＬｓの配列順は左から右へ昇順とされている一方、データ線ＤＬｓの方は、末尾番号が隣接するもの同士は隣り合わないように配置されている。これにより、隣接する信号線（ビット線ＢＬｓ及びデータ線ＤＬｓ）の対向長を２分の１に短くすることができ、これにより、信号線間の寄生容量の影響を小さくすることができる。例えば、あるビット線ＢＬｉに配列されたメモリセルＭＣのデータが“１”であり、このビット線ＢＬｉに隣接するビット線ＢＬi+1に配列されるメモリセルＭＣのデータが“０”である場合などにおいても、容量結合によるビット線電位の低下が抑制される。このため、センスアンプの読みマージンを大きくすることが可能となる。
【００６４】
［本発明に係る半導体記憶装置の第２の実施の形態］
図１０は、本発明に係る半導体記憶装置の第２の実施の形態を示すものであり、データ線ＤＬｓがビット線ＢＬｓの延設方向と垂直な方向に延設される例を示している。この例でも、複数のビット線ＢＬｓのうち隣接するビット線同士を、それぞれ複数のデータ線ＤＬｓのうち互いに隣接していないデータ線に接続することにより、図９のものと同様の効果を得ている。図１１に示すように、メモリセルアレイＭＣＡが複数のメモリセルアレイブロック（ＭＣＢ１、ＭＣＢ２）で構成され、それぞれにカラムゲート３４０（３４０−１、３４０−２）が接続される場合にも、図１０と同様に配線することができる。
【００６５】
図１２は、複数のメモリセルアレイブロック（ＭＣＢ1、ＭＣＢ２）を、ビット線ＢＬｓの延びる方向に配置した例を示している。この例では、データ線ＤＬｓをこの複数のブロックＭＣＢ１、ＭＣＢ２に亘りビット線ＢＬｓと平行に延設させている。また、図１２に示すように、このデータ線ＤＬｓを、各メモリセルアレイブロックＭＣＢの間においてツイストさせている。これにより、図９の例と同様に、信号線の対向長が短くなる。
【００６６】
図１３は、マトリクス状（２×２）に配置された複数のメモリセルアレイブロックＭＣＢ０〜ＭＣＢ３ごとに配線されるビット線ＢＬ０〜ＢＬ３がメインビット線ＭＢＬｓに接続された例を示している。
各メモリセルアレイブロックＭＣＢ０−３にはカラムゲート３４０−１〜３が各々設けられている。カラムゲート３４０−１〜３は、それぞれ信号Ｃ１―Ｃ４の入力により、１つのメモリセルアレイブロックＭＣＢ内のビット線ＢＬを同時にメインビット線ＭＢＬに接続するようにされている。また、メインビット線ＭＢＬｓとデータ線ＤＬｓとの間には、各メモリセルアレイブロックＭＣＢ０−３を選択するためのグローバルカラムゲート３４５（３４５−１、３４５−２）が設けられている。メモリセルアレイブロックＭＣＢ１又はＭＣＢ２が選択される場合には、グローバルカラムゲート３４５−１に選択信号Ｄ０が入力される。一方、メモリセルアレイブロックＭＣＢ２又はＭＣＢ３が選択される場合には、グローバルカラムゲート３４５−２に選択信号Ｄ１が入力される。
【００６７】
メインビット線ＭＢＬｓは、ビット線ＢＬｓと平行に延設され、その延設方向に設けられたメモリセルアレイブロックＭＣＢ同士はこのメインビット線ＭＢＬｓを共有している。また、メインビット線ＭＢＬｓは、メモリセルアレイブロックのＭＣＢｓの間の領域３６０においてツイストされ、これにより対抗長が短くされている。また、メインビット線ＭＢＬｓのうち、データ線ＤＬの手前（グローバルカラムゲート３４５の手前）の部分で隣接するメインビット線同士は、それぞれ複数のデータ線ＤＬｓのうち互いに隣接していないデータ線に接続される。これにより、例えば、データ線ＤＬｓから遠い側にあるメモリセルアレイブロックＭＣＢ１、ＭＣＢ３の隣接するビット線ＢＬｓに関しては、上述の領域３６０でのツイスト部分により全体の信号線（ビット線ＢＬ、メインビット線ＭＢＬ、データ線ＤＬ）の対向長が短くされている。また、データ線ＤＬから近い側にあるメモリセルアレイブロックＭＣＢ２、ＭＣＢ４の隣接するビット線ＢＬｓに関しても、上記のデータ線ＤＬｓとメインビット線ＭＢＬｓとの接続関係により、同様に対向長が短くされる。
図１４は、図１３の例を更に変形した例であり、データ線ＤＬｓが１回ツイストされ、これによりデータ線ＤＬｓの対向長が短くされ、データ線ＤＬによる寄生容量の増加が抑止されている。
【００６８】
［本発明に係る半導体記憶装置の第３の実施の形態］
図１５は、本発明に係る半導体記憶装置の第３の実施の形態を示すものであり、１つのメインビット線ＭＢＬに２本のビット線ＢｋＢＬｉ、
ＢｋＢＬi+1が接続され得るように構成され、いずれのビット線を接続するかをローカルカラムゲート４２０で選択するようにされている例を示している。データ線ＤＬとメインビット線ＭＢＬの接続関係は上記の実施形態のものと同じであり、これにより対向長が短くされている。
【００６９】
［本発明に係る半導体記憶装置の第４の実施の形態］
図１６は、本発明に係る半導体記憶装置の第４の実施の形態を示すものであり、図１３と同様に、メインビット線ＭＢＬに沿って複数のメモリセルアレイブロックＭＣＢ１、ＭＣＢ２が配列され、この複数のメモリセルアレイブロックＭＣＢｓがメインビット線ＭＢＬを共有している。そして、メインビット線ＭＢＬは、その複数のメモリセルアレイブロックＭＣＢ１とＭＣＢ２との間の領域３６０においてツイストされており、これにより各ビット線ＢＬの対向長が短くされている。図１６の領域３６０において、実線は第1配線層に配設されるメインビット線ＭＢＬを示しており、点線はこの第１配線層よりも深部に存在する第２配線層に配設されるメインビット線ＭＢＬを示している。
【００７０】
この図１６に示す例では、メモリセルアレイブロックＭＣＢｓ内のビット線ＢＬの配列順は、例えば図１６に示すように左から右方向へ昇順に配列されるなど、各メモリセルアレイブロックＭＣＢで共通とされている。このため、この第４の実施の形態では、中間データ線ＭＤＬとデータ線ＤＬとの間に切替え回路４７０を接続し、選択されたメモリセルアレイＭＣＢｓに応じて中間データ線ＭＤＬとデータ線ＤＬとの接続状態の切替えを行う。例えば上部のメモリセルアレイブロックＭＣＢ２が選択された場合には、中間データ線ＭＤＬ０とデータ線ＤＬ０、中間データ線ＭＤＬ１とデータ線ＤＬ１、中間データ線ＭＤＬ２とデータ線ＤＬ２、中間データ線ＭＤＬ３とデータ線ＤＬ３をそれぞれ接続し、一方下部のメモリセルアレイブロックＭＣＢ１が選択された場合には、中間データ線ＭＤＬ２とデータ線ＤＬ０、中間データ線ＭＤＬ０とデータ線ＤＬ１、中間データ線ＭＤＬ３とデータ線ＤＬ２、中間データ線ＭＤＬ１とデータ線ＤＬ３をそれぞれ接続する。
【００７１】
［本発明に係る半導体記憶装置の第５の実施の形態］
図１７は、本発明に係る半導体記憶装置の第５の実施の形態を示すものである。図１７は、図１６の切替え回路４７０を不要にするため、メモリセルアレイブロックＭＣＢ毎にビット線ＢＬの配列順を異ならせた例を示したものである。図１６では、上部のメモリセルアレイブロックＭＣＢ２では左から右に昇順に配列しているのに対し、下部のメモリセルアレイブロックＭＣＢ１では領域３６０でのツイストによる位置変更を考慮して、ビット線ＢＬの配列順を異ならせている。
【００７２】
以上、本発明に係る半導体記憶装置の実施の形態にについて説明したが、本発明はこれらに限定されるものではない。例えば、上記実施の形態では、４本1組の信号線（ビット線、メインビット線、データ線等）の配列を、配線のツイストなどにより1回だけ変更させ、これにより信号線の対向長を２分の１にしていた。しかし、対向長を更に短くすることもできる。例えば８本１組の信号線の配列をツイストなどにより３回変更することにより、対向長を４分の１にすることができる。または、16本１組の信号線の配列を７回変更することにより、対向長を８分の１にすることもできる。一般に対向長をＮ分の１にしたい場合には、２Ｎ本を１組にして配列の入替えを（２Ｎ-１）回行えばよい。
【００７３】
また、上記の実施の形態では、メモリセルＭＣの閾値電圧の大きさの変化によりデータを保持する形式としていたが、浮遊ゲートへの電荷の蓄積状態に応じて変化するチャネル抵抗の大きさによりデータを保持するようにしてもよい。
また、上記メモリセルＭＣとして、抵抗値が可変とされたＴＭＲ素子を備え、該ＴＭＲ素子の抵抗値の変化によりデータを保持するＭＲＡＭセルを採用してもよい。また、上記メモリセルＭＣとして、非結晶状態と結晶状態との間で切り替わる相変化膜を備えた記憶素子を備え、該記憶素子の抵抗値の変化によりデータを保持する相変化メモリセルを採用してもよい。
また、本実施の形態は、メモリセルＭＣがラッチ回路として機能するＳＲＡＭにも適用可能である。
【００７４】
【発明の効果】
本発明に係る定電圧発生回路は、以上のように構成したので、電源電圧が低下しても出力電圧を高く保つことのでき、従って、例えば半導体記憶装置に利用した場合において、十分なセル電流を確保することができ、読出し時間が長時間化することを防止できるという優れた効果を奏する。
また、本発明に係る半導体記憶装置によれば、読出し電流と参照電流との間のマージンを十分な大きさに保つことができ大きな読出し速度を維持することができる。
【図面の簡単な説明】
【図１】 本発明の基本構成を示す回路図である。
【図２】 発明の第１の実施の形態に係る定電圧発生回路の構成及び特性を示す。
【図３】 本発明の第２の実施の形態に係る定電圧発生回路の構成を示す。
【図４】 本発明の第３の実施の形態に係る定電圧発生回路の特性を示す。
【図５】 本発明の第４の実施の形態に係る定電圧発生回路の特性を示す。
【図６】 本発明の第５の実施の形態に係る定電圧発生回路の構成を示す。
【図７】 本発明に係る低電圧発生回路が適用されるフラッシュメモリの概略構成を示すブロック図である。
【図８】 本発明に係る定電圧発生回路をＮＯＲセル型フラッシュメモリに利用した例を示す。
【図９】 本発明に係る半導体記憶装置の第１の実施の形態を示す。
【図１０】 本発明に係る半導体記憶装置の第２の実施の形態を示す。
【図１１】 図１０に示す第２の実施の形態の変形例を示す。
【図１２】 図１０に示す第２の実施の形態の変形例を示す。
【図１３】 図１０に示す第２の実施の形態の変形例を示している。
【図１４】 図１０に示す第２の実施の形態の変形例を示している。
【図１５】 本発明に係る半導体記憶装置の第３の実施の形態を示す。
【図１６】 本発明に係る半導体記憶装置の第４の実施の形態を示す。
【図１７】 本発明に係る半導体記憶装置の第５の実施の形態を示す。
【図１８】 従来の定電圧発生回路の構成及び特性を示す。
【図１９】 従来の半導体記憶装置における問題点を説明するためのものである。
【符号の説明】
１０、１０´・・・定電流発生回路、 １２，１３、１４・・・電流経路、 ２０、２０´・・・スイッチング回路、 １１、４１、５１、５２・・・抵抗
ｐ１、ｐ２、ｐ５・・・ｐＭＯＳトランジスタ、 ｎ１,ｎ２、ｎ６・・・ｎＭＯＳトランジスタ、 ２１，２２，２４，２７・・・スイッチング用トランジスタ、 ３０・・・定電圧出力部、 ６０・・・メモリセルアレイ、 ７０・・・カラムゲート、 ８０・・・リファレンスセルアレイ、 ９０・・・ダミーカラムゲート、 １００・・・センスアンプ、 １１０・・・クランプ回路
ＷＬ…ワード線、 ＢＬ…ビット線、 ＤＬ…データ線、ＲＢＬ…参照ビット線、 ＲＤＬ…参照データ線、 ３４０…カラムゲート、 ＭＣＡ…メモリセルアレイ、 ＭＣＢ…メモリセルアレイブロック、 ３４５…グローバルカラムゲート、 ４２０…ローカルカラムゲート、 ４７０…切替回路
【発明の属する技術分野】
本発明は、半導体記憶装置等に利用される定電圧発生回路に関し、さらに詳しくは、電源電圧が低下しても高い出力電圧を発生させることができる定電圧発生回路に関する。また本発明は、半導体記憶装置に関し、さらに詳しくは、ビット線、隣接ビット線の状態に拘わらず読み出し対象のメモリセルのビット線電位を高く保ち、参照電位との間のマージンを十分にとることができ、よって読出し速度の低下、読出しエラー等を抑止することのできる半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置においては、例えばビット線電位の上限値を規定するためのクランプ回路などにおいて、定電圧発生回路が使用されている。
また、半導体記憶装置、例えばフラッシュメモリでは、データを読み出そうとするメモリセルを流れるセル電流と、参照セルを流れる参照セル電流を比較することにより、メモリセルのデータを読み出している。
データ読出し時間を短縮化するためには、できるだけこのセル電流は大きくし、参照セル電流との間のマージンが大きくとれるのが好ましい。
【０００３】
図１８（ａ）は従来の定電圧発生回路を示す図である。この定電圧発生回路１は、定電圧を出力する機能を有するウイルソン型定電流発生回路１０と、その活性状態／非活性状態を切り換えるスイッチング回路２０とを備えている。
ウイルソン型定電流発生回路１０は、負の値を有する標準のしきい電圧（Ｖｔｐ）を有するエンハンスメント型（Ｅ型）ｐＭＯＳトランジスタｐ１と、トランジスタｐ１と同じ寸法を有するＥ型ｐＭＯＳトランジスタｐ２と、低しきい電圧Ｖｔｎ１を有するＥ型ｎＭＯＳトランジスタｎ１と、このＶｔｎ１よりも高いしきい電圧Ｖｔｎ２を有するＥ型ｎＭＯＳトランジスタｎ２とを備えている。
【０００４】
トランジスタｐ１はダイオード接続（ドレインとゲートとが接続されていることを意味する。以下同じ）されているとともに、トランジスタｐ１とｐ２とは、互いのゲートを接続されており、これによりカレントミラー回路を構成している。また、このトランジスタｐ１のドレインと接地電圧Ｖｓｓとの間には、ｎＭＯＳトランジスタｎ１と抵抗１１とが接続されており、第１の電流経路１２を形成している。この抵抗１１の抵抗値Ｒ１は、ｎＭＯＳトランジスタｎ１のオン抵抗よりも大きいものとする。
【０００５】
一方、トランジスタｐ２のドレインと接地電圧Ｖｓｓとの間には、ｎＭＯＳトランジスタｎ２と、後述するスイッチング回路２０のスイッチング用トランジスタ２４が接続されており、第２の電流経路１３を形成している。トランジスタｎ１のゲートはトランジスタｎ２のゲート及びドレインと接続されており、このトランジスタｎ２のドレインの電位ＮＢＩＡＳが定電圧発生回路１の出力電圧Ｖｏとされる。
【０００６】
スイッチング回路２０は、スイッチング用ｐＭＯＳトランジスタ２１、２２、インバータ２３、及びスイッチング用ｎＭＯＳトランジスタ２４を備えている。ｐＭＯＳトランジスタ２１は、ｐＭＯＳトランジスタｐ１のソースと電源電圧Ｖｃｃとの間に接続されている。図１８（ｂ）に示すようなイネーブル信号ＥＮＢによりトランジスタ２１がオフからオンに切り替わることにより、ｐＭＯＳトランジスタｐ１、ｎＭＯＳトランジスタｎ１により構成される第１電流経路１２がオンになる。なお、ｐＭＯＳトランジスタｐ２側にも、スイッチング用ｐＭＯＳトランジスタ２１と同一の特性を有するｐＭＯＳトランジスタ２５が接続されているが、これは単に両トランジスタｐ１、ｐ２のソースの電位を揃えるためのものである。トランジスタ２５のゲートは接地されており、トランジスタ２５は常にオンとされる。
【０００７】
また、ｎＭＯＳトランジスタ２４は、ｎＭＯＳトランジスタｎ２のソースと接地電圧Ｖｓｓとの間に配置されており、イネーブル信号ＥＮＢを受けてオフからオンに切り替わるようにされている。これによりｐＭＯＳトランジスタｐ２、ｎＭＯＳトランジスタｎ２により構成される第２電流経路１３がオンとなる。また、スイッチング用ｐＭＯＳトランジスタ２２は、イネーブル信号ＥＮＢを受けて、接続点Ｏ１のリセットとセットアップを行うものである。
【０００８】
次に、この回路の動作を説明すると、イネーブル信号ＥＮＢにより、スイッチング回路２０がウイルソン型定電流発生回路１０を非活性状態から活性状態に切り換える。トランジスタｐ１、ｐ２のカレントミラー接続により、ｐＭＯＳトランジスタｐ２のソース―ドレイン間を流れる電流Ｉｐ２は、ｐＭＯＳトランジスタｐ１のソース―ドレイン間を流れる電流Ｉｐ１と等しくなる。この電流Ｉｐ１、Ｉｐ２は、それぞれｎＭＯＳトランジスタｎ１、ｎＭＯＳトランジスタｎ２へ流れて電流Ｉｎ１，Ｉｎ２となるので、Ｉｎ１とＩｎ２も等しい。抵抗１１の抵抗値Ｒ１がｎＭＯＳトランジスタｎ１のオン抵抗よりも大きくされているので、電流経路１２の電流―電圧特性は、図１８（ｃ）に示すように、横軸の切片がＶｔｎ１である直線Ａ（傾き１／Ｒ１）で表すことができる。
一方電流経路１３の電流―電圧特性は横軸の切片がＶｔｎ２である指数関数的曲線Ｂで表すことができる。定電圧発生回路１の出力電圧Ｖｏは、トランジスタｐ１、ｐ２のカレントミラー接続の作用により、この直線Ａと曲線Ｂの交点Ｃ（動作点）により決定され、電源電圧Ｖｃｃに依存しない定電圧となる。なお、図１８（ｃ）中、曲線Ｄはトランジスタｐ１の負荷曲線を表したものであり、曲線Ｅはトランジスタｐ２のドレイン電流Ｉｐ２とトランジスタｐ２の負荷曲線を表したものである。
【０００９】
【発明が解決しようとする課題】
しかし、この図１８（ａ）に示す定電圧発生回路によると、素子のスケーリングに伴って電源電圧が低下した場合に、出力電圧を保証することが難しいという問題があった。すなわち、図１８（ａ）の定電圧発生回路において、安定に動作する電源電圧Ｖｃｃの最小値Ｖｃｃｍｉｎは第１電流経路１２で決まり、下記の式で表すことができる。
【００１０】
【数１】
Ｖｃｃｍｉｎ＝Ｖｏ―Ｖｔｎ１＋｜Ｖｔｐ｜＋ｄＶｄｓ１
（但し、ｄＶｄｓ１は、トランジスタｐ１のドレーン―ソース間電圧）
【００１１】
［数１］から分かるように、出力電圧Ｖｏを確保しつつＶｃｃｍｉｎを下げるには、しきい電圧Ｖｔｐを下げるしかない。
しかし、これを行う場合には、特別なチャネルインプラが必要となり、製造コストが上昇するという問題がある。このため、Ｖｃｃｍｉｎを下げるには出力電圧Ｖｏを下げざるを得ないという問題があった。
【００１２】
このような定電圧発生回路が例えばＮＯＲ型フラッシュメモリのクランプ回路に使用される場合、電源電圧ＶｃｃがＶｃｃｍｉｎよりも低下してしまうと、メモリセルを流れるセル電流が減少し、このため、参照セルを流れる電流との差（マージン）が小さくなってしまう。この結果、メモリセルのデータの読み時間が長くなってしまう。
【００１３】
一方、半導体記憶装置においては、加工技術の進展に伴い、ビット線やデータ線の配線ピッチが短くなってきており、配線長は逆にメモリの大容量化により長くなってきている。このため、配線間の寄生容量の半導体全体における影響は増加してきている。このため、読出しの対象とされるビット線の電位が隣接するビット線の影響により低下し、これにより参照電位と読出し電位との間のマージンが低下し、読出し速度に影響が出るという問題が生じている。
【００１４】
例えば、フラッシュメモリにおいて、隣接する２つのビット線に配列されたメモリセルが同時に読出しの対象とされる場合を考える。フラッシュメモリのセルは、浮遊ゲートに電子を注入し又は逆に浮遊ゲートから電子を流出させることにより、閾値電圧を変化させることによりデータを記憶する。読出し電圧を印加した場合のセル電流の大きさと参照セル電流の大きさをセンスアンプで検出・比較することにより、セルのデータが読み出される。
【００１５】
このとき、その２つのビット線の読出しデータが互いに反対データ（“１”と“０”）であった場合には、高い読出し電位が低い読出し電位に影響されて低下し、これにより、参照電流との間のマージン（センスマージン）が小さくなるという問題があった（図１９参照）。このセンスマージンの減少は、読出し速度の低下や歩留まり低下を招く。
また例えば、読出し対象とされたメモリセルのビット線に隣接するビット線が不良であった場合などにおいて、その読出し対象のメモリセルのビット線の電位が、その不良ビット線の電位に影響されて低下することが生じ、これにより、参照電流との間のマージンが小さくなるという問題があった。この場合、やはり読出し速度は低下してしまう。
【００１６】
本発明は、上記の問題点に鑑みてなされたものであり、電源電圧が低下しても出力電圧を高く保つことができ，よって半導体記憶装置に利用された場合において大きな読出し速度を維持することのできる定電圧発生回路を提供することを目的とする。また、本発明は、読出し電流と参照電流との間のマージンを十分な大きさに保つことができ大きな読出し速度を維持することのできる半導体記憶装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記目的の達成のため、本出願の第１の発明に係る定電圧発生回路は、第１のトランジスタと第２のトランジスタとを含みこの第１のトランジスタと第２のトランジスタとの閾値電圧の差に依存して決定される動作点によって決定される第１電圧及び第１電流を発生する第１定電流発生回路と、前記第１電流に比例した第２電流を発生する第２定電流発生回路と、ゲートとドレインが接続された第３のトランジスタを含みこの第３のトランジスタに前記第２電流を流すときに発生する第２電圧を発生する電圧発生回路とを備えたことを特徴とする。
【００１８】
この第１の発明に係る定電圧発生回路において、前記第３のトランジスタの閾値電圧が前記第１のトランジスタ及び前記第２のトランジスタの閾値電圧よりも高くなるようにすることができる。
【００１９】
また、この第１の発明に係る定電圧発生回路において、前記第３のトランジスタのトランスコンダクタンスは前記第１及び第２のトランジスタのトランスコンダクタンスよりも低くすることができる。
【００２０】
上記目的の達成のため、本出願の第２の発明に係る定電圧発生回路は、第１の電流経路、第２の電流経路及び第３の電流経路を備え、前記第１の電流経路は、ダイオード接続された第１導電型の第１ＭＩＳトランジスタと、低しきい電圧を有する第２導電型の第２ＭＩＳトランジスタと第１の抵抗とを直列に接続して構成され、前記第２の電流経路は、前記第１ＭＩＳトランジスタとカレントミラー接続された第１導電型の第３ＭＩＳトランジスタと、前記第２ＭＩＳトランジスタのしきい電圧よりも高いしきい電圧を有しかつダイオード接続された第２導電型の第４ＭＩＳトランジスタとを直列に接続して構成され、前記第３の電流経路は、前記第１ＭＩＳトランジスタとカレントミラー接続された第１導電型の第５ＭＩＳトランジスタにより構成され、前記第２ＭＩＳトランジスタのゲート及び前記第４ＭＩＳトランジスタのゲートは互いに接続されているとともに、前記第３の電流経路には、前記第４ＭＩＳトランジスタのしきい電圧よりも高いしきい電圧を有しかつダイオード接続された第２導電型の第６ＭＩＳトランジスタから構成される定電圧出力部が接続されたことを特徴とする。
【００２１】
本出願の第３の発明に係る定電圧発生回路は、第１の電流経路、第２の電流経路及び第３の電流経路を備え、前記第１の電流経路は、ダイオード接続された第１導電型の第１ＭＩＳトランジスタと、低しきい電圧を有する第２導電型の第２ＭＩＳトランジスタと第１の抵抗とを直列に接続して構成され、前記第２の電流経路は、前記第１ＭＩＳトランジスタとカレントミラー接続された第１導電型の第３ＭＩＳトランジスタと、前記第２ＭＩＳトランジスタのしきい電圧よりも高いしきい電圧を有しかつダイオード接続された第２導電型の第４ＭＩＳトランジスタとを直列に接続して構成され、前記第３の電流経路は、前記第１ＭＩＳトランジスタとカレントミラー接続された第１導電型の第５ＭＩＳトランジスタにより構成され、前記第２ＭＩＳトランジスタのゲート及び前記第４ＭＩＳトランジスタのゲートは互いに接続されているとともに、前記第３の電流経路には、ダイオード接続された第２導電型の第６ＭＩＳトランジスタと、該第６ＭＩＳトランジスタのオン抵抗値よりも大きな抵抗値を有する第２の抵抗とを接続して構成される定電圧出力部が接続されていることを特徴とする。
【００２２】
本出願の第４の発明に係る定電圧発生回路は、第１の電流経路、第２の電流経路及び第３の電流経路を備え、前記第１の電流経路は、ダイオード接続された第１導電型の第１ＭＩＳトランジスタと、低しきい電圧を有する第２導電型の第２ＭＩＳトランジスタと第１の抵抗とを直列に接続して構成され、前記第２の電流経路は、前記第１ＭＩＳトランジスタとカレントミラー接続された第１導電型の第３ＭＩＳトランジスタと、前記第２ＭＩＳトランジスタのしきい電圧よりも高いしきい電圧を有しかつダイオード接続された第２導電型の第４ＭＩＳトランジスタとを直列に接続して構成され、前記第３の電流経路は、前記第１ＭＩＳトランジスタとカレントミラー接続された第１導電型の第５ＭＩＳトランジスタにより構成され、前記第２ＭＩＳトランジスタのゲート及び前記第４ＭＩＳトランジスタのゲートは互いに接続されているとともに、前記第３の電流経路には、前記第４ＭＩＳトランジスタのトランスコンダクタンスよりも低いトランスコンダクタンスを有しかつダイオード接続された第２導電型の第６ＭＩＳトランジスタから構成される定電圧出力部が接続されていることを特徴とする。
【００２３】
本出願の第５の発明に係る定電圧発生回路は、第１の電流経路、第２の電流経路及び第３の電流経路を備え、前記第１の電流経路は、ダイオード接続された第１導電型の第１ＭＩＳトランジスタと、低しきい電圧を有する第２導電型の第２ＭＩＳトランジスタと第１の抵抗とを直列に接続して構成され、前記第２の電流経路は、前記第１ＭＩＳトランジスタとカレントミラー接続された第１導電型の第３ＭＩＳトランジスタと、前記第２ＭＩＳトランジスタのしきい電圧よりも高いしきい電圧を有しかつダイオード接続された第２導電型の第４ＭＩＳトランジスタとを直列に接続して構成され、前記第３の電流経路は、前記第１ＭＩＳトランジスタとカレントミラー接続された第１導電型の第５ＭＩＳトランジスタにより構成され、前記第２ＭＩＳトランジスタのゲート及び前記第４ＭＩＳトランジスタのゲートは互いに接続されているとともに、前記第３の電流経路には、ダイオード接続された第２導電型の第６ＭＩＳトランジスタから構成される定電圧出力部が接続され、前記第３の電流径路を流れる第３電流は前記第２電流径路を流れる第２電流よりも大きくされたことを特徴とする。
【００２４】
上記第２乃至第５の発明において、前記第１の抵抗の抵抗値は第２ＭＩＳトランジスタのオン抵抗よりも大とすることができる。また、前記第１ＭＩＳトランジスタ、前記第３ＭＩＳトランジスタ及び前記第５ＭＩＳトランジスタはｐＭＯＳトランジスタであってそのソースが電源電圧に接続されるものであり、前記第２ＭＩＳトランジスタ、前記第４ＭＩＳトランジスタ及び前記第６ＭＩＳトランジスタはｎＭＯＳトランジスタであるものとすることができる。
【００２５】
また、上記第２乃至第５の発明において、前記第６ＭＩＳトランジスタと並列に接続され、前記定電圧出力部の出力端子の電荷の放電を加速する加速回路を備えることができる。この加速回路は、分圧抵抗と、その分圧抵抗からの出力電圧をゲートに入力させるＭＩＳトランジスタとを並列に接続して構成することができる。
【００２６】
本出願に係る第６の発明に係る半導体記憶装置は、ビット線をワード線を互いに交差するように配置するとともに、その交差部に電流読出し型のメモリセルが配置されたメモリセルアレイと、前記ビット線からの電流を検知し増幅するセンスアンプと、前記ビット線の電圧の上限を規定するクランプ用トランジスタとを備え、前記第２乃至第５の発明に係る定電圧発生回路からの出力電圧を前記クランプ用トランジスタのゲートに入力させるように構成されたことを特徴とする。
【００２７】
上記目的の達成のため、本出願の第7の発明に係る半導体記憶装置は、複数のワード線と複数のビット線の交点に設けられ該ビット線を介して電流を流しその電流量の大きさによってデータの読み出しが行われる複数のメモリセルを含むメモリセルアレイと、前記ビット線と電気的に接続される複数のデータ線と、カラムアドレス信号に基づき前記ビット線を選択し前記データ線と接続するカラムゲートとを備えた半導体記憶装置において、前記複数のビット線のうち隣接するビット線同士は、それぞれ前記複数のデータ線のうち互いに隣接していないデータ線に接続されるように構成されたことを特徴とする。
【００２８】
上記目的の達成のため、本出願の第８の発明に係る半導体記憶装置は、複数のメモリセルブロックから構成され前記複数のメモリセルブロックのそれぞれには複数のワード線と複数のローカルビット線との交点に設けられ該ローカルビット線を介して電流を流しその電流量の大きさによってデータの読出しが行われる複数のメモリセルが配列されたメモリセルアレイと、前記各ローカルビット線と電気的に接続される複数のメインビット線と、前記複数のメインビット線と電気的に接続される複数のデータ線と、カラムアドレス信号に基づき前記ローカルビット線を選択し前記メインビット線と接続するローカルカラムゲートと、カラムアドレス信号に基づき前記メインビット線を選択し前記データ線と接続するメインカラムゲートとを備えた半導体記憶装置において、前記複数のメインビット線のうち隣接するメインビット線同士は、それぞれ前記複数のデータ線のうち互いに隣接していないデータ線に接続されるように構成されたことを特徴とする。
【００２９】
【発明の実施の形態】
以下、本発明に係る定電圧発生回路の実施の形態を、図面に基づいて詳細に説明する。
本実施の形態に係る定電圧発生回路は、図１（ａ）に示すように、定電流発生回路１０と、定電流発生回路４０と、定電圧出力部３０とから構成される。
【００３０】
定電流発生回路１０は、トランジスタｎ１とｎ２とを備えている。トランジスタｎ１のゲートとトランジスタｎ２のゲートは互いに接続されていると共に、そのソース又はドレインには同一の大きさの電流Ｉｎ１，Ｉｎ２が流れるようにされている。また、両トランジスタｎ１，ｎ２の閾値電圧は異なる値とされる。この閾値電圧の大きさの差によって、図１（ｂ）に示すように、この定電流発生回路１０の出力電流Ｉ１が、両トランジスタの電圧―電流特性の交点Ｃにより決定される。また、この定電流発生回路１０は、定電圧Ｖ１も出力する。
なお、図１（ｆ）に示すように、両トランジスタｎ１，ｎ２の閾値電圧は同じ値とし、代わりに両トランジスタｎ１，ｎ２のトランスコンダクタンスの値を異ならせ、このトランスコンダクタンスの大きさの差によって、図１（ｂ）の交点Ｃが決定されるようにしてもよい。
【００３１】
定電流発生回路４０は、この出力電流Ｉ１に比例した定電流Ｉ２を生成する。定電圧出力部３０は、ダイオード接続され且つソース−ドレーン間電圧の増加に対して電流が単調に増加する（即ち、傾きが正の）電圧−電流特性を有するトランジスタｎ３を備えており、このトランジスタｎ３に定電流Ｉ２が流れるようにされている。これにより、この定電圧出力部３０より、このトランジスタｎ３の電流−電圧特性（図１（ｃ）のＩｎ３）と定電流Ｉ２とにより決定される電圧Ｖｏが出力される。この出力電圧Ｖｏは、電流Ｉ２の大きさや定電圧出力部３０の電圧−電流特性等を適当に選ぶことにより、Ｖｏ＞Ｖ１となるようにすることができる。
【００３２】
例えば、図１（ｂ）に示すように、トランジスタｎ3の特性をトランジスタｎ２と同じとし、定電流発生回路４０により出力電流Ｉ１の２倍の電流Ｉ２を流すと、出力電圧ＶｏをＶ１よりも大きくすることが出来る。また、図１（ｃ）に示すように、トランジスタｎ3の閾値電圧をトランジスタｎ２の閾値電圧よりも大きくし、さらに定電流発生回路４０により出力電流Ｉ１の２倍の電流Ｉ２を流すと、図１（ｂ）の場合よりも更に出力電圧ＶｏをＶ１よりも大きくすることが出来る。また、図１（ｄ）に示すように、トランジスタｎ３のトランスコンダクタンスをトランジスタｎ２のトランスコンダクタンスよりも小さくし、さらに定電流発生回路４０により出力電流Ｉ１の２倍の電流Ｉ２を流すと、図１（ｂ）の場合よりも更に出力電圧ＶｏをＶ１よりも大きくすることが出来る。また、図１（ｅ）に示すように、定電流発生回路４０がＩ１と同じ電流Ｉ２を流し、かつトランジスタｎ3の特性（閾値電圧、トランスコンダクタンス）をトランジスタｎ２のそれとは異ならせるようにしても、同様に出力電圧ＶｏをＶ１よりも大きくすることができる。
また、この出力電圧Ｖｏは、定電流Ｉ２の大きさと定電圧出力部３０の特性によってのみ決定され、電源電圧Ｖｃｃに依存しない。このため、電源電圧Ｖｃｃが低下しても出力電圧Ｖｏは高く保つことが出来る。
【００３３】
以下、この本発明に係る定電圧発生回路を実現するための具体的な回路の例を図面に沿って説明する。
［本発明に係る定電圧発生回路の第１の実施の形態］
図２は、本発明に係る定電圧発生回路の第１の実施の形態を示すものである。図２（ａ）に示すように、本実施の形態に係る定電圧発生回路１´は、定電流発生回路１０´と、スイッチング回路２０´、定電圧出力部３０とから構成される。定電流発生回路１０´は、ｎＭＯＳトランジスタｎ１，ｎ２，ｐＭＯＳトランジスタｐ１、ｐ２を備えている点で図１８に示す従来の定電流発生回路１０と同一であるが、第1の電流経路１２、第２の電流経路１３に加え、第３の電流経路１４を備えている点で、図１８に示す従来の定電流発生回路１０と異なる。この定電流発生回路１０は、図１の定電流発生回路１０と定電流発生回路４０の２つの機能を果たしている。
この第３の電流経路１４は、ｐＭＯＳトランジスタｐ１、ｐ２とカレントミラー接続されたｐＭＯＳトランジスタｐ５と、これに接続される定電圧出力部３０とにより構成される。
【００３４】
定電圧出力部３０は、ダイオード接続されたｎＭＯＳトランジスタｎ５と、電流経路１４をオン、オフするためのスイッチング用トランジスタ２７を備えている。このトランジスタｎ５のドレインの電位ＮＢＩＡＳが、定電圧発生回路１´の出力電圧Ｖｏとされる。トランジスタｎ５は、トランジスタｎ２のしきい電圧Ｖｔｎ２よりも大きなしきい電圧Ｖｔｎ５を有しており、また、ソース−ドレーン間電圧の増加に対して電流が単調に増加する（即ち、傾きが正の）電圧−電流特性を有する。
【００３５】
スイッチング用トランジスタ２７は、イネーブル信号ＥＮＢを受けて、スイッチング回路２０´の各トランジスタ２１、２２、２４と同時にオン、オフする。なお、図２（ａ）に示すように、トランジスタｐ５のソースと電源電圧Ｖｃｃとの間には、トランジスタ２５と同様の特性を有しゲートが接地されたトランジスタ２６が接続されており、トランジスタｐ１、ｐ２、ｐ５のソース電圧を揃える機能を果たしている。また、本実施の形態では、Ｖｔｎ１とＶｔｎ２との差をできるだけ小さくし、これにより、トランジスタｎ１，ｎ２の共通ゲート（接続点Ｏ２）の電位をできるだけ小さくしておく。これは、従来技術（図１８）よりも低い電源電圧の最低値Ｖｃｃｍｉｎを保証するためである。
【００３６】
次に、図２（ａ）に示す定電圧発生回路の動作を説明する。イネーブル信号ＥＮＢが入力されると、スイッチング回路２０´の各トランジスタ２１，２２，２４，及び定電圧出力部３０のトランジスタ２７がオンとされ、定電流発生回路１０´が非活性状態から活性状態へと切り換えられる。
カレントミラー回路を構成するトランジスタｐ１、ｐ２、ｐ５により、これらのトランジスタを流れる電流Ｉｐ１，Ｉｐ２，Ｉｐ５は等しくなる。
【００３７】
図２（ｃ）に示すように、トランジスタｎ１のゲートとトランジスタｎ２のゲートとの接続点Ｏ２の電位Ｖａは、図１８に示す従来技術と同様、電流Ｉｎ１の電圧−電流特性曲線Ａと、電流Ｉｎ２の電圧−電流特性曲線Ｂとの交点Ｃにより決定される。
電流経路１４の負荷曲線は、図２（ｃ）に示す曲線Ｆのようになる。一方、ダイオード接続されたトランジスタｎ５のドレイン電圧と電流Ｉｎ５との関係は、図２（ｃ）に示す曲線Ｇのような、しきい電圧Ｖｔｎ５を横軸の切片とした指数関数的曲線Ｇとなる。この２つの曲線ＦとＧの交点Ｈにより、出力電圧とされる接続点ＮＢＩＡＳの電位が決定され、出力電圧Ｖｏの大きさが決まる。
【００３８】
図２（ｃ）からも明らかなように、従来技術（図１８）の最終出力電圧Ｖｏに相当するＶａを下げることによって、数式１で示されるＶｃｃｍｉｎを下げることができる。従って、従来技術の場合に比し、電源電圧Ｖｃｃが低下した場合でも出力電圧Ｖｏを高く保つことができる。
なお、図２（ａ）において、低閾値電圧を有するトランジスタｎ１の代わりに、図２（ｄ）に示すように、トランジスタｎ２と閾値電圧が同じで、トランスコンダクタンスがトランジスタｎ２のそれよりも大きいトランジスタｎ１´を使用するようにし、これにより図２（ｃ）に示す特性を得るようにしてもよい。これは、両トランジスタｎ１，ｎ２のチャネル長を同じとし、トランジスタｎ１のチャネル幅Ｗ１をトランジスタｎ２のチャネル幅Ｗ２よりも大きくすることにより達成できる。
【００３９】
［本発明に係る定電圧発生回路の第２の実施の形態］
上記第１の実施の形態では、トランジスタｎ５のしきい電圧Ｖｔｎ５をトランジスタｎ２のしきい電圧Ｖｔｎ２よりも高くしたが、本実施の形態では、図３（ａ）に示すように、しきい電圧Ｖｔｎ５をＶｔｎ２と等しくするとともに、トランジスタｎ５のドレインとトランジスタｐ５との間に抵抗４１を接続している。抵抗４１の抵抗値Ｒ２は、トランジスタｎ５のオン抵抗よりも十分大きくする。これにより、電流Ｉｎ５の特性曲線が、傾き１／Ｒ２の直線になるように、抵抗４１の電圧降下分だけ、Ｖａより高い出力電圧Ｖｏを得ることができる。
また、図３（ｂ）に示すようなダイオード４２を接続してもよい。この場合、トランジスタｎ５のしきい電圧Ｖｔｎ５はトランジスタｎ２のしきい電圧Ｖｔｎ２と同じで構わない。なお、この図３（ａ）（ｂ）の抵抗４１やダイオード４２をトランジスタｎ５とトランジスタ２７の間に接続してもよい。
また、図３（ｃ）に示すように、ダイオード接続したトランジスタｎ６をトランジスタｎ５と直列接続してもよい。また、２つ以上のダイオード接続したトランジスタをトランジスタｎ５と直列接続するようにしてもよい。
【００４０】
［本発明に係る定電圧発生回路の第３の実施の形態］
第１の実施の形態では、トランジスタｎ５のしきい電圧Ｖｔｎ５をトランジスタｎ２のしきい電圧Ｖｔｎ２よりも高くしたが、本実施の形態では、しきい電圧Ｖｔｎ５はＶｔｎ２と等しくするとともに、トランジスタｎ５のトランスコンダクタンスｇｍ５をトランジスタｎ２のトランスコンダクタンスｇｍ２よりも小さくしている。これにより、図４に示すように、電流Ｉｎ５の特性曲線Ｇ´は、横軸の切片は曲線Ｂのそれと同じとなるが、その傾きは曲線Ｂよりも小さくなる。このため、曲線Ｆとの交点Ｈ（動作点）で決まる出力電圧Ｖｏは、第１の実施の形態と同様に接続点Ｏ２の電位Ｖａよりも高く保つことができる。
【００４１】
［本発明に係る定電圧発生回路の第４の実施の形態］
第１の実施の形態では、トランジスタｎ５のしきい電圧Ｖｔｎ５をトランジスタｎ２のしきい電圧Ｖｔｎ２よりも高くしたが、本実施の形態では、トランジスタｎ５の特性をトランジスタｎ２のそれと同じにするとともに（図５参照）、トランジスタｐ５のサイズを変えることにより電流Ｉｐ５の大きさをＩｐ２よりも大きくする。これにより、曲線Ｆとの交点Ｈ（動作点）で決まる出力電圧Ｖｏは、第１の実施の形態と同様に接続点Ｏ２の電位Ｖａよりも高く保つことができる。
［本発明に係る定電圧発生回路の第５の実施の形態］
上記第１乃至第３の形態において、トランジスタｎ５の電流Ｉｎ５の曲線Ｇ（Ｇ´）の傾きが小さくなると、イネーブル信号ＥＮＢにより定電圧発生回路１´が活性状態になってから、出力電圧が初期状態ＶｃｃからＶｏに収束するまでの間の時間（遷移時間）が長くなり、回路の動作が遅くなるという問題が生じる。
【００４２】
そこで、本実施の形態では、図６に示すように、トランジスタｎ５と並列に加速回路５０を接続している。加速回路５０は、直列接続された抵抗５１（抵抗値Ｒ３）、抵抗５２（抵抗値Ｒ４）と、この抵抗５１，５２と並列に接続されたｎＭＯＳトランジスタｎ６とを備えている。トランジスタｎ６のゲートは抵抗５１、５２の接続点Ｏ３に接続されている。イネーブル信号ＥＮＢがＨからＬに変わり、トランジスタｎ６がオンすると、定電圧出力部３０の出力端子の電荷が放電され、これにより遷移時間が短縮される。抵抗５１及び５２並びにトランジスタｎ６には、出力電圧がＶｏに収束した後は電流が流れないようにしなければならない。このため、本実施の形態では、Ｒ３＋Ｒ４がトランジスタｎ５のオン抵抗よりも十分大きくされている。また、トランジスタｎ６は、出力電圧がＶｏに収束したらオフとなるように構成されている。具体的には、トランジスタｎ６のしきい電圧をＶｔｎ６とした場合、
【００４３】
【数２】
Ｖｔｎ６＞＝Ｖｏ×Ｒ４／（Ｒ３＋Ｒ４）
【００４４】
となるようにすることにより、出力電圧がＶｏとなった時点でトランジスタｎ６をオフとすることができる。
図６では、図３（ａ）の回路に加速回路５０を付加した例を示したが,図２、図３（ｂ）（ｃ）の回路に加速回路５０を付加してもよいことは言うまでもない。
【００４５】
［本発明に係る定電圧発生回路の利用例］
次に、本発明の第１乃至第５の実施の形態の定電圧発生回路の、半導体集積回路中での利用例を説明する。
ここでは、本発明の実施の形態の定電圧発生回路をフラッシュメモリのクランプ回路に適用した場合について説明する。
【００４６】
図７に、フラッシュメモリの構成の一例をブロック図で説明する。図７に示すフラッシュメモリは、メモリセルアレイ６０、カラムゲート７０、レファレンスセルアレイ８０、ダミーカラムゲート９０、センスアンプ１００、クランプ回路１１０、プログラム回路１２０、ＩＯバッファ１３０、アドレスバッファ１４０、カラムデコーダ１５０、ロウデコーダ１６０、ブロックデコーダ１７０、チャージポンプ回路１８０、電圧スイッチ回路１９０、制御回路２００、及びコマンドレジスタ２１０、バイアス回路２２０から大略構成される。
【００４７】
メモリセルアレイ６０は、複数本のワード線ＷＬｓと、複数本のビット線ＢＬｓと、このワード線ＷＬｓとビット線ＢＬｓの交点に設けられる複数のメモリセルＭＣとを備えている。
カラムゲート７０は、メモリセルアレイ６０の特定のビット線ＢＬを選択する機能を備えており、ビット線ＢＬを選択する信号を入力させるためのコラム線ＣＯＬと接続されている。
【００４８】
リファレンスセルアレイ８０は、参照ビット線ＲＢＬと、この参照ビット線ＲＢＬに沿って配置される参照セルとダミーセルとから構成される。
ダミーカラムゲート９０は、メモリセルアレイ６０とリファレンスセルアレイ８０の容量を揃えるために設けられている。
【００４９】
センスアンプ１００は、メモリセルアレイ６０の読出し電位とリファレンスセルアレイ８０の読出し電位とを比較してメモリセルＭＣのデータを読み出すものである。
クランプ回路１１０は、バイアス回路２２０からの出力電圧Ｖｏに基づき、ビット線ＢＬ、ＲＢＬの電位の上限を規定する。
プログラム回路１２０は、メモリセルアレイ６０にデータを書き込む場合において、メモリセルＭＣのドレインに書込み電圧を出力するものである。
【００５０】
ＩＯバッファ１３０は、読出し時にはセンスアンプ１００でセンスされたメモリセルＭＣのデータを保持し、書込み時には書込みデータを保持しておきプログラム回路１２０に書込み電圧を出力させるものである。
アドレスバッファ１４０は、読出し又は書込みの対象となるメモリセルＭＣのアドレスデータを保持し、カラムデコーダ１５０、ロウデコーダ１６０に向けてこのアドレスデータを出力するように構成されている。カラムデコーダ１５０は、アドレスデータのうちカラムアドレスデータをデコードし、コラム線ＣＯＬを選択する。ロウデコーダ１６０は、アドレスデータのうちロウアドレスデータをデコードし、ワード線ＷＬを選択する。
【００５１】
ブロックデコーダ１７０は、メモリセルアレイ６０中の複数のメモリセルブロックのうちの１つを選択するためのブロックアドレスデータをデコードし、そのデコード出力に基づいて特定のブロックを選択するためのものである。
チャージポンプ回路１８０は、メモリセルＭＣのデータ読出し、書込み又は消去のための各電圧を発生させるためのものであり、電圧スイッチ回路１９０は、チャージポンプ回路１８０で発生された読出し電圧、書込み電圧又は消去電圧を、制御回路２００からの制御信号に基づき、カラムデコーダ１５０、ロウデコーダ１６０に向けて転送するためのものである。
【００５２】
また、コマンドレジスタ２１０は、読出し、書込み、消去など、入力されたコマンドを保持するためのものである。
バイアス回路２２０には、本実施の形態にかかる定電圧発生回路１´を利用することができる。
図８（ａ）に、メモリセルアレイ６０、カラムゲート７０、レファレンスセルアレイ８０、ダミーカラムゲート９０、センスアンプ１００、クランプ回路１１０の具体的な構成の一例を示す。
【００５３】
メモリセルアレイ６０は、図８（ａ）に示すように、複数本のワード線ＷＬ０、ＷＬ１、・・・・・・ＷＬｎと、複数本のビット線ＢＬ０、・・・・・・ＢＬｋと、このワード線とビット線の交点に設けられる複数のメモリセルＭＣとを備えている。カラムゲート７０は、トランジスタＣＬ３と、特定のビット線ＢＬを選択する信号を入力させるためコラム線ＣＯＬ０、・・・・・・、ＣＯＬｍを備えている。
【００５４】
リファレンスセルアレイ８０は、参照電位を保持した参照セル８１と、ダミーセル８２とからなる。参照セル８１とダミーセル８２とは、参照ビット線ＲＢＬに沿って配置されている。参照セル８１は、参照ワード線ＲＷＬ、ダミーカラムゲート９０から伸びる参照カラム線ＲＣＯＬにより選択される。ダミーセル８２は、ビット線ＢＬと参照ビット線ＲＢＬの容量を揃えるために設けられている。これにより、リファレンスセルアレイ８０は、選択されたメモリセルＭＣのセル電流Ｉcellの大きさを判定するための基準としての電流Ｉrefを発生させる。
ダミーカラムゲート９０は、メモリセルアレイ６０とリファレンスセルアレイ８０の容量を揃えるために設けられている。
【００５５】
センスアンプ１００は、オペアンプ１０１と、負荷トランジスタ１０２，１０２´とを備えている。負荷トランジスタ１０２、１０２´は、電源電圧Ｖｃｃと後述するクランプトランジスタ１１１、１１１´との間に接続されるとともに、そのゲート・ドレインが接続されており、これにより電流源負荷として機能する。
【００５６】
クランプ回路１１０は、前述した第１乃至第４の実施の形態の定電圧発生回路１´からの出力電圧Ｖoをゲートに入力させるクランプ用トランジスタ１１１、１１１´を備えている。これにより、ビット線ＢＬ、ＲＢＬの電位の上限が、定電圧発生回路１からの出力電圧Ｖｏと、クランプ用トランジスタ１１１、１１１´のしきい電圧Ｖｔｃとの差Ｖｏ―Ｖｔｃに抑えられる。
【００５７】
このような構成において、選択されたメモリセルＭＣのデータ読出しを行った場合、ビット線ＢＬに流れる電流Ｉｃｅｌｌの電圧−電流特性曲線は、メモリセルに保持されるデータが“１”である場合には、図８（ｂ）に示す曲線Ｊのようになり、“０”である場合には、図８（ｂ）に示す曲線Ｋのようになる。
一方、クランプ回路１１０のトランジスタ１１１、１１１´を流れる電流Ｉloadは直線Ｌのようになる。このため、選択されたメモリセルＭＣが保持するデータが“１”である場合には、オペアンプ１０１のセンスノードＳＮの電圧は、曲線Ｊと曲線Ｌの交点Ｃ１で表される電圧Ｖ１となる。また、選択されたメモリセルＭＣが保持するデータが“０”である場合には、オペアンプ１０１のセンスノードＳＮの電圧は、曲線Ｋと曲線Ｌの交点Ｃ２で表される電圧Ｖ２となる。
【００５８】
また、リファレンスセルアレイ８０を流れる参照電流Ｉｒｅｆは曲線Ｍで表され、オペアンプ１０１のリファレンスノードＲＮの電圧は、この曲線Ｍと曲線Ｌの交点Ｃ３で表される電圧ＶＲとなる。オペアンプ１０１は、センスノードＳＮの入力電圧がＶＲに比して大か小かを検出することにより、選択されたメモリセルＭＣの保持データが“１”なのか“０”なのかを判定することができる。
【００５９】
ところで、図８（ａ）に示すようなＮＯＲセル型フラッシュメモリにおいては、弱い書き込みモードとなる読出し動作を繰り返すことにより、次第にセルのしきい電圧が変化する。例えば、１０年間読出しをすることを条件とするならば、ビット線の電圧ＶＢＬは１．５Ｖ以下に保つのが望ましい。この役割を果たすのがクランプ用トランジスタ１１１、１１１´である。しかし、電源電圧Ｖｃｃが低下し、定電圧発生回路１´の出力電圧Ｖｏが低下すると、読出し時間が長くなり、メモリの性能が低下してしまう。
【００６０】
本発明に係る定電圧発生回路１´によれば、電源電圧Ｖｃｃが低下したとしても出力電圧Ｖｏを低下させる必要がないため、セル電流Ｉcellを十分な大きさとすることができ、読出し時間が長時間化することを防止できる。
図８では、メモリセルＭＣとしてＭＯＳトランジスタを採用しているが、他の素子もメモリセルＭＣとして利用可能であり、例えばＭＮＯＳセル、ＭＯＮＯＳセル、ＭＲＡＭセル、相転移セル等が採用できる。
これらの例示のセルのいずれが使用される場合でも、データの信頼性のため、読出し時にビット線電圧が高くなり過ぎてはいけないため、ビット線電圧をクランプしなければならない。このため、これらの場合にも、図８に示すクランプ回路１１０が有効となる。
【００６１】
次に、本発明に係る半導体記憶装置の実施の形態を図面に基づいて説明する。［本発明に係る半導体記憶装置の第１の実施の形態］
図９は、本発明に係る半導体記憶装置の第１の実施の形態に係る半導体記憶装置の主要部を示す回路図である。
メモリセルアレイＭＣＡは、複数のワード線ＷＬｓと複数のビット線ＢＬｓの交点に設けられる複数のメモリセルＭＣを含んでいる。メモリセルＭＣは、酸化膜と制御ゲートとの間に浮遊ゲートが積層されたスタックトゲート型のＭＯＳトランジスタであるものとする。すなわち、メモリセルＭＣの制御ゲートはワード線ＷＬに接続され、メモリセルＭＣのドレインはビット線ＢＬに接続されている。浮遊ゲートに電子が注入され閾値電圧が高くなった状態が“０”データ、逆に低い状態が“１”データとされる。“１”データの場合には、ビット線ＢＬに電流が流れるので、これを図示しない参照セルからの電流値と比較することにより、データの読出しを行うことができる。
【００６２】
カラムゲート３４０は、図示しないカラムデコーダからのカラムアドレス信号に基づき複数のビット線ＢＬｓを同時にデータ線ＤＬｓに接続するためのものである。また、カラムゲート３４０は、複数のビット線ＢＬｓのうち隣接するビット線同士を、それぞれ複数のデータ線ＤＬｓのうち互いに隣接していないデータ線に接続するように構成されている。
【００６３】
図９に示す例では、ビット線ＢＬ１〜ＢＬ４と、データ線ＤＬ１〜ＤＬ４が設けられ、それぞれ末尾の番号が同じもの同士が接続されている。
しかし、データ線ＤＬｓの配列順がビット線ＢＬｓの配列順とは変えられている。すなわち、ビット線ＢＬｓの配列順は左から右へ昇順とされている一方、データ線ＤＬｓの方は、末尾番号が隣接するもの同士は隣り合わないように配置されている。これにより、隣接する信号線（ビット線ＢＬｓ及びデータ線ＤＬｓ）の対向長を２分の１に短くすることができ、これにより、信号線間の寄生容量の影響を小さくすることができる。例えば、あるビット線ＢＬｉに配列されたメモリセルＭＣのデータが“１”であり、このビット線ＢＬｉに隣接するビット線ＢＬi+1に配列されるメモリセルＭＣのデータが“０”である場合などにおいても、容量結合によるビット線電位の低下が抑制される。このため、センスアンプの読みマージンを大きくすることが可能となる。
【００６４】
［本発明に係る半導体記憶装置の第２の実施の形態］
図１０は、本発明に係る半導体記憶装置の第２の実施の形態を示すものであり、データ線ＤＬｓがビット線ＢＬｓの延設方向と垂直な方向に延設される例を示している。この例でも、複数のビット線ＢＬｓのうち隣接するビット線同士を、それぞれ複数のデータ線ＤＬｓのうち互いに隣接していないデータ線に接続することにより、図９のものと同様の効果を得ている。図１１に示すように、メモリセルアレイＭＣＡが複数のメモリセルアレイブロック（ＭＣＢ１、ＭＣＢ２）で構成され、それぞれにカラムゲート３４０（３４０−１、３４０−２）が接続される場合にも、図１０と同様に配線することができる。
【００６５】
図１２は、複数のメモリセルアレイブロック（ＭＣＢ1、ＭＣＢ２）を、ビット線ＢＬｓの延びる方向に配置した例を示している。この例では、データ線ＤＬｓをこの複数のブロックＭＣＢ１、ＭＣＢ２に亘りビット線ＢＬｓと平行に延設させている。また、図１２に示すように、このデータ線ＤＬｓを、各メモリセルアレイブロックＭＣＢの間においてツイストさせている。これにより、図９の例と同様に、信号線の対向長が短くなる。
【００６６】
図１３は、マトリクス状（２×２）に配置された複数のメモリセルアレイブロックＭＣＢ０〜ＭＣＢ３ごとに配線されるビット線ＢＬ０〜ＢＬ３がメインビット線ＭＢＬｓに接続された例を示している。
各メモリセルアレイブロックＭＣＢ０−３にはカラムゲート３４０−１〜３が各々設けられている。カラムゲート３４０−１〜３は、それぞれ信号Ｃ１―Ｃ４の入力により、１つのメモリセルアレイブロックＭＣＢ内のビット線ＢＬを同時にメインビット線ＭＢＬに接続するようにされている。また、メインビット線ＭＢＬｓとデータ線ＤＬｓとの間には、各メモリセルアレイブロックＭＣＢ０−３を選択するためのグローバルカラムゲート３４５（３４５−１、３４５−２）が設けられている。メモリセルアレイブロックＭＣＢ１又はＭＣＢ２が選択される場合には、グローバルカラムゲート３４５−１に選択信号Ｄ０が入力される。一方、メモリセルアレイブロックＭＣＢ２又はＭＣＢ３が選択される場合には、グローバルカラムゲート３４５−２に選択信号Ｄ１が入力される。
【００６７】
メインビット線ＭＢＬｓは、ビット線ＢＬｓと平行に延設され、その延設方向に設けられたメモリセルアレイブロックＭＣＢ同士はこのメインビット線ＭＢＬｓを共有している。また、メインビット線ＭＢＬｓは、メモリセルアレイブロックのＭＣＢｓの間の領域３６０においてツイストされ、これにより対抗長が短くされている。また、メインビット線ＭＢＬｓのうち、データ線ＤＬの手前（グローバルカラムゲート３４５の手前）の部分で隣接するメインビット線同士は、それぞれ複数のデータ線ＤＬｓのうち互いに隣接していないデータ線に接続される。これにより、例えば、データ線ＤＬｓから遠い側にあるメモリセルアレイブロックＭＣＢ１、ＭＣＢ３の隣接するビット線ＢＬｓに関しては、上述の領域３６０でのツイスト部分により全体の信号線（ビット線ＢＬ、メインビット線ＭＢＬ、データ線ＤＬ）の対向長が短くされている。また、データ線ＤＬから近い側にあるメモリセルアレイブロックＭＣＢ２、ＭＣＢ４の隣接するビット線ＢＬｓに関しても、上記のデータ線ＤＬｓとメインビット線ＭＢＬｓとの接続関係により、同様に対向長が短くされる。
図１４は、図１３の例を更に変形した例であり、データ線ＤＬｓが１回ツイストされ、これによりデータ線ＤＬｓの対向長が短くされ、データ線ＤＬによる寄生容量の増加が抑止されている。
【００６８】
［本発明に係る半導体記憶装置の第３の実施の形態］
図１５は、本発明に係る半導体記憶装置の第３の実施の形態を示すものであり、１つのメインビット線ＭＢＬに２本のビット線ＢｋＢＬｉ、
ＢｋＢＬi+1が接続され得るように構成され、いずれのビット線を接続するかをローカルカラムゲート４２０で選択するようにされている例を示している。データ線ＤＬとメインビット線ＭＢＬの接続関係は上記の実施形態のものと同じであり、これにより対向長が短くされている。
【００６９】
［本発明に係る半導体記憶装置の第４の実施の形態］
図１６は、本発明に係る半導体記憶装置の第４の実施の形態を示すものであり、図１３と同様に、メインビット線ＭＢＬに沿って複数のメモリセルアレイブロックＭＣＢ１、ＭＣＢ２が配列され、この複数のメモリセルアレイブロックＭＣＢｓがメインビット線ＭＢＬを共有している。そして、メインビット線ＭＢＬは、その複数のメモリセルアレイブロックＭＣＢ１とＭＣＢ２との間の領域３６０においてツイストされており、これにより各ビット線ＢＬの対向長が短くされている。図１６の領域３６０において、実線は第1配線層に配設されるメインビット線ＭＢＬを示しており、点線はこの第１配線層よりも深部に存在する第２配線層に配設されるメインビット線ＭＢＬを示している。
【００７０】
この図１６に示す例では、メモリセルアレイブロックＭＣＢｓ内のビット線ＢＬの配列順は、例えば図１６に示すように左から右方向へ昇順に配列されるなど、各メモリセルアレイブロックＭＣＢで共通とされている。このため、この第４の実施の形態では、中間データ線ＭＤＬとデータ線ＤＬとの間に切替え回路４７０を接続し、選択されたメモリセルアレイＭＣＢｓに応じて中間データ線ＭＤＬとデータ線ＤＬとの接続状態の切替えを行う。例えば上部のメモリセルアレイブロックＭＣＢ２が選択された場合には、中間データ線ＭＤＬ０とデータ線ＤＬ０、中間データ線ＭＤＬ１とデータ線ＤＬ１、中間データ線ＭＤＬ２とデータ線ＤＬ２、中間データ線ＭＤＬ３とデータ線ＤＬ３をそれぞれ接続し、一方下部のメモリセルアレイブロックＭＣＢ１が選択された場合には、中間データ線ＭＤＬ２とデータ線ＤＬ０、中間データ線ＭＤＬ０とデータ線ＤＬ１、中間データ線ＭＤＬ３とデータ線ＤＬ２、中間データ線ＭＤＬ１とデータ線ＤＬ３をそれぞれ接続する。
【００７１】
［本発明に係る半導体記憶装置の第５の実施の形態］
図１７は、本発明に係る半導体記憶装置の第５の実施の形態を示すものである。図１７は、図１６の切替え回路４７０を不要にするため、メモリセルアレイブロックＭＣＢ毎にビット線ＢＬの配列順を異ならせた例を示したものである。図１６では、上部のメモリセルアレイブロックＭＣＢ２では左から右に昇順に配列しているのに対し、下部のメモリセルアレイブロックＭＣＢ１では領域３６０でのツイストによる位置変更を考慮して、ビット線ＢＬの配列順を異ならせている。
【００７２】
以上、本発明に係る半導体記憶装置の実施の形態にについて説明したが、本発明はこれらに限定されるものではない。例えば、上記実施の形態では、４本1組の信号線（ビット線、メインビット線、データ線等）の配列を、配線のツイストなどにより1回だけ変更させ、これにより信号線の対向長を２分の１にしていた。しかし、対向長を更に短くすることもできる。例えば８本１組の信号線の配列をツイストなどにより３回変更することにより、対向長を４分の１にすることができる。または、16本１組の信号線の配列を７回変更することにより、対向長を８分の１にすることもできる。一般に対向長をＮ分の１にしたい場合には、２Ｎ本を１組にして配列の入替えを（２Ｎ-１）回行えばよい。
【００７３】
また、上記の実施の形態では、メモリセルＭＣの閾値電圧の大きさの変化によりデータを保持する形式としていたが、浮遊ゲートへの電荷の蓄積状態に応じて変化するチャネル抵抗の大きさによりデータを保持するようにしてもよい。
また、上記メモリセルＭＣとして、抵抗値が可変とされたＴＭＲ素子を備え、該ＴＭＲ素子の抵抗値の変化によりデータを保持するＭＲＡＭセルを採用してもよい。また、上記メモリセルＭＣとして、非結晶状態と結晶状態との間で切り替わる相変化膜を備えた記憶素子を備え、該記憶素子の抵抗値の変化によりデータを保持する相変化メモリセルを採用してもよい。
また、本実施の形態は、メモリセルＭＣがラッチ回路として機能するＳＲＡＭにも適用可能である。
【００７４】
【発明の効果】
本発明に係る定電圧発生回路は、以上のように構成したので、電源電圧が低下しても出力電圧を高く保つことのでき、従って、例えば半導体記憶装置に利用した場合において、十分なセル電流を確保することができ、読出し時間が長時間化することを防止できるという優れた効果を奏する。
また、本発明に係る半導体記憶装置によれば、読出し電流と参照電流との間のマージンを十分な大きさに保つことができ大きな読出し速度を維持することができる。
【図面の簡単な説明】
【図１】 本発明の基本構成を示す回路図である。
【図２】 発明の第１の実施の形態に係る定電圧発生回路の構成及び特性を示す。
【図３】 本発明の第２の実施の形態に係る定電圧発生回路の構成を示す。
【図４】 本発明の第３の実施の形態に係る定電圧発生回路の特性を示す。
【図５】 本発明の第４の実施の形態に係る定電圧発生回路の特性を示す。
【図６】 本発明の第５の実施の形態に係る定電圧発生回路の構成を示す。
【図７】 本発明に係る低電圧発生回路が適用されるフラッシュメモリの概略構成を示すブロック図である。
【図８】 本発明に係る定電圧発生回路をＮＯＲセル型フラッシュメモリに利用した例を示す。
【図９】 本発明に係る半導体記憶装置の第１の実施の形態を示す。
【図１０】 本発明に係る半導体記憶装置の第２の実施の形態を示す。
【図１１】 図１０に示す第２の実施の形態の変形例を示す。
【図１２】 図１０に示す第２の実施の形態の変形例を示す。
【図１３】 図１０に示す第２の実施の形態の変形例を示している。
【図１４】 図１０に示す第２の実施の形態の変形例を示している。
【図１５】 本発明に係る半導体記憶装置の第３の実施の形態を示す。
【図１６】 本発明に係る半導体記憶装置の第４の実施の形態を示す。
【図１７】 本発明に係る半導体記憶装置の第５の実施の形態を示す。
【図１８】 従来の定電圧発生回路の構成及び特性を示す。
【図１９】 従来の半導体記憶装置における問題点を説明するためのものである。
【符号の説明】
１０、１０´・・・定電流発生回路、 １２，１３、１４・・・電流経路、 ２０、２０´・・・スイッチング回路、 １１、４１、５１、５２・・・抵抗
ｐ１、ｐ２、ｐ５・・・ｐＭＯＳトランジスタ、 ｎ１,ｎ２、ｎ６・・・ｎＭＯＳトランジスタ、 ２１，２２，２４，２７・・・スイッチング用トランジスタ、 ３０・・・定電圧出力部、 ６０・・・メモリセルアレイ、 ７０・・・カラムゲート、 ８０・・・リファレンスセルアレイ、 ９０・・・ダミーカラムゲート、 １００・・・センスアンプ、 １１０・・・クランプ回路
ＷＬ…ワード線、 ＢＬ…ビット線、 ＤＬ…データ線、ＲＢＬ…参照ビット線、 ＲＤＬ…参照データ線、 ３４０…カラムゲート、 ＭＣＡ…メモリセルアレイ、 ＭＣＢ…メモリセルアレイブロック、 ３４５…グローバルカラムゲート、 ４２０…ローカルカラムゲート、 ４７０…切替回路
Claims (9)
- 第１の電流経路、第２の電流経路及び第３の電流経路を備え、
前記第１の電流経路は、ダイオード接続された第１導電型の第１ＭＩＳトランジスタと、低しきい電圧を有する第２導電型の第２ＭＩＳトランジスタと第１の抵抗とを直列に接続して構成され、
前記第２の電流経路は、前記第１ＭＩＳトランジスタとカレントミラー接続された第１導電型の第３ＭＩＳトランジスタと、前記第２ＭＩＳトランジスタのしきい電圧よりも高いしきい電圧を有しかつダイオード接続された第２導電型の第４ＭＩＳトランジスタとを直列に接続して構成され、
前記第３の電流経路は、前記第１ＭＩＳトランジスタとカレントミラー接続された第１導電型の第５ＭＩＳトランジスタにより構成され、
前記第２ＭＩＳトランジスタのゲート及び前記第４ＭＩＳトランジスタのゲートは互いに接続されているとともに、
前記第３の電流経路には、前記第４ＭＩＳトランジスタのしきい電圧よりも高いしきい電圧を有しかつダイオード接続された第２導電型の第６ＭＩＳトランジスタから構成される定電圧出力部が接続されたことを特徴とする定電圧発生回路。 - 第１の電流経路、第２の電流経路及び第３の電流経路を備え、
前記第１の電流経路は、ダイオード接続された第１導電型の第１ＭＩＳトランジスタと、低しきい電圧を有する第２導電型の第２ＭＩＳトランジスタと第１の抵抗とを直列に接続して構成され、
前記第２の電流経路は、前記第１ＭＩＳトランジスタとカレントミラー接続された第１導電型の第３ＭＩＳトランジスタと、前記第２ＭＩＳトランジスタのしきい電圧よりも高いしきい電圧を有しかつダイオード接続された第２導電型の第４ＭＩＳトランジスタとを直列に接続して構成され、
前記第３の電流経路は、前記第１ＭＩＳトランジスタとカレントミラー接続された第１導電型の第５ＭＩＳトランジスタにより構成され、
前記第２ＭＩＳトランジスタのゲート及び前記第４ＭＩＳトランジスタのゲートは互いに接続されているとともに、
前記第３の電流経路には、ダイオード接続された第２導電型の第６ＭＩＳトランジスタと、該第６ＭＩＳトランジスタのオン抵抗値よりも大きな抵抗値を有する第２の抵抗とを接続して構成される定電圧出力部が接続されていることを特徴とする定電圧発生回路。 - 第１の電流経路、第２の電流経路及び第３の電流経路を備え、
前記第１の電流経路は、ダイオード接続された第１導電型の第１ＭＩＳトランジスタと、低しきい電圧を有する第２導電型の第２ＭＩＳトランジスタと第１の抵抗とを直列に接続して構成され、
前記第２の電流経路は、前記第１ＭＩＳトランジスタとカレントミラー接続された第１導電型の第３ＭＩＳトランジスタと、前記第２ＭＩＳトランジスタのしきい電圧よりも高いしきい電圧を有しかつダイオード接続された第２導電型の第４ＭＩＳトランジスタとを直列に接続して構成され、
前記第３の電流経路は、前記第１ＭＩＳトランジスタとカレントミラー接続された第１導電型の第５ＭＩＳトランジスタにより構成され、
前記第２ＭＩＳトランジスタのゲート及び前記第４ＭＩＳトランジスタのゲートは互いに接続されているとともに、
前記第３の電流経路には、前記第４ＭＩＳトランジスタのトランスコンダクタンスよりも低いトランスコンダクタンスを有しかつダイオード接続された第２導電型の第６ＭＩＳトランジスタから構成される定電圧出力部が接続されていることを特徴とする定電圧発生回路。 - 第１の電流経路、第２の電流経路及び第３の電流経路を備え、
前記第１の電流経路は、ダイオード接続された第１導電型の第１ＭＩＳトランジスタと、低しきい電圧を有する第２導電型の第２ＭＩＳトランジスタと第１の抵抗とを直列に接続して構成され、
前記第２の電流経路は、前記第１ＭＩＳトランジスタとカレントミラー接続された第１導電型の第３ＭＩＳトランジスタと、前記第２ＭＩＳトランジスタのしきい電圧よりも高いしきい電圧を有しかつダイオード接続された第２導電型の第４ＭＩＳトランジスタとを直列に接続して構成され、
前記第３の電流経路は、前記第１ＭＩＳトランジスタとカレントミラー接続された第１導電型の第５ＭＩＳトランジスタにより構成され、
前記第２ＭＩＳトランジスタのゲート及び前記第４ＭＩＳトランジスタのゲートは互いに接続されているとともに、
前記第３の電流経路には、ダイオード接続された第２導電型の第６ＭＩＳトランジスタから構成される定電圧出力部が接続され、前記第３の電流径路を流れる第３電流は前記第２電流径路を流れる第２電流よりも大きくされたことを特徴とする定電圧発生回路。 - 前記第１の抵抗の抵抗値は第２ＭＩＳトランジスタのオン抵抗よりも大である請求項１乃至４のいずれか１項に記載の定電圧発生回路。
- 前記第１ＭＩＳトランジスタ、前記第３ＭＩＳトランジスタ及び前記第５ＭＩＳトランジスタはｐＭＯＳトランジスタであってそのソースが電源電圧に接続されるものであり、前記第２ＭＩＳトランジスタ、前記第４ＭＩＳトランジスタ及び前記第６ＭＩＳトランジスタはｎＭＯＳトランジスタである請求項１乃至４のいずれか１項に記載の定電圧発生回路。
- 前記第６ＭＩＳトランジスタと並列に接続され、前記定電圧出力部の出力端子の電荷の放電を加速する加速回路を備えた請求項１乃至４のいずれか１項に記載の定電圧発生回路。
- 前記加速回路は、分圧抵抗と、その分圧抵抗からの出力電圧をゲートに入力させる第７ＭＩＳトランジスタとを並列に接続して構成される請求項７に記載の定電圧発生回路。
- ビット線をワード線を互いに交差するように配置するとともに、その交差部に電流読出し型のメモリセルが配置されたメモリセルアレイと、
前記ビット線からの電流を検知し増幅するセンスアンプと、
前記ビット線の電圧の上限を規定するクランプ用トランジスタとを備え、
請求項１乃至４のいずれか１項に記載の定電圧発生回路からの出力電圧を前記クランプ用トランジスタのゲートに入力させるように構成された半導体記憶装置。
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