JP5380948B2

JP5380948B2 - 半導体記憶装置

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Publication number: JP5380948B2
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Inventors: 洋行松田; 智史中村
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Filing date: 2008-08-12
Publication date: 2014-01-08
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Description

本発明は、入力信号からディレイパルスを発生させる場合に、ディレイパルスのパルス幅の温度依存性を低減できるディレイパルス発生回路を備える半導体記憶装置に関する。

図１３は、一般的な半導体記憶装置の構成例を示す図であり、フラッシュメモリ(flash memory)の例を示したものである。また、メモリセルからデータを読み出す回路部分を示したものである。図１３に示すフラッシュメモリにおいて、メモリセルアレイ１３にはワード線とビット線に交点にメモリセルＭＣが配置されており、このメモリセルＭＣは、ＭＯＳトランジスタ内部に設けた電極に荷電粒子（電子またはホール）を蓄積させることにより情報を記憶するフラシュ型のメモリセルである。

このメモリセルアレイ１３内のメモリセルＭＣの選択は、アドレスデコーダ１２により行なわれる。アドレスデコーダ１２では、アドレス信号ＡＤＲを基に、メモリセルアレイ１３に対するロウアドレスＸとカラムアドレスＹを生成する。このロウアドレスＸとカラムアドレスＹによりメモリセルアレイ１３内のワード線およびビット線が活性化されメモリセルＭＣが選択される。

このフラッシュメモリにおいて、ランダムリードアクセスを行なう場合は、アドレスデコーダ１２よりメモリセルアレイ１３に対するロウアドレスＸとカラムアドレスＹを生成するとともに、アドレス信号ＡＤＲの遷移をアドレス遷移検出回路１１により検出する。アドレス遷移検出回路１１においてアドレス信号ＡＤＲの遷移が検出されると、アドレス遷移検出回路１１はアドレス遷移検出信号Ａを生成してディレイ（Ｄｅｌａｙ）パルス発生回路１４に送る。ディレイパルス発生回路１４では、アドレス遷移検出回路１１から受け取ったアドレス遷移検出信号Ａを基に、この信号に同期し、かつ所定の時間幅を持つディレイパルスＢを発生する。データ読出回路１５では、ディレイパルス発生回路１４から送られるディレイパルスＢを基にして、ビット線充電回路１６によるビット線の充電や、センスアンプ１７の活性化を行い、メモリセルＭＣに記憶されたデータを読み出す。

このように、フラッシュメモリのランダムリードアクセスにおいては、アドレス信号ＡＤＲの遷移を検知するアドレス遷移検出信号Ａを基に基準となるディレイパルスを発生してメモリセルのデータを読み出している。そのため、基準となるディレイパルスのパルス幅の設定により、アクセス時間が制限されることになる。

図１４は、従来技術のディレイパルス発生回路の構成例と動作を説明するための図である。図１４（Ａ）に示すディレイパルス発生回路は、ＰＭＯＳトランジスタ（ＰｃｈＭＯＳトランジスタ）ＱｐとＮＭＯＳトランジスタ（ＮｃｈＭＯＳトランジスタ）Ｑｎとで構成されるインバータの出力ノードに積分回路（抵抗Ｒとキャパシタ素子Ｃ）を接続したディレイ回路５１および５２を、２段に接続して構成されている。入力信号Ａは各ディレイ回路５１および５２によりディレイ（遅延）される。そして、インバータＩｎｖ１、Ｉｎｖ２と、ナンド（ＮＡＮＤ）回路Ｎ１の論理動作により、図１４（Ｂ）に示すように、入力信号Ａから出力信号Ｂをディレイパルスとして生成する。この場合、入力信号Ａから生成されるディレイパルス（出力信号Ｂ）のパルス幅は、図１４（Ａ）に示す初段のディレイ回路５１によるディレイ時間Δｔ１と、後段のディレイ回路５２によるディレイ時間Δｔ２とを総合したディレイ時間（Δｔ１＋Δｔ２）に応じたパルス幅となる。

ところで、図１４（Ａ）に示す回路では、ディレイパルス発生回路の動作温度により、ディレイパルスのパルス幅が変化してしまうという問題がある。これは、ＲＣ積分回路の抵抗Ｒの温度変化（温度が上昇すると抵抗値が増加）や、トランジスタの閾値電圧の変化等により生じるものである。図１４（Ｃ）は、ディレイパルスのパルス幅の温度変化を説明するための図である。図１４（Ｃ）に示すように、ディレイパルス幅は、低温、室温、高温の順にパルス幅が増加する。例えば、−４０℃〜２００℃の範囲で、低温時のパルス幅（ΔＴＬ）に対し高温時のパルス幅（ΔＴＨ）が２〜３倍になることがある。

ランダムアクセスの高速化を行う場合は、メモリセルの電流特性と、基準となるディレイパルスのパルス幅により制限されるが、ディレイパルスのパルス幅が低温、高温時で大きく異なってしまう。このため、従来のディレイパルス発生回路でデータ読み出し可能なパルス幅設定を行った場合に、アクセス高速化が非常に困難となるという問題があった。すなわち、高速化を図るために高温におけるディレイパルス幅が短くなるように設定すると、低温でディレイパルス幅が足りなくなり、データの読み取りが行なえなくなるという問題があった。一方、低温でディレイパルス幅を設定すると高温でのデータ読み取り速度が遅くなるという問題があった。従来は、−４０℃から１０５℃程度の温度範囲を考慮すれば足りたが、今後は、車載機器などに使用するために−４０℃から２００℃の動作温度範囲が要求されており、上記ディレイパルス幅の温度変化の問題が解決されることが望まれていた。
なお、このような従来技術として、特許文献１が知られている。
特開２００４−３２６９５１号公報

上述したように、従来技術のディレイパルス発生回路では、ディレイ時間に温度依存性があり、このディレイパルス発生回路にパルス信号を印加した場合に、低温でパルス幅が短く、高温でパルス幅が長くなる。このため、高温においてデータ読出し可能な最短パルス幅設定をした場合に、低温でデータ読み出しが出来なくなるという問題があった。従って、低温においてデータ読み出し可能な最短パルス幅の設定を行う必要がある。しかし、低温で読み出し可能なパルス幅を設定した場合は、高温でディレイパルス幅が長くなり、ランダムリードアクセスの高速化が困難になるという問題があった。

本発明はかかる実情に鑑みなされたものであり、本発明の目的は、ディレイパルスのパルス幅の温度依存性を低減し、ランダムリードアクセスの高速化を図ることができる半導体記憶装置を提供することにある。

本発明は上記課題を解決するためになされたものであり、本発明の一態様の半導体記憶装置は、ワード線とビット線の交点にメモリセルが配置されるメモリセルアレイと、アドレス信号を基に前記メモリセルアレイからメモリセルを選択するアドレスデコーダと、前記アドレス信号の遷移を検出しアドレス遷移検出信号を生成するアドレス遷移検出回路と、前記アドレス遷移検出回路により生成されたアドレス遷移検出信号を基に、所定のパルス幅を持つディレイパルスを生成するディレイパルス発生回路と、前記ディレイパルスを基にして、メモリセルに記憶された情報を読み出すデータ読出回路とを備え、前記ディレイパルス発生回路は、動作温度の変化によるディレイ時間の変動を補償する機能を備える１または２以上の温度補償ディレイ回路を直列に接続して構成されるディレイ回路と、前記第１のバイアス信号および前記第２のバイアス信号を生成するためのバイアス発生回路と、を備え、前記温度補償ディレイ回路は、入力信号を反転して出力するインバータと、前記インバータの出力端子に一端が接続されると共に、他端に第１のバイアス信号が印加される第１のキャパシタ素子と、前記インバータの出力端子に一端が接続されると共に、他端に第２のバイアス信号が印加される第２のキャパシタ素子と、を備え、前記第１のバイアス信号の電圧を動作温度の低下に応じて増加させ、前記第２のバイアス信号の電圧を動作温度の低下に応じて減少させることにより、動作温度の変化によるディレイ時間の変動を低減するように構成され、前記バイアス発生回路は、ソースが電源ＶＤＤに接続されて負荷として作用する第２のＰＭＯＳトランジスタＱ１および第３のＰＭＯＳトランジスタＱ２と、ソースが電源ＶＳＳに接続されてスイッチとして作用する第２のＮＭＯＳトランジスタＱ７および第３のＮＭＯＳトランジスタＱ８と、を有し、前記第２のＰＭＯＳトランジスタＱ１のドレインにソースが接続される第４のＰＭＯＳトランジスタＱ３と、前記第４のＰＭＯＳトランジスタＱ３のゲートに接続されて第１の共通ノードＮｐを形成するゲートおよびドレインと、前記第３のＰＭＯＳトランジスタＱ２のドレインに接続されたソースとを有する第５のＰＭＯＳトランジスタＱ４と、前記第４のＰＭＯＳトランジスタＱ３のドレインに接続されて第２の共通ノードＮｎを形成するゲートおよびドレインと、前記第２のＮＭＯＳトランジスタＱ７のドレインに接続されたソースとを有する第４のＮＭＯＳトランジスタＱ５と、前記第５のＰＭＯＳトランジスタＱ４のドレインに接続されたドレインと、前記第４のＮＭＯＳトランジスタＱ５のゲートに接続されたゲートとを有する第５のＮＭＯＳトランジスタＱ６と、前記第５のＮＭＯＳトランジスタＱ６のソースと前記第３のＮＭＯＳトランジスタＱ８のドレインとの間に接続されたポリ抵抗Ｒｐと、を備え、前記第１の共通ノードＮｐから前記第１のバイアス信号が出力され、前記第２の共通ノードＮｎから前記第２のバイアス信号が出力されること、を特徴とする。
また、本発明の一態様のディレイパルス発生回路は、入力信号を遅延させるディレイ回路を有し、前記ディレイ回路のディレイ量を基に前記入力信号から所定のパルス幅のディレイパルスを生成するディレイパルス発生回路であって、前記ディレイ回路は、動作温度の変化によるディレイ時間の変動を補償する機能を備える１または２以上の温度補償ディレイ回路を直列に接続して構成されると共に、前記温度補償ディレイ回路は、入力信号を反転して出力するインバータと、前記インバータの出力端子に一端が接続されると共に、他端に第１のバイアス信号が印加される第１のキャパシタ素子と、前記インバータの出力端子に一端が接続されると共に、他端に第２のバイアス信号が印加される第２のキャパシタ素子と、を備え、前記第１のバイアス信号の電圧を動作温度の低下に応じて増加させ、前記第２のバイアス信号の電圧を動作温度の低下に応じて減少させることにより、動作温度の変化によるディレイ時間の変動を低減するように構成されたこと、を特徴とする。
上記構成からなる本発明のディレイパルス発生回路では、温度補償ディレイ回路を、インバータと、インバータの出力側にそれぞれの一端が接続される２つのキャパシタ素子とで構成する。そして、一方のキャパシタ素子の他端には、動作温度の低下に応じて電圧が増加する第１のバイアス信号を印加し、もう一方のキャパシタ素子の他端には、動作温度の低下に応じて電圧が減少する第２のバイアス信号を印加する。
これにより、ディレイパルス発生回路において、動作温度の変化によるディレイ時間の変動を低減することができる。

また、本発明のディレイパルス発生回路は、前記温度補償ディレイ回路は、第１のＰＭＯＳトランジスタＱ１１のドレインと第１のＮＭＯＳトランジスタＱ１２のドレインとが共通ノードＮｒにより接続されると共に、前記第１のＰＭＯＳトランジスタＱ１１のゲートと前記第１のＮＭＯＳトランジスタＱ１２のゲートとが共通接続されてなるインバータと、前記共通ノードＮｒに一端が接続されると共に、他端に前記第１のバイアス信号ＰＢＩＡＳが印加される第１のキャパシタ素子Ｃ１１と、前記共通ノードＮｒに一端が接続されると共に、他端に前記第２のバイアス信号ＮＢＩＡＳが印加される第２のキャパシタ素子Ｃ１２と、を備えることを特徴とする。
上記構成からなる本発明のディレイパルス発生回路では、温度補償ディレイ回路を、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとで構成されるインバータの出力端に２つのキャパシタ素子Ｃ１１、Ｃ１２のそれぞれの一端を接続して構成する。そして、一方のキャパシタ素子Ｃ１１の他端に、動作温度の低下に応じて電圧が増加する第１のバイアス信号ＰＢＩＡＳを印加し、もう一方のキャパシタ素子Ｃ１２の他端には、動作温度の低下に応じて電圧が減少する第２のバイアス信号ＮＢＩＡＳを印加する。
これにより、ディレイ量の温度変化を低減した温度補償ディレイ回路を容易に実現することができる。

また、本発明のディレイパルス発生回路は、前記ディレイパルス発生回路は、前記第１のバイアス信号ＰＢＩＡＳおよび前記第２のバイアス信号ＮＢＩＡＳを生成するためのバイアス発生回路を備え、前記バイアス発生回路は、ソースが電源ＶＤＤに接続されて負荷として作用する第２のＰＭＯＳトランジスタＱ１および第３のＰＭＯＳトランジスタＱ２と、ソースが電源ＶＳＳに接続されてスイッチとして作用する第２のＮＭＯＳトランジスタＱ７および第３のＮＭＯＳトランジスタＱ８と、を有し、前記第２のＰＭＯＳトランジスタＱ１のドレインにソースが接続される第４のＰＭＯＳトランジスタＱ３と、前記第４のＰＭＯＳトランジスタＱ３のゲートに接続されて第１の共通ノードＮｐを形成するゲートおよびドレインと、前記第３のＰＭＯＳトランジスタＱ２のドレンイに接続されたソースとを有する第５のＰＭＯＳトランジスタＱ４と、前記第４のＰＭＯＳトランジスタＱ３のドレインに接続されて第２の共通ノードＮｎを形成するゲートおよびドレインと、前記第２のＮＭＯＳトランジスタＱ７のドレインに接続されたソースとを有する第４のＮＭＯＳトランジスタＱ５と、前記第５のＰＭＯＳトランジスタＱ４のドレインに接続されたドレインと、前記第４のＮＭＯＳトランジスタＱ５のゲートに接続されたゲートとを有する第５のＮＭＯＳトランジスタＱ６と、前記第５のＮＭＯＳトランジスタＱ６のソースと前記第３のＮＭＯＳトランジスタＱ８のドレインとの間に接続されたポリ抵抗Ｒｐと、を備え、前記第１の共通ノードＮｐから前記第１のバイアス信号ＰＢＩＡＳ出力され、前記第２の共通ノードＮｎから前記第２のバイアス信号ＮＢＩＡＳ出力されること、を特徴とする。
上記構成からなる本発明のディレイパルス発生回路では、バイアス発生回路を有し、このバイアス発生回路はウィルソンカレントミラー（Wilson current mirror）回路を基本に構成されており、第４のＰＭＯＳトランジスタＱ３と第５のＰＭＯＳトランジスタＱ４とで構成されるカレントミラー回路と、第４のＮＭＯＳトランジスタＱ５と第５のＮＭＯＳトランジスタＱ６とで構成されるカレントミラー回路と、がカスケードに接続されたカレントミラー回路を備えている。また、第５のＮＭＯＳトランジスタＱ６のソース側と電源ＶＳＳ側との間にポリ抵抗Ｒｐが挿入される。そして、第５のＰＭＯＳトランジスタＱ４のドレイン側（共通ノードＮｐ）から第１のバイアス信号ＰＢＩＡＳを出力し、第４のＮＭＯＳトランジスタＱ５のドレイン側（共通ノードＮｎ）からバイアス信号ＮＢＩＡＳを出力する。
これにより、ウィルソンカレントミラーを使用して、容易にバイアス信号ＰＢＩＡＳおよびＮＢＩＡＳを生成することができる。

また、本発明のディレイパルス発生回路は、前記バイアス発生回路において、前記ポリ抵抗Ｒｐの抵抗値により前記バイアス信号ＰＢＩＡＳおよびＮＢＩＡＳの信号レベルを設定することを特徴とする。
上記構成からなる本発明のディレイパルス発生回路では、バイアス発生回路から出力されるバイアス信号ＰＢＩＡＳおよびＮＢＩＡＳの信号レベルを、ポリ抵抗Ｒｐの抵抗値により設定できるようにしたので、これにより、ポリ抵抗Ｒｐの抵抗値により、温度補償ディレイ回路におけるディレイ量の設定が行なえる。

また、本発明の半導体記憶装置は、ワード線とビット線の交点にメモリセルが配置されるメモリセルアレイと、アドレス信号を基に前記メモリセルアレイからメモリセルを選択するアドレスデコーダと、前記アドレス信号の遷移を検出しアドレス遷移検出信号を生成するアドレス遷移検出回路と、前記アドレス遷移検出回路により生成されたアドレス遷移検出信号を基に、所定のパルス幅を持つディレイパルスを生成するディレイパルス発生回路と、前記ディレイパルスを基にして、メモリセルに記憶された情報を読み出すデータ読出回路とを備える半導体記憶装置において、前記ディレイパルス発生回路は、動作温度の変化によるディレイ時間の変動を補償する機能を備える１または２以上の温度補償ディレイ回路を直列に接続して構成されるディレイ回路を備え、前記温度補償ディレイ回路は、入力信号を反転して出力するインバータと、前記インバータの出力端子に一端が接続されると共に、他端に第１のバイアス信号が印加される第１のキャパシタ素子と、前記インバータの出力端子に一端が接続されると共に、他端に第２のバイアス信号が印加される第２のキャパシタ素子と、を備え、前記第１のバイアス信号の電圧を動作温度の低下に応じて増加させ、前記第２のバイアス信号の電圧を動作温度の低下に応じて減少させることにより、動作温度の変化によるディレイ時間の変動を低減するように構成されたこと、を特徴とする。
上記構成からなる本発明の半導体記憶装置では、ディレイ時間の温度依存性を低減したディレイパルス発生回路を備える。
これにより、半導体記憶装置におけるランダムリードアクセスの高速化を図ることができる。

また、本発明の半導体記憶装置は、前記メモリセルがフラッシュメモリで構成されることを特徴とする。
これにより、フラッシュメモリにおけるランダムリードアクセスの高速化を図ることができる。

本発明のディレイパルス発生回路においては、ディレイパルスのパルス幅の温度依存性を低減できる。また、本発明の半導体記憶装置においては、本発明のディレイパルス発生回路を使用することにより、ディレイパルスのパルス幅の温度依存性を低減し、ランダムリードアクセスの高速化を図ることができる。

以下、本発明の実施の形態を添付図面を参照して説明する。

図１は、本発明の実施の形態に係わるディレイパルス発生回路の構成を示す図である。

図１（Ａ）に示すように、本発明のディレイパルス発生回路は、バイアス（ＢＩＡＳ）発生回路２１と、同じ構成の２つの温度補償ディレイ回路３１および３２とで構成される。そして、バイアス発生回路２１から温度補償ディレイ回路３１および３２に対し、該温度補償ディレイ回路３１および３２におけるディレイ量の温度依存性（温度特性）を制御するためのバイアス信号ＰＢＩＡＳ、ＮＢＩＡＳが供給される。（バイアス発生回路２１および温度補償ディレイ回路３１の構成と動作については後述する）。

なお、図１に示す例は、図１４に示す従来のディレイパルス発生回路と対比するために２つの温度補償ディレイ回路３１および３２を使用する例を示しており、図１４と同じ構成の部分には同一の符号を付している。しかしながら、この温度補償ディレイ回路は１つまたは３つ以上であってもよい。例えば、１つの温度補償ディレイ回路を使用する場合は、図１（Ａ）におけるインバータＩｎｖ１を省略するか、または２段構成にする。また、３段以上の場合には、回路内の信号の論理状態（ＨｉｇｈまたはＬｏｗ）に応じて、インバータＩｎｖ１の段数等を設定する。

また、図１（Ｂ）に示すように、複数の温度補償ディレイ回路を使用する場合に、各温度補償ディレイ回路３１、３２にそれぞれ対応してバイアス発生回路２１、２２を設けることもできる。この例では、バイアス発生回路２１から温度補償ディレイ回路３１にバイアス信号ＰＢＩＡＳ１およびＮＢＩＡＳ１を印加し、バイアス発生回路２２から温度補償ディレイ回路３２にバイアス信号ＰＢＩＡＳ２およびＮＢＩＡＳ２を印加する。この構成では、各バイアス発生回路２１、２２内のポリ抵抗Ｒｐの抵抗値や各トランジスタのＷ／Ｌ比（ポリ抵抗Ｒｐ等については後述する）を異ならせるごとに、異なる出力電圧特性を持つバイアス信号を生成し、各温度補償ディレイ回路ごとに異なるバイアス信号を印加することができる。

図２は、図１に示すディレイパルス発生回路内のバイアス発生回路２１の構成例を示す図である。

図２（Ａ）に示すバイアス発生回路２１は、周知のウィルソンカレントミラー（Wilson current mirror）を基本に構成されたバイアス発生回路であり、温度補償ディレイ回路３１で使用されるバイアス信号ＰＢＩＡＳおよびＮＢＩＡＳを生成するための回路である。

バイアス発生回路２１は、ＰＭＯＳトランジスタＱ１およびＱ２を負荷とし、１段目のカレントミラーを構成するＰＭＯＳトランジスタＱ３およびＱ４と、２段目のカレントミラーを構成するＮＭＯＳトランジスタＱ５およびＱ６と、ポリ抵抗Ｒｐ（抵抗値１．８ＫΩ）とからなるウィルソンカレントミラー回路で構成される。

この構成において、負荷となるＰＭＯＳトランジスタＱ１およびＱ２は、それぞれ異なるＷ／Ｌ比（W/L ratio）のトランジスタであり、また、カレントミラーを構成するＰＭＯＳトランジスタＱ３およびＱ４、ＮＭＯＳトランジスタＱ５およびＱ６もそれぞれ異なるＷ／Ｌ比のトランジスタである。（なお、各トランジスタのＷ／Ｌ比の例が、図２（Ａ）中の各トランジスタの記号に添えて示されている。）

このバイアス発生回路２１では、ポリ抵抗Ｒｐの抵抗値と、各トランジスタのＷ／Ｌ比により、回路内に所望の電流を流し、バイアス信号ＰＢＩＡＳおよびＮＢＩＡＳを生成するように構成されている。

ＮＭＯＳトランジスタＱ７、Ｑ８、およびＰＭＯＳトランジスタＱ９は、このバイアス発生回路２１を活性化するイネーブル信号ＥＮＡＢＬＥに応じて、回路を動作させるか、回路動作を停止させるかを制御するためのトランジスタである。また、ＮＭＯＳトランジスタＱ１０は、このバイアス発生回路２１を活性化するイネーブル信号ＥＮＡＢＬＥが非活性の場合に、出力されるバイアス信号ＰＢＩＡＳおよびＮＢＩＡＳを固定電位（ＰＢＩＡＳを‘ＶＳＳ’、ＮＢＩＡＳを‘ＶＤＤ’）に設定するためのスイッチ用のトランジスタである。

このイネーブル信号ＥＮＡＢＬＥにより、バイアス発生回路２１の起動と停止を制御できると共に、温度補償ディレイ回路３１におけるディレイ動作を通常温度特性のディレイ動作とすることができる。

図２（Ｂ）は、上記構成のバイアス発生回路２１により生成されるバイアス信号ＰＢＩＡＳおよびＮＢＩＡＳの例を示している。

図２（Ｂ）に示すように、イネーブル信号ＥＮＡＢＬＥが初期状態（‘ＶＳＳ＝０’）にある場合は、バイアス信号ＰＢＩＡＳは、‘０’レベルであり、バイアス信号ＮＢＩＡＳは、電源レベル（‘ＶＤＤ’）である。

そして、イネーブル信号ＥＮＡＢＬＥが有効（‘ＶＤＤ’レベル）になると、温度により電圧が制御されたバイアス信号ＰＢＩＡＳおよびＮＢＩＡＳが出力される。

図３は、バイアス発生回路２１の温度特性データを示す図であり、図３（Ａ）は、動作温度が、２００℃、２５℃、−４０℃に変化した場合のポリ抵抗Ｒｐの抵抗値の変化と、バイアス信号ＰＢＩＡＳおよびＮＢＩＡＳの出力電圧の変化を表で示したものある。また、図３（Ｂ）は、動作温度が、−４０℃、２５℃、２００℃に変化した場合のポリ抵抗Ｒｐの抵抗値の変化をグラフで示したものである。

このように、動作温度が変化するとポリ抵抗Ｒｐの抵抗値が変化し、温度変化に応じたバイアス信号ＰＢＩＡＳおよびＮＢＩＡＳを生成することができる。

すなわち、図３（Ａ）の表に示すように、温度が低いときは、バイアス信号ＮＢＩＡＳの電位が低く、バイアス信号ＰＢＩＡＳ電位が高くなり、温度が高いときは、バイアス信号ＮＢＩＡＳの電位が高く、バイアス信号ＰＢＩＡＳ電位が低くなる。

このバイアス発生回路２１により生成されたバイアス信号ＰＢＩＡＳおよびＮＢＩＡＳを、温度補償ディレイ回路３１に供給することにより、温度補償ディレイ回路３１において、温度が上昇するにつれてディレイ量が増大する割合を減少させることができる。

なお、前述の第２のＰＭＯＳトランジスタＱ１は、ＰＭＯＳトランジスタＱ１が相当し、前述の第３のＰＭＯＳトランジスタＱ２は、ＰＭＯＳトランジスタＱ２が相当し、前述の第２のＮＭＯＳトランジスタＱ７は、ＮＭＯＳトランジスタＱ７が相当し、前述の第３のＮＭＯＳトランジスタＱ８は、ＮＭＯＳトランジスタＱ８が相当する。また、前述の第４のＰＭＯＳトランジスタＱ３は、ＰＭＯＳトランジスタＱ３が相当し、前述の第５のＰＭＯＳトランジスタＱ４は、ＰＭＯＳトランジスタＱ４が相当する。また、前述の第４のＮＭＯＳトランジスタＱ５は、ＮＭＯＳトランジスタＱ５が相当し、前述の第５のＮＭＯＳトランジスタＱ６は、ＮＭＯＳトランジスタＱ６が相当する。また、前述の第１のバイアス信号は、バイアス信号ＰＢＩＡＳが相当し、前述の２のバイアス信号は、バイアス信号ＮＢＩＡＳが相当する。

図４は、図１に示す温度補償ディレイ回路３１の構成例を示す図である。図４に示す温度補償ディレイ回路は、ＰＭＯＳトランジスタＱ１１とＮＭＯＳトランジスタＱ１２とからなるインバータで構成される。また、インバータの出力ノードＮｒには、キャパシタ素子Ｃ１１およびＣ１２のそれぞれの一端が接続され、キャパシタ素子Ｃ１１の他端には、前述のバイアス信号ＰＢＩＡＳが印加され、キャパシタ素子Ｃ１２の他端には、前述のバイアス信号ＮＢＩＡＳが印加される。

上記構成において、温度補償ディレイ回路におけるディレイ量は、バイアス信号ＰＢＩＡＳおよびＮＢＩＡＳにより制御される。また、ディレイ量は、ＰＭＯＳトランジスタＱ１１、ＮＭＯＳトランジスタＱ１２のサイズ（Ｗ／Ｌ比）と、キャパシタ素子Ｃ１１およびＣ１２の容量により調整される。（なお、各トランジスタのＷ／Ｌ比の例が、図４中の各トランジスタの記号に添えて示されている。）

なお、前述の第１のＰＭＯＳトランジスタＱ１１は、ＰＭＯＳトランジスタＱ１１が相当し、前述の第１のＮＭＯＳトランジスタＱ１２は、ＮＭＯＳトランジスタＱ１２が相当する。

なお、図５は、通常ディレイ発生回路の構成例を示す図であり、図４に示した、本発明のディレイパルス発生回路に使用される温度補償ディレイ回路と対比するために示している。

図５に示す通常ディレイ回路は、ＰＭＯＳトランジスタＱ２１とＮＭＯＳトランジスタＱ２２とからなるインバータの形式で構成される。また、その出力ノードＮｏと電源ＶＤＤ側との間にキャパシタ素子Ｃ１１が接続され、出力ノードＮｏと電源ＶＳＳ側との間にキャパシタ素子Ｃ１２が接続されて構成されている。

図５に示す通常ディレイ回路と、図４に示す温度補償ディレイ回路の構成を比較すると、図５に示す通常ディレイ回路においては、キャパシタ素子Ｃ１１には固定電位として電源ＶＤＤの電圧が印加されるが、図４に示す温度補償ディレイ回路では、キャパシタ素子Ｃ１１にはバイアス信号ＰＢＩＡＳの電圧が印加される点が異なっている。また、図５に示す通常ディレイ回路においては、キャパシタ素子Ｃ１２には固定電位として電源ＶＳＳの電圧が印加されるが、図４に示す温度補償ディレイ回路では、キャパシタ素子Ｃ１２にはバイアス信号ＮＢＩＡＳの電圧が印加される点が異なっている。

図６は、通常ディレイ回路におけるディレイ時間の温度変化を示す図である。図６（Ａ）は、波形の立ち上がり時におけるディレイ時間を示し、図６（Ｂ）は、波形の立ち下がり時におけるディレイ時間を示している。（なお、図６に示すデータにおいて、キャパシタ素子Ｃ１１には、固定電位ＶＤＤ（例えば、５Ｖ）が印加され、キャパシタ素子Ｃ１２には固定電位ＶＳＳ（例えば、０Ｖ）が印加されるため、横軸の電圧には実質的な意味はなく、後述する図７および図８の特性曲線と対比するために示したものである。）

図６（Ａ）に示す、波形の立ち上がり時におけるディレイ時間は、−４０℃におけるディレイ時間はｒ１点、２５℃におけるディレイ時間はｒ２点、２００℃におけるディレイ時間はｒ３点となり、温度が上昇するにつれてディレイ時間は大幅に上昇する。図６（Ａ）に示す例では、−４０℃におけるディレイ時間に対して、２００℃におけるディレイ時間は２倍程度になる。

また、図６（Ｂ）に示す、波形の立ち下がり時におけるディレイ時間は、−４０℃におけるディレイ時間はｆ１点、２５℃におけるディレイ時間はｆ２点、２００℃におけるディレイ時間はｆ３点となり、温度が上昇するにつれてディレイ時間は大幅に上昇する。図６（Ａ）に示す例では、−４０℃におけるディレイ時間に対して、２００℃におけるディレイ時間は２倍程度になる。

このように、通常ディレイ回路では、高温と低温でディレイ時間に大幅な差があり、通常ディレイ回路の段数を重ねて行くと、その差が広がってゆくことになる。

一方、図７は、温度補償ディレイ回路に印加するバイアス信号ＰＢＩＡＳとディレイ時間の関係を示す図であり、図４に示すキャパシタ素子Ｃ１１に印加するバイアス信号ＰＢＩＡＳの電圧を変化させた場合のディレイ時間の変化を示す図である。図７（Ａ）は、波形の立ち上がり時におけるディレイ時間を示し、図７（Ｂ）は、波形の立ち下がり時におけるディレイ時間を示している。

また、図７（Ａ）、（Ｂ）において、縦軸はディレイ時間［ｎＳ］を、横軸はキャパシタ素子Ｃ１１に印加するバイアス信号ＰＢＩＡＳの電圧［Ｖ］を示している。

図７（Ａ）の波形の立ち上がり時のデータに示すように、バイアス信号ＰＢＩＡＳの電圧を２．０Ｖ以上に上昇させると、各温度（−４０℃、２５℃、２００℃）におけるディレイ時間は次第に増加し始め、４．０Ｖ以上で飽和するようになる。

したがって、２００℃におけるバイアス信号ＰＢＩＡＳを２．０Ｖ以下とし、−４０℃におけるバイアス信号ＰＢＩＡＳも２．０Ｖ以下にすると、ディレイ時間差はΔｒ１となる。また、２００℃におけるバイアス信号ＰＢＩＡＳを２．０Ｖ以下とし、−４０℃におけるバイアス信号ＰＢＩＡＳを２．８Ｖ程度にすると、ディレイ時間差はΔｒ２となる。また、２００℃におけるバイアス信号ＰＢＩＡＳを２．０Ｖ以下とし、−４０℃におけるバイアス信号ＰＢＩＡＳを４．０Ｖ以上にすると、ディレイ時間差はΔｒ３となる（Δｒ３＜Δｒ２＜Δｒ１）。

このように、２００℃におけるバイアス信号ＰＢＩＡＳを２．０Ｖとし、−４０℃まで、温度が下がるに従いバイアス信号ＰＢＩＡＳを増大させることにより、高温時（２００℃）と低温時（−４０℃）におけるディレイ時間の差を減少（Δｒ１からΔｒ３に減少）させることができる。（なお、図６（Ａ）に示す通常ディレイ回路の場合は、一定のディレイ時間の差となる。）

また、図７（Ｂ）の波形の立ち下がり時のデータに示すように、バイアス信号ＰＢＩＡＳの電圧を３．５Ｖ以上に上昇させると、各温度（−４０℃、２５℃、２００℃）におけるディレイ時間は次第に増加し始める。

したがって、２００℃におけるバイアス信号ＰＢＩＡＳを３．５Ｖ以下とし、−４０℃におけるバイアス信号ＰＢＩＡＳも３．５Ｖ以下にすると、ディレイ時間差はΔｆ１となる。また、２００℃におけるバイアス信号ＰＢＩＡＳを３．５Ｖ以下とし、−４０℃におけるバイアス信号ＰＢＩＡＳを４．５Ｖ程度にすると、ディレイ時間差はΔｆ２となる。また、２００℃におけるバイアス信号ＰＢＩＡＳを３．５Ｖ以下とし、−４０℃におけるバイアス信号ＰＢＩＡＳを５．０Ｖ程度にすると、ディレイ時間差はΔｆ３となる（Δｆ３＜Δｆ２＜Δｆ１）。

このように、波形の立ち下がり時においても、２００℃におけるバイアス信号ＰＢＩＡＳを３．５Ｖ以下とし、−４０℃まで、温度が下がるに従いバイアス信号ＰＢＩＡＳを増大させることにより、高温時（２００℃）と低温時（−４０℃）におけるディレイ時間の差を減少（Δｆ１からΔｆ３に減少）させることができる。（なお、図６（Ｂ）に示す通常ディレイ回路の場合は、一定のディレイ時間の差となる。）

一方、図８は、温度補償ディレイ回路に印加するバイアス信号ＮＢＩＡＳとディレイ時間の関係を示す図であり、図４に示すキャパシタ素子Ｃ１２に印加するバイアス信号ＮＢＩＡＳの電圧を変化させた場合のディレイ時間の変化を示す図である。図８（Ａ）は、波形の立ち上がり時におけるディレイ時間を示し、図８（Ｂ）は、波形の立ち下がり時におけるディレイ時間を示している。

また、図８（Ａ）、（Ｂ）において、縦軸はディレイ時間［ｎＳ］を、横軸はキャパシタ素子Ｃ１２に印加するバイアス信号ＮＢＩＡＳの電圧［Ｖ］を示している。

図８（Ａ）の波形の立ち上がり時のデータに示すように、バイアス信号ＮＢＩＡＳの電圧を１．５Ｖ以上にすると、各温度（−４０℃、２５℃、２００℃）におけるディレイ時間は一定の値を示すが、１．５Ｖ以下に減少させると、各温度におけるディレイ時間は次第に増加し始める。

したがって、２００℃におけるバイアス信号ＮＢＩＡＳを１．５Ｖ以上とし、−４０℃におけるバイアス信号ＮＢＩＡＳも１．５Ｖ以上に設定すると、ディレイ時間差はΔｒ３となる。また、２００℃におけるバイアス信号ＮＢＩＡＳを１．５Ｖ以上とし、−４０℃におけるバイアス信号ＰＢＩＡＳを０．７Ｖ程度に設定すると、ディレイ時間差はΔｒ２となる。また、２００℃におけるバイアス信号ＰＢＩＡＳを１．５Ｖ以上とし、−４０℃におけるバイアス信号ＰＢＩＡＳを０Ｖ程度にすると、ディレイ時間差はΔｒ１となる（Δｒ３＞Δｒ２＞Δｒ１）。

このように、２００℃におけるバイアス信号ＮＢＩＡＳを１．５Ｖ以上とし、−４０℃まで、温度が下がるに従いバイアス信号ＮＢＩＡＳを１．５Ｖから減少させることにより、高温時（２００℃）と低温時（−４０℃）におけるディレイ時間の差を減少（Δｒ３からΔｒ１に減少）させることができる。

また、図８（Ｂ）の波形の立ち下がり時のデータに示すように、バイアス信号ＮＢＩＡＳの電圧を３．０Ｖ以上にすると、各温度（−４０℃、２５℃、２００℃）におけるディレイ時間は一定の値を示すが、３．０Ｖ以下に減少させると、各温度におけるディレイ時間は次第に増加し始める。

したがって、２００℃におけるバイアス信号ＮＢＩＡＳを３．０Ｖ以上とし、−４０℃におけるバイアス信号ＮＢＩＡＳも３．０Ｖ以上に設定すると、ディレイ時間差はΔｆ３となる。そして、２００℃におけるバイアス信号ＮＢＩＡＳを３．０Ｖ以上とし、−４０℃におけるバイアス信号ＰＢＩＡＳを２．５Ｖ程度に設定すると、ディレイ時間差はΔｆ２となる。また、２００℃におけるバイアス信号ＮＢＩＡＳを３．０Ｖ以上とし、−４０℃におけるバイアス信号ＮＢＩＡＳを１．０Ｖ程度にすると、ディレイ時間差はΔｆ１となる（Δｆ３＞Δｆ２＞Δｆ１）。

このように、２００℃におけるバイアス信号ＮＢＩＡＳを３．０Ｖ以上とし、−４０℃まで、温度が下がるに従いバイアス信号ＮＢＩＡＳを３．０Ｖから減少させることにより、高温時（２００℃）と低温時（−４０℃）におけるディレイ時間の差を減少（Δｆ３からΔｆ１に減少）させることができる。

このように、波形の立ち下がり時においても、２００℃におけるバイアス信号ＮＢＩＡＳを３．０以上とし、−４０℃まで、温度が下がるに従ってバイアス信号ＮＢＩＡＳを減少させることにより、高温時（２００℃）と低温時（−４０℃）におけるディレイ時間の差を減少させることができる。

また、図９は、通常ディレイ回路における波形例を示す図であり、図５に示す通常ディレイ回路を７段構成とした場合の、シミュレーション結果を示す図である。

図９において、縦軸は電圧（Ｖ）、横軸は時間（ｎＳ）を示している。また、時刻ｔ１をディレイの開始点としている。また、波形Ｌは、低温（−４０℃）時のディレイ量（ΔＴＬ）を示し、波形Ｍは、室温（２５℃）時のディレイ量（ΔＴＭ）を示し、波形Ｈは、高温（２００℃）時のディレイ量（ΔＴＨ）を示している。

図９に示すように、通常ディレイ回路においては、低温（−４０℃）、室温（２５℃）、高温（２００℃）と温度が上昇するに従い、ディレイ量が大幅に（２倍以上に）増加していることが分かる。図の例では、低温（−４０℃）時と高温（２００℃）時におけるディレイ時間の差は、７．２ｎｓ程度になっている。

図１０は、温度補償ディレイ回路におけるディレイ量と、この温度補償ディレイ回路に入力されるバイアス信号ＰＢＩＡＳ、およびバイアス信号ＮＢＩＡＳの波形例を示す図であり、図４に示す温度補償ディレイ回路を７段構成とした場合のシミュレーション結果を示す図である。

図１０において縦軸は電圧（Ｖ）を、横軸は時間（ｎＳ）を示し、波形Ｌは、低温（−４０℃）時のディレイ量を示し、波形Ｍは、室温（２５℃）時のディレイ量を示し、波形Ｈは、高温（２００℃）時のディレイ量を示している。

また、波形Ｐ−４０は、低温（−４０℃）におけるバイアス信号ＰＢＩＡＳを示し、波形Ｐ２５は、室温（２５℃）におけるバイアス信号ＰＢＩＡＳを示し、波形Ｐ２００は、高温（２００℃）におけるバイアス信号ＰＢＩＡＳを示している。波形Ｎ−４０は、低温（−４０℃）におけるバイアス信号ＮＢＩＡＳを示し、波形Ｎ２５は、室温（２５℃）におけるバイアス信号ＮＢＩＡＳを示し、波形Ｎ２００は、高温（２００℃）におけるバイアス信号ＮＢＩＡＳを示している。

図１０に示すように、バイアス信号ＰＢＩＡＳは、低温（−４０℃）時のＰ−４０と、室温（２５℃）時のＰ２５と、高温（２００℃）時のＰ２００と、温度が上昇するに従い、電位が低下していることが分かる。一方、バイアス信号ＮＢＩＡＳは、低温（−４０℃）時のＮ−４０と、室温（２５℃）時のＮ２５と、高温（２００℃）時のＮ２００と、温度が上昇するに従い、電位が上昇していることが分かる。

なお、図１１は、図１０に示すディレイ量の波形Ｈ、Ｍ、Ｌの時刻の単位を変更し、時刻の軸方向に引き伸ばした波形Ｈ、Ｍ、Ｌを示したものである。

図１１においては、時刻ｔ１をディレイの開始点としている。また、波形Ｌは、低温（−４０℃）時のディレイ量（ΔＴＬ）を示し、波形Ｍは、室温（２５℃）時のディレイ量（ΔＴＭ）を示し、波形Ｈは、高温（２００℃）時のディレイ量（ΔＴＨ）を示している。図の例では、低温（−４０℃）時と高温（２００℃）時におけるディレイ時間の差は、５．５ｎｓ程度になっている。

図１１に示す温度補償ディレイ回路の場合と、図９に示す通常ディレイ回路のディレイ量の変化の幅と比較して、ディレイ量の変化の割合が大幅に減少していることが分かる。

このように、温度補償ディレイ回路においては、温度の変化に応じて、バイアス信号ＰＢＩＡＳおよびＮＢＩＡＳを変化させることにより、ディレイ量の変動を低減することができる。

また、図１２は、本発明のディレイパルス発生回路を使用した半導体記憶装置の構成例を示す図であり、フラッシュメモリ(flash memory)の例を示したものである。また、メモリセルからデータを読み出す回路部分を示したものである。

図１２に示す半導体記憶装置が、図１３に示す従来技術の半導体記憶装置と構成上異なるのは、図１２に示すディレイパルス発生回路１４Ａが本発明のディレイパルス発生回路である点だけが異なり、他の構成は図１３に示す半導体記憶装置と同様である。このため、同一の構成部分には同一の符号を付し、重複する説明は省略する。

このように、本発明のディレイパルス発生回路１４Ａを、図１２に示すフラッシュメモリ等の半導体記憶装置に使用することにより、メモリセルのデータ読み取りに使用されるディレイパルスのパルス幅の温度による変化を低減できるので、半導体記憶装置におけるランダムリードアクセスの高速化を図ることができる。

以上、本発明の実施の形態について説明したが、本発明のディレイパルス発生回路、および該ディレイパルス発生回路を備える半導体記憶装置は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。

本発明のディレイパルス発生回路の構成を示すブロック図である。バイアス発生回路の回路構成例を示す図である。バイアス発生回路の動作を説明するための図である。本発明における温度補償ディレイ回路の回路構成例を示す図である。通常ディレイ回路の回路構成例を示す図である。通常ディレイ回路におけるディレイ時間を示す図である。温度補償ディレイ回路に印加するバイアス信号ＰＢＩＡＳとディレイ時間の関係を示す図である。温度補償ディレイ回路に印加するバイアス信号ＮＢＩＡＳとディレイ時間の関係を示す図である。通常ディレイ回路における波形例を示す図である。温度補償ディレイ回路に入力されるバイアス信号とディレイ量の波形例を示す図である。図１０に示すディレイ量の時間軸を拡大して示した図である。本発明のディレイパルス発生回路を備える半導体記憶装置の構成例を示す図である。半導体記憶装置におけるディレイパルス発生回路について説明するための図である。従来技術のディレイパルス発生回路の構成例と動作を説明するための図である。

符号の説明

１１・・・アドレス遷移検出回路、１２・・・アドレスデコーダ、１３・・・メモリセルアレイ、１４、１４Ａ・・・ディレイパルス発生回路、１５・・・データ読出回路、１６・・・ビット線充電回路、１７・・・センスアンプ、２１、２２・・・バイアス発生回路、３１、３２・・・温度補償ディレイ回路

Claims

ワード線とビット線の交点にメモリセルが配置されるメモリセルアレイと、
アドレス信号を基に前記メモリセルアレイからメモリセルを選択するアドレスデコーダと、
前記アドレス信号の遷移を検出しアドレス遷移検出信号を生成するアドレス遷移検出回路と、
前記アドレス遷移検出回路により生成されたアドレス遷移検出信号を基に、所定のパルス幅を持つディレイパルスを生成するディレイパルス発生回路と、
前記ディレイパルスを基にして、メモリセルに記憶された情報を読み出すデータ読出回路と
を備え、
前記ディレイパルス発生回路は、
動作温度の変化によるディレイ時間の変動を補償する機能を備える１または２以上の温度補償ディレイ回路を直列に接続して構成されるディレイ回路と、
第１のバイアス信号および第２のバイアス信号を生成するためのバイアス発生回路と、
を備え、
前記温度補償ディレイ回路は、
入力信号を反転して出力するインバータと、
前記インバータの出力端子に一端が接続されると共に、他端に前記第１のバイアス信号が印加される第１のキャパシタ素子と、
前記インバータの出力端子に一端が接続されると共に、他端に前記第２のバイアス信号が印加される第２のキャパシタ素子と、
を備え、
前記第１のバイアス信号の電圧を動作温度の低下に応じて増加させ、前記第２のバイアス信号の電圧を動作温度の低下に応じて減少させることにより、動作温度の変化によるディレイ時間の変動を低減するように構成され、
前記バイアス発生回路は、
ソースが電源ＶＤＤに接続されて負荷として作用する第２のＰＭＯＳトランジスタＱ１および第３のＰＭＯＳトランジスタＱ２と、
ソースが電源ＶＳＳに接続されてスイッチとして作用する第２のＮＭＯＳトランジスタＱ７および第３のＮＭＯＳトランジスタＱ８と、
を有し、
前記第２のＰＭＯＳトランジスタＱ１のドレインにソースが接続される第４のＰＭＯＳトランジスタＱ３と、
前記第４のＰＭＯＳトランジスタＱ３のゲートに接続されて第１の共通ノードＮｐを形成するゲートおよびドレインと、前記第３のＰＭＯＳトランジスタＱ２のドレインに接続されたソースとを有する第５のＰＭＯＳトランジスタＱ４と、
前記第４のＰＭＯＳトランジスタＱ３のドレインに接続されて第２の共通ノードＮｎを形成するゲートおよびドレインと、前記第２のＮＭＯＳトランジスタＱ７のドレインに接続されたソースとを有する第４のＮＭＯＳトランジスタＱ５と、
前記第５のＰＭＯＳトランジスタＱ４のドレインに接続されたドレインと、前記第４のＮＭＯＳトランジスタＱ５のゲートに接続されたゲートとを有する第５のＮＭＯＳトランジスタＱ６と、
前記第５のＮＭＯＳトランジスタＱ６のソースと前記第３のＮＭＯＳトランジスタＱ８のドレインとの間に接続されたポリ抵抗Ｒｐと、
を備え、
前記第１の共通ノードＮｐから前記第１のバイアス信号が出力され、前記第２の共通ノードＮｎから前記第２のバイアス信号が出力されること、
を特徴とする半導体記憶装置。
前記温度補償ディレイ回路は、
第１のＰＭＯＳトランジスタＱ１１のドレインと第１のＮＭＯＳトランジスタＱ１２のドレインとが共通ノードＮｒにより接続されると共に、前記第１のＰＭＯＳトランジスタＱ１１のゲートと前記第１のＮＭＯＳトランジスタＱ１２のゲートとが共通接続されてなるインバータと、
前記共通ノードＮｒに一端が接続されると共に、他端に前記第１のバイアス信号ＰＢＩＡＳが印加される第１のキャパシタ素子Ｃ１１と、
前記共通ノードＮｒに一端が接続されると共に、他端に前記第２のバイアス信号ＮＢＩＡＳが印加される第２のキャパシタ素子Ｃ１２と、
を備えることを特徴とする請求項１に記載の半導体記憶装置。
前記バイアス発生回路において、
前記ポリ抵抗Ｒｐの抵抗値により前記バイアス信号ＰＢＩＡＳおよびＮＢＩＡＳの信号レベルを設定すること
を特徴とする請求項２に記載の半導体記憶装置。
前記メモリセルがフラッシュメモリで構成されること
を特徴とする請求項１から請求項３のいずれか一項に記載の半導体記憶装置。