JP5525164B2 - 半導体集積回路 - Google Patents
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Description
図3〜図13を参照して、第1の実施形態について説明する。本実施形態は、センスアンプ本体からのプリチャージ経路に加えて新たなプリチャージ経路を設けるようにしたことを特徴の1つとする。
図8は、割り込みなし読み出しにおける、図4の回路のプリチャージ動作とセンス動作のタイミング図である。このプリチャージ動作は三段階で行われる。
割り込み読み出しは、割り込み前の読み出し動作の一連の処理が終了する前に開始される。そのため、割り込み前の読み出し動作において所定のビット線とリファレンスビット線が一旦プリチャージされた後、それらはディスチャージされずに電位が高い状態で割り込み読み出しが開始される。
次に、図14〜図16を参照して、第2の実施形態について説明する。本実施形態では、割り込み読み出し時において、トランジスタQ14によるプリチャージの開始を遅らせ、そのプリチャージ時間を短くする点が、第1の実施形態と異なる。
32 センスアンプ
33 プリチャージ回路(第2プリチャージ回路)
34 プリチャージ制御回路(制御回路)
Q1 PMOSトランジスタ(第1プリチャージ回路)
Q13 PMOSトランジスタ(第1のPMOSトランジスタ)
Q14 PMOSトランジスタ(第2のPMOSトランジスタ)
IN 入力線
REF リファレンス線
Claims (4)
- 読み出し対象としてのメモリセルに接続される入力線と、参照セルに接続されるリファレンス線と、前記入力線及び前記リファレンス線をプリチャージする第1プリチャージ回路と、を備える、電流差センス型のセンスアンプと、
前記入力線へのプリチャージと前記リファレンス線へのプリチャージとを行う、第2プリチャージ回路と、
前記第2プリチャージ回路による、前記入力線へのプリチャージと前記リファレンス線へのプリチャージとを、互いに独立して行い、且つ前記第1プリチャージ回路によるプリチャージより先に開始するように、前記第2プリチャージ回路を制御する、制御回路と、
を備え、
前記制御回路は、
読み出し時において、前記入力線と前記リファレンス線のうちの、電位が所定値より高いものへのプリチャージの開始を所定時間遅らせ、プリチャージ時間を短くすることを特徴とする、半導体集積回路。 - 前記制御回路は、
前記センスアンプを制御する制御信号に基づいて生成されるプリチャージ制御信号によって、前記第2プリチャージ回路を制御する、
ものとして構成されていることを特徴とする、請求項1に記載の半導体集積回路。 - 前記読み出し時は、割り込み読み出し時であることを特徴とする、請求項1または2に記載の半導体集積回路。
- 前記第2プリチャージ回路は、
電源と前記入力線との間に一端及び他端が接続され、前記制御回路により制御端子が制御される、第1のPMOSトランジスタと、
前記電源と前記リファレンス線との間に一端及び他端が接続され、前記制御回路により制御端子が制御される、第2のPMOSトランジスタと、
を備えることを特徴とする、請求項1から請求項3の何れかに記載の半導体集積回路。
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