CN102800349A - 具有复制偏置方案的电流感测放大器 - Google Patents

Abstract

本发明涉及具有复制偏置方案的电流感测放大器。本公开的一些实施例涉及一种感测放大器架构，其便于快速且准确的读取操作。该感测放大器架构包括用于其第一感测放大器级的折叠共源共栅放大器以及用于建立感测放大器的感测线和参考感测线的预充电条件的预充电电路。预充电电路和折叠共源共栅放大器均包括一个或多个尺寸相同并且在其栅极上接收相同偏置电压的共源共栅晶体管。该架构以相对小的占地面积提供了快速且准确的读取操作，由此提供了成本和性能的良好调和。

Description

具有复制偏置方案的电流感测放大器

背景技术

随着现代数字时代的到来，半导体存储器装置正在变得越来越集成到人们日常生活中。这些存储器装置存储用于计算机、通信装置、音乐播放器、图像处理器、汽车系统等的数字编码数据。

图1图示了传统的存储器装置100的一部分，其包括存储器阵列102，存储器阵列102由布置成M行（例如，字）和N列（例如，位）的许多存储器单元104构成，其中为了清楚起见在图1中将各个存储器单元104标为C_行-列。沿每个行，字线耦接到各个存储器单元内的各个存取晶体管（未示出）的各个栅极。例如，在行1中，字线WL1耦接到存储器单元C_1-1至C_1-N的各个存取晶体管的各个栅极；在行2中，字线WL2耦接到存储器单元C_2-1至C_2-N的各个存取晶体管的各个栅极；如此等等。沿每个列，一对互补位线可以耦接到各个存储器单元的互补存储节点。例如，对于列1，互补位线BL1、BL1’可以耦接到存储器单元C_1-1至C_M-1的各个互补存储节点；对于列2，互补位线BL2、BL2’可以耦接到存储器单元C_1-2至C_M-2的各个互补存储节点；如此等等。与图1中所示的互补位线相反，诸如例如闪速存储器或动态随机存取存储器（DRAM）的其他架构可以包括每个列的单端位线。

为了便于读取操作，感测放大器106可以耦接到各列存储器单元。每个感测放大器106具有感测线SL和参考感测线SL’。例如，在图1中所示的架构中的第一列中，感测放大器SA-C1具有耦接到位线BL1的感测线SL1并且具有耦接到互补位线BL1’的参考感测线SL1’。在其他实施例（诸如其中单元仅具有单个位线而没有互补位线的DRAM或闪速存储器架构）中，参考感测线SL’可以耦接到参考单元或者某个其他参考电位。

为了从存储器单元行读取数据值，断言（assert）行的字线以在感测线和参考感测线上建立各个差分偏置，其中每个感测放大器看到的差分偏置取决于从相应的存储器单元读取的数据状态。例如，如果单元C_1-1存储逻辑“1”值并且C_1-2存储逻辑“0”值，则字线WL1的断言可能导致SL1/SL1’上的第一差分偏置（与感测放大器SA-C1可以检测到的逻辑“1”对应）并且可以同时导致SL2/SL2’上的第二、不同的差分偏置（与感测放大器SA-C2可以检测到的逻辑“0”对应）。在感测放大器106检测到各个差分偏置之后，感测放大器106随后锁存相应的数据值并且可以进行另一读取或写入操作。

尽管存储器装置和感测放大器是公知的，但是存储器设计人员不断追求提供更快且更准确的读取和写入操作，使得可以更快速地取回和/或处理数据。对于读取操作，位线和/或感测线的预充电所需的时间、以及感测泄漏到位线/感测线上的数据状态所需的时间对总读取存取时间作出显著的贡献。因此，尽管传统的感测放大器在某些方面是足够的，但是本发明人设计了如这里阐述的改进的感测放大器。

附图说明

图1是传统的存储器装置的框图。

图2是根据一些实施例的感测放大器的电路图。

图3-4是根据一些实施例可以包括在感测放大器中的预充电电路的电路图。

图5是根据一些实施例的第一级感测放大器的框图。

图6是根据一些实施例的许多第一级感测放大器的电路图。

图7是根据一些实施例的许多第一级感测放大器的电路图。

图8是根据一些实施例的被配置成耦接到多电平存储器单元的第一级感测放大器的电路图。

图9是根据一些实施例的包括许多感测放大器的存储器装置的框图。

图10是根据其他实施例的包括许多感测放大器的存储器装置的框图。

图11是根据其他实施例的包括许多感测放大器的存储器装置的框图。

具体实施方式

现在参照附图描述要求保护的主题内容，其中通篇中相同的附图标记用于指示相同的元件。在下面的描述中，出于说明的目的，阐述了许多具体细节以便提供对要求保护的主题内容的详尽理解。然而，可以明显的是，要求保护的主题内容可以在没有这些具体细节的情况下实践。

本公开的一些实施例涉及一种改进的感测放大器架构，其便于快速且准确的读取操作。该感测放大器架构包括用于其第一感测放大器级的折叠共源共栅（cascode）放大器以及用于建立感测放大器的感测线和参考感测线的预充电条件的预充电电路。预充电电路和折叠共源共栅放大器均包括一个或多个尺寸相同并且在其栅极上接收相同偏置电压的共源共栅晶体管。该架构以相对小的占地面积提供了快速且准确的读取操作，由此提供了成本和性能的良好调和。

图2示出了根据一些实施例的感测放大器200。感测放大器200包括具有折叠共源共栅放大器的形式的第一级感测放大器202和预充电电路204。此外，感测放大器200可以包括偏置电路206、第二级感测放大器208、锁存元件210和定时控制电路212，所有这些如图所示的那样进行耦接。

第一级感测放大器202包括第一和第二电流源晶体管（214a、214b），第一和第二电流源晶体管（214a、214b）被分别配置成分别沿第一和第二电流路径（216a、216b）提供第一和第二电流。第一和第二共源共栅晶体管（分别是220a、220b）以及第一和第二电流镜晶体管（分别是222a、222b）被分别布置在第一和第二电流路径（分别是216a、216b）上并且与第一和第二电流源晶体管（214a、214b）串联。感测线218a的一端耦接到第一电流源晶体管214a和第一共源共栅晶体管220a之间的节点，而其另一端耦接到位线（图2中未示出，但是参见例如图9-11）。参考感测线218b的一端耦接到第二电流源214b和第二共源共栅晶体管220b之间的节点，而其另一端耦接到参考电位，诸如互补位线或者参考单元（图2中未示出，但是参见例如图9-11）。

预充电电路204包括：第三电流路径224，其在某些实现方案中可以被称为附加电流路径；以及第四电流路径226，这两个电流路径均从下拉电流元件230引出。第三电流路径224包括与第三共源共栅晶体管236（其在某些实现方案中可以被称为附加共源共栅晶体管）串联的预充电装置234，其中第三共源共栅晶体管236至少与第一和第二共源共栅晶体管220a、220b大致相同的尺寸。注意，“大致相同的尺寸”意味着共源共栅晶体管（220a、220b和236）可以在设计期间被指定为具有相等的长度和宽度，但是实际上可能因制造工艺的细微变化而展现彼此之间小的尺寸偏差。共源共栅晶体管可以按比例缩放，例如，236可以大致为220a和220b的尺寸的一半，并且I_sink可以是通过220a、220b的电流的一半。第四电流路径226（其也可以被称为反馈路径）包括开关元件（例如，传输门232）。

偏置电路206具有对第一级感测放大器202和预充电电路204两者进行偏置的输出端口。为了便于该功能，偏置电路206的输出端口由差分放大器238驱动。如图所示，还包括一对电流源晶体管240。

现在更详细地描述感测放大器200的操作。在读取操作之前，上拉信号（pu）为低，由此在同时禁止晶体管234和传输门232之时使能晶体管228。该条件将存储节点250充电至接近VDD。由于存储节点250因信号pu为低而隔离，因此在该时间期间存在极少功耗或没有功耗。

在读取操作开始时，将地址（将从其读取数据）呈现给存储器装置并且感测线218a连接到与所呈现的地址对应的位线。由于位线具有相对大的电容，因此它用于对位线和感测线218a预充电以允许更快的读取操作。

为了实现该预充电条件，定时控制电路212使上拉信号（pu）脉动为高（例如，至逻辑“1”或VDD），这在同时使能传输门232和由路径230上的信号pu驱动的NMOS之时断开上拉电流元件228。这使得存储节点250上关住的电荷通过路径226流动，由此下拉节点250并且接通上拉元件234。由于上拉元件234上的该下降的栅极电压，电荷经由上拉元件234流动到感测线218a和位线上，由此在感测线218和位线上建立预充电条件。由于连续施加bias_cas信号，因此节点244和250上的电位随着对感测线218a充电而逐渐建立，其最终在某个时间之后限制通过234的预充电。在这一点上，预充电电路204是自调节的并且提供了对感测线218a和位线预充电的高效方式。最终，上拉信号（pu）被解除断言，尽管预充电很可能已经被限于预充电电路的自调节行为。

在感测线218a上预充电条件稳定之后，定时控制电路212可以断言存取的存储器单元的字线。这使得显现（develop）相对于感测线218a和参考感测线218b的差分偏置，其中差分偏置与从存储器单元读取的数据值对应。

在该差分偏置稳定之后，定时控制电路212经由评估信号将第二级感测放大器208耦接到第一级感测放大器202。第二级感测放大器中的交叉耦接的反相器242随后根据从第一级感测放大器202接收到的差分偏置在一个方向或另一方向上翻转。在第二级感测放大器208解析了位线上表示的数据状态（并且因此解析了先前存储在存储器单元中的数据状态）之后，锁存元件210（例如，交叉耦接的NOR（异或）锁存器）锁存检测到的数据状态。在锁存检测到的数据状态之后，使位线从感测放大器解耦并且可以执行下一次读取或写入操作。

图2的预充电电路适用于供电电压（V_DD）低于位线电压（V_BL）加上感测放大器的晶体管的阈值电压（V_TH）的情况（例如，V_DD<V_BL+V_TH的情况）。对于高于V_BL+V_TH的供电电压，图3-4分别图示了预充电电路300、400的附加实施例，其可以用于替换图2的预充电电路204。再次，这些预充电电路300、400典型地用于使用高于V_BL+V_TH的供电电压V_DD的情况。

具体地，这些实施例包括沿电路的第一电流路径304的下拉电流源302以及通过预充电电路的反馈路径308递送电流的上拉电流源306。通常，下拉电流源302大于上拉电流源306。在操作期间，当通过第一电流路径304的电流（I_OS）开始超过（I_ref-I_ref/X）时，则预充电晶体管310的栅极上的电压开始增加，直至最终到达VDD并且断开预充电晶体管310，由此停止对感测放大器的第一级的预充电。将认识到：图4仅示出了可以用于实现电流源的电路示意图的一个示例，并且还可以使用其他的电路。

尽管图2示出了其中第一级提供差分输出的示例，但是单端配置也落在本公开的范围内。例如，图5示出了第一级感测放大器500的示例，其中仅使用第一输出（例如，502b）。在该实施例中，第一输出不是全摆幅的，但是对于一些应用中的单端使用仍是足够高的。简单地未使用第二输出（502a）。

图6示出了包括N个第一级感测放大器（602、604、…606）的另一实施例600。N个感测线（感测线1、…感测线N）分别将N个感测放大器耦接到N个存储器元件（ME 1、…、ME N），其中每个存储器元件可以包括单独的存储器单元或一列存储器单元。偏置电路608向感测放大器以及预充电电路610提供偏置信号。预充电电路610被配置成对感测线预充电。在该示例中，每个第一级感测放大器在其输出处提供感测输出电压和参考感测输出电压。感测输出电压与从相应的存储器单元读取的数据值对应，而参考输出电压落在存储器单元的预期数据状态的电压之间。感测放大器的第二级（未示出）耦接到每个第一级感测放大器并且接收感测输出电压信号和参考感测输出电压信号两者以辨别从存储器单元读取的数据状态。

为了较之图6的实施例节约面积和功率，图7示出了另一实施例，其中每个第一级感测放大器可以共享公共参考输出电压（output_ref），而非如图6中所示的那样提供其自身的参考输出电压。因此，在图7中，第二级放大器（未示出）分别耦接到第一级放大器并且从各个第一级放大器接收感测输出电压。对于差分实施例，第二级放大器（未示出）所以均接收参考输出电压（output_ref）。单端实施例也是可能的，简单地从output_#输出。较之图6的实施例，图7的实施例可以提供缩减的性能，尽管处于较低成本点。

图8示出了又一实施例，其中感测放大器800与耦接到感测线的多电平存储器元件802结合使用。在该实施例中，感测放大器800包括第一电流路径804，其耦接到多电平存储器元件802的感测线和位线。第一电流路径804由第一电流源晶体管806、第一共源共栅晶体管808和第一电流镜晶体管810构成。为了帮助确定从多电平存储器元件802感测到的数据状态，感测放大器800包括第二电流路径812、第三电流路径814等，它们建立多个各自的参考电流（I_ref1、…I_refN）。第二电流路径812包括第二共源共栅晶体管816、第二电流源晶体管818和第二电流镜晶体管820；第三电流路径814包括第三共源共栅晶体管822、第三电流源晶体管824和第三电流镜晶体管826；如此等等。每个第二放大器级可以将从多电平存储器元件802感测到的电流与不同的参考电流比较以辨别存储器元件802的一对相邻的数据状态。例如，考虑其中四个数据状态中的每个与闪速存储器单元正在供应（或吸收）的不同电流对应的闪速存储器单元的示例。在该示例中，第一数据状态（例如，00）可以对应于小于第一参考电流的单元电流（I_cell<I_ref1），第二数据状态（例如，01）可以对应于第一参考电流和第二参考电流之间的单元电流（例如，I_ref1<I_cell<I_ref2）；第三数据状态（例如，10）可以对应于第二参考电流和第三参考电流之间的单元电流（例如，I_ref2<I_cell<I_ref3）；并且第四数据状态（例如，11）可以对应于大于第四参考电流的单元电流（例如，I_cell<I_ref4）。

图9示出了利用根据一些实施例的感测放大器架构的存储器装置900的示例。该存储器装置包括存储器阵列902，其由布置成M行（例如，字）和N列（例如，位）的许多存储器单元904构成，其中各个存储器单元104标为C_行-列。

沿每个行，字线耦接到各个存储器单元内的各个存取晶体管栅极（未示出）。例如，在行1中，字线WL1耦接到存储器单元C_1-1至C_1-N的各个存取晶体管栅极；在行2中，字线WL2耦接到存储器单元C_2-1至C_2-N的各个存取晶体管栅极；如此等等。沿每个列，一对互补位线可以耦接到各个存储器单元的互补存储节点。例如，对于列1，互补位线BL1、BL1’可以耦接到存储器单元C_1-1至C_M-1的各个互补存储节点；对于列2，互补位线BL2、BL2’可以耦接到存储器单元C_1-2至C_M-2的各个互补存储节点；如此等等。感测放大器906耦接到各列，并且包括耦接到各个互补位线的感测线（例如，SL1）和参考感测线（例如，SL1’）。

每个感测放大器包括预充电电路908（例如，图2的预充电电路204），第一放大器级910（例如，图2的第一放大器级202）、第二放大器级912（例如，图2的第二放大器级208）和锁存器904（例如，图2的锁存器210）。如图所示，偏置电路916（例如，图2中的偏置电路206）向感测放大器提供电压偏置。

图10示出了另一存储器装置，其中每个存储器单元包括单端位线，而非如图9中所示的互补位线对。此外，在图10中相邻的存储器单元列经由列复用器共享感测放大器。由于每列单元利用单端位线，因此该存储器装置包括一个或多个参考单元或其他参考源（例如，带隙电路或者某种其他参考电路），其向给定感测放大器的参考感测线提供参考电位。将认识到，根据实现方案，不止两列可以共享感测放大器。

图11示出了其中感测放大器所有均共享参考单元或其他参考源的另一实施例。将认识到，该实施例相对于图9-10可以节约某些硬件。因此，图11的共享参考单元/参考源相对于图9-10的实施例可以减少成本和功率需求，但是也可以提供相对于这些实施例的略微缩减的性能。

图9-11的架构的组合也被考虑为落在本公开的范围内。例如，尽管图9示出了互补位线架构（其中在存储器单元列和感测放大器之间存在一对一的对应关系），但是在其他互补位线架构中在列之间可以共享单个感测放大器，这略微类似于图10或图11。此外，尽管图10示出了其中感测放大器存取多个列的单端位线架构，但是其他单端位线架构可以具有感测放大器和存储器单元列之间的一对一的对应关系，这略微类似于图9。

尽管针对一个或多个实现方案示出和描述了本公开，但是本领域其他技术人员基于对本说明书和附图的阅读和理解将想到等同的变更和修改。例如，尽管图2示出了利用NMOS和PMOS器件的具体布置的实施例，但是在其他实现方案中NMOS和PMOS器件可以与相应的偏置条件一起“翻转”。此外，将认识到，电流源和电流吸收器如上拉和下拉装置那样彼此是法律等同物，因为它们仅相对于彼此“翻转”。所有这些实现方案被考虑为落在本发明的范围内。

此外，将认识到诸如“第一”和“第二”的标识符并不意指任何类型的相对于其他元件的排序或放置；相反“第一”和“第二”以及其他相似的标识符仅是一般的标识符。此外，将认识到，术语“耦接”包括直接和间接耦接。本公开包括所有这些修改和变更并且仅由所附权利要求的范围限制。具体关于由上述部件（例如，元件和/或资源）执行的各种功能，除非另外指出，否则用于描述这些部件的术语旨在对应于执行所描述的部件的指定功能的（例如，在功能上等同的）任何部件，尽管在结构上并不等同于执行在这里说明的本公开的示例性实现方案中的功能的所公开的结构。此外，尽管可能仅针对若干种实现方案之一公开了本公开的特定特征，但是该特征可以与其他实现方案的一个或多个其他特征组合，这可能对于任何给定的或特定的应用而言是期望的和有利的。此外，如本申请和所附权利要求中使用的冠词“一（a）”和“一个（an）”要被解释为意味着“一个或多个”。

此外，就在详细描述或权利要求中使用术语“包括（includes）”、“具有（having）”、“具有（has）”、“带有（with）”或其变体来说，这些术语旨在按照与术语“包括（comprising）”相似的方式是包含性的。

Claims (22)

1.一种用于从耦接到存储器单元的感测线感测数据值的感测放大器，所述感测放大器包括：

第一共源共栅晶体管，布置在第一电流路径上并且耦接到所述感测线；以及

预充电电路，包括附加共源共栅晶体管，所述附加共源共栅晶体管布置在与所述第一电流路径并联的附加电流路径上，其中所述预充电电路被配置成建立所述感测线上的预充电条件。

2.根据权利要求1所述的感测放大器，其中所述感测放大器包括单端输出并且进一步包括：

第一电流源晶体管，与所述第一共源共栅晶体管串联并且被配置成沿所述第一电流路径提供第一电流；

第一电流吸收晶体管，与所述第一共源共栅晶体管串联；

其中所述第一共源共栅晶体管设置在所述第一电流路径上的所述第一电流源晶体管和所述第一电流吸收晶体管之间。

3.根据权利要求1所述的感测放大器，其中所述感测放大器包括差分输出并且进一步包括：

第二共源共栅晶体管，在第二电流路径上并且耦接到参考感测线；

第一电流源晶体管和第二电流源晶体管，被配置成分别沿第一电流路径和第二电流路径提供第一电流和第二电流；

第一电流镜晶体管和第二电流镜晶体管，分别与第一共源共栅晶体管和第二共源共栅晶体管串联布置并且分别布置在第一电流路径和第二电流路径上，其中各个第一共源共栅晶体管和第二共源共栅晶体管设置在各个第一电流源晶体管和第二电流源晶体管与各个第一电流镜晶体管和第二电流镜晶体管之间。

4.根据权利要求1所述的感测放大器，其中所述第一共源共栅晶体管和所述附加共源共栅晶体管具有大致相等的尺寸或者具有限定的比。

5.根据权利要求4所述的感测放大器，进一步包括：

偏置电路，配置成向所述第一共源共栅晶体管和所述附加共源共栅晶体管的各个栅极递送偏置。

6.根据权利要求1所述的感测放大器，其中所述预充电电路进一步包括：

预充电装置，连接到所述感测线；以及

反馈路径，将所述感测线耦接到所述预充电装置的控制端子。

7.根据权利要求6所述的存储器装置，进一步包括：

上拉电流元件，具有耦接到供电电压的源极并且具有耦接到所述预充电装置的所述控制端子的漏极；

其中所述反馈路径包括开关元件。

8.根据权利要求7所述的感测放大器，其中所述开关元件包括传输门或晶体管中的至少一个。

9.根据权利要求3所述的感测放大器，进一步包括第二级感测放大器，包括：

一对交叉耦接的反相器，具有与其相关联的一对互补存储节点。

10.根据权利要求9所述的感测放大器，进一步包括：

锁存器，具有耦接到所述第二级感测放大器的一对互补存储节点的输入。

11.根据权利要求3所述的感测放大器，进一步包括：

第三电流源晶体管，被配置成沿第三电流路径提供第三电流，其中所述第三电流路径与第一电流路径和第二电流路径并联；

第三共源共栅晶体管，与所述第三电流源晶体管串联布置；以及

第三电流镜晶体管，与所述第三共源共栅晶体管串联布置，其中所述第三共源共栅晶体管布置在所述第三电流源晶体管和所述第三电流镜晶体管之间。

12.根据权利要求11所述的感测放大器，进一步包括：

第一个第二级感测放大器，包括分别耦接到第一电流路径和第二电流路径的第一感测线和第一参考感测线；

第二个第二级感测放大器，包括分别耦接到第一电流路径和第三电流路径的第二感测线和第二参考感测线。

13.根据权利要求11所述的感测放大器，其中所述感测放大器被配置成感测与耦接到所述感测放大器的存储器元件的至少三个不同的数据状态相关联的至少三个信号电平。

14.一种存储器装置，包括：

存储器单元阵列，布置成许多个行和列；

多个位线，耦接到各个存储器单元列并且被配置成提供与各个存储器单元中存储的各个数据状态对应的各个偏置；

多个感测放大器，分别耦接到各个存储器单元列并且具有耦接到各个位线的各个感测线，其中各个感测放大器包括各个折叠共源共栅放大器；以及

多个预充电电路，分别与所述多个感测放大器相关联，其中所述预充电电路包括与所述第一共源共栅晶体管并联的第二电流路径上布置的第二共源共栅晶体管。

15.根据权利要求14所述的存储器装置，其中所述第一共源共栅晶体管、第二共源共栅晶体管和第三共源共栅晶体管中的每个具有大致相等的尺寸或限定的比。

16.根据权利要求14所述的存储器装置，进一步包括：

单偏置电路，耦接到所述多个预充电电路并且配置成便于所述感测线通过其进行预充电。

17.根据权利要求14所述的存储器装置，进一步包括：

多个参考感测线，耦接到各个感测放大器，其中至少两个参考感测线耦接到共享的参考源或参考单元。

18.根据权利要求14所述的存储器装置，进一步包括：

多个参考感测线，耦接到各个感测放大器，其中所述多个参考感测线分别耦接到多个参考源，或者其中所述多个参考感测线分别耦接到多个参考单元。

19.一种用于从耦接到存储器单元的感测线感测数据值的感测放大器，所述感测放大器包括：

第一电流源晶体管和第二电流源晶体管，配置成分别沿第一电流路径和第二电流路径分别提供第一电流和第二电流，其中所述第一电流路径耦接到所述感测线并且其中所述第二电流路径耦接到参考感测线；

第一共源共栅晶体管和第二共源共栅晶体管，分别与所述第一电流镜晶体管和第二电流镜晶体管串联布置并且被分别布置在第一电流路径和第二电流路径上；

第一电流镜晶体管和第二电流镜晶体管，分别与所述第一共源共栅晶体管和第二共源共栅晶体管串联布置，并且分别布置在第一电流路径和第二电流路径上，其中各个共源共栅晶体管设置在第一电流路径和第二电流路径上的各个电流源晶体管和各个电流镜晶体管之间；以及

预充电电路，包括布置在第三电流路径上的第三共源共栅晶体管，其中所述预充电电路被配置成在所述感测线上建立预充电条件。

20.根据权利要求19所述的感测放大器，其中第一共源共栅晶体管、第二共源共栅晶体管和第三共源共栅晶体管中的每个具有大致相等的尺寸。

21.根据权利要求20所述的感测放大器，进一步包括：

偏置电路，耦接到所述预充电电路并且耦接第一共源共栅晶体管、第二共源共栅晶体管和第三共源共栅晶体管；

其中第一共源共栅晶体管、第二共源共栅晶体管和第三共源共栅晶体管的各个栅极端子耦接到一起以从偏置电路接收偏置电压。

22.根据权利要求21所述的感测放大器，其中所述预充电电路进一步包括：

预充电装置，与所述第三电流路径上的所述第三共源共栅晶体管串联；以及

上拉电流元件，布置在与所述第三电流路径并联的第四电流路径上，其中所述上拉电流元件具有耦接到供电电压的漏极以及耦接到所述预充电装置的控制端子的源极。

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