CN107958688B

CN107958688B - 非易失性存储装置的感测电路及方法

Info

Publication number: CN107958688B
Application number: CN201610904977.5A
Authority: CN
Inventors: 杨尚辑
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2016-10-17
Filing date: 2016-10-17
Publication date: 2020-04-17
Anticipated expiration: 2036-10-17
Also published as: CN107958688A

Abstract

一种非易失性存储装置的感测电路，包括偏压产生电路以及第一感测放大器。偏压产生电路包括以参考电流偏压的驱动电路以及运算放大器。运算放大器的非反向输入端接收参考电压，反向输入端借由负反馈路径产生输出电压，负反馈路径包括驱动电路。第一感测放大器包括第一复制电路以及第一电流感测电路。第一复制电路用以复制输出电压至第一位线，第一位线耦接第一存储单元。第一电流感测电路用以感测第一电流差以决定第一存储单元的第一记忆状态，其中第一电流差为参考电流经缩放后与第一存储单元的第一存储单元电流之间的差值。

Description

非易失性存储装置的感测电路及方法

技术领域

本发明是关于非易失性存储装置，尤其是一种用于非易失性存储装置的感测电路及方法。

背景技术

非易失性存储装置(Non-Volatile Memory Device)在即使失去电源时仍然能够保持其储存的数据，非易失性存储器的范例包括有NAND闪存、NOR闪存、相变化内存(PhaseChange Memory，PCM)、可变电阻式内存(Resistive Random Access Memory，RRAM)。非易失性存储器中所储存的不同数据可对应到不同的临界电压(Vt)或是存储单元不同的电阻值，因此可借由感测流过存储单元的电流以侦测内存状态。随着内存芯片内的存储单元数量增加，如何设计可靠且符合成本效益的感测电路及方法，乃目前业界所致力的课题之一。

发明内容

本发明关于非易失性存储装置的感测电路及感测方法。

依据本发明的一实施例，提供一种非易失性存储装置的感测电路。感测电路包括偏压产生电路以及第一感测放大器。偏压产生电路包括驱动电路以及运算放大器。驱动电路以参考电流偏压。运算放大器的非反向输入端接收参考电压。运算放大器的反向输入端借由负反馈路径产生输出电压，负反馈路径包括驱动电路。第一感测放大器包括第一复制电路以及第一电流感测电路。第一复制电路耦接偏压产生电路，用以复制输出电压至第一位线，第一位线耦接第一存储单元。第一电流感测电路耦接第一复制电路，用以感测第一电流差以决定第一存储单元的第一记忆状态，其中第一电流差为参考电流经缩放后与第一存储单元的第一存储单元电流之间的差值。

依据本发明的一实施例，提供一种非易失性存储装置的感测方法，感测方法包括下列步骤。以参考电流偏压驱动电路；以运算放大器的非反向输入端接收参考电压；于运算放大器的反向输入端借由负反馈路径产生输出电压，负反馈路径包括驱动电路；复制输出电压至第一位线，第一位线耦接第一存储单元；以及感测第一电流差以决定第一存储单元的第一记忆状态，其中第一电流差为参考电流经缩放后与第一存储单元的第一存储单元电流之间的差值。

附图说明

图1绘示一种用于非易失性存储器的范例箝制感测电路。

图2绘示依据本发明一实施例感测电路架构的方块图。

图3绘示依据本发明一实施例感测电路的示意图。

图4绘示依据本发明一实施例感测电路的示意图。

图5绘示依据本发明一实施例第一电流感测电路的示意图。

图6绘示依据本发明一实施例偏压产生电路的示意图。

图7绘示依据本发明一实施例第一感测放大器的示意图。

图8绘示依据本发明一实施例用于非易失性存储器的感测方法流程图。

图9绘示依据本发明一实施例用于非易失性存储器的感测方法流程图。

图10绘示依据本发明一实施例侦测第一电流差异步骤的流程图，其中第一电流差异为第一存储单元电流及缩放后参考电流的差异。

附图标记说明：

1：感测电路

100：偏压产生电路

102：驱动电路

104：运算放大器

110：第一感测放大器

112：第一复制电路

114：第一电流感测电路

120：第二感测放大器

122：第二复制电路

124：第二电流感测电路

130、190：感测放大器

140：感测电流镜

142：缩放参考电流镜

144：电流比较器

210：第一存储单元

220：第二存储单元

BL1：第一位线

BL2：第二位线

EN：致能信号

I_Cell：存储单元电流

I_REF：参考电流

MN1、MN2、MN3、MN4、MN5：NMOS晶体管

MP1、MP2、MP3、MP4：PMOS晶体管

NBIAS：第二偏压电压

PBIAS：第一偏压电压

Res：电阻

S400：以参考电流偏压驱动电路

S402：以运算放大器的非反向输入端接收参考电压

S404：于运算放大器的反向输入端借由负反馈路径产生输出电压，负反馈路径包括驱动电路

S406：复制输出电压至第一位线，第一位线耦接第一存储单元

S408：感测第一电流差以决定第一存储单元的第一记忆状态，其中第一电流差为参考电流经缩放后与第一存储单元的第一存储单元电流之间的差值

S416：复制输出电压至第二位线，第二位线耦接第二存储单元

S418：感测第二电流差以决定第二存储单元的第二记忆状态，其中第二电流差为参考电流经缩放后与第二存储单元的第二存储单元电流之间的差值

S430：以感测晶体管侦测第一存储单元电流

S432：致能感测电流镜以镜射流经感测晶体管的电流

S434：致能缩放参考电流镜以镜射缩放后的参考电流

S436：比较感测电流镜的电流以及缩放参考电流镜的电流，以决定第一存储单元的第一记忆状态

SAout：输出节点

V_Clamp：箝制电压

VBL：位线电压

VDD：供应电压

V_OUT：输出电压

V_REF：参考电压

具体实施方式

图1绘示一种用于非易失性存储器的范例箝制感测电路。此图中电流I_Cell代表流过存储单元的电流，位线电压VBL被提供至位线，接着借由感测此位线的电压或电流，以侦测目标存储单元的状态。然而如图1所示的电路可能会碰到一些问题，举例而言，当此感测电路用于RRAM，位线电压VBL变得会受到存储单元电流I_Cell影响，对于低电阻存储单元，会有较大的存储单元电流I_Cell，而降低了位线电压VBL(与高电阻存储单元比较)，如此不稳定的位线电压VBL可能造成读取窗损耗，造成数据读取错误。此外，电路中若是位线电压VBL因某些原因而过充电(overcharge)，例如是受到扰动或是信号干扰，则唯一的放电路径是借由存储单元电流I_Cell，由于存储单元电流I_Cell是纳安培(nA)等级，如此的放电速度很慢，且在存储器阵列结构中，感测的存储单元可能距离感测电路很远，还使得放电速度变慢。而在另一范例中，当此感测电路用于NOR闪存，软程序化效应(soft programeffect)会变得更加严重。具体而言，当读取NOR闪存时，同时也会轻微对其产生程序化操作，而当读取低Vt存储单元时，由于存储单元被轻微程序化而使得临界电压上升，上升的临界电压会导致存储单元电流I_Cell下降，如此又造成位线电压VBL上升，而还加强了程序化操作的效果，使得临界电压被上升更多。如此造成正反馈的软程序化效应，可能使得一个低Vt存储单元在读取操作时变成高Vt存储单元。由于上述所提及的问题，于感测非易失性存储单元装置时，有必要提供一个稳定的位线电压VBL。

图2绘示依据本发明一实施例感测电路架构的方块图。感测电路1包括偏压产生电路(BIASGEN)100以及多个感测放大器(Sense Amplifier，SA)110、120、130、…、190。每一个感测放大器110-190可耦接到存储器阵列结构中的其中一个位线，以读取该些位线的存储单元数据。偏压产生电路100可提供至少一偏压电压至所有的感测放大器110-190。在感测电路1中，由于所有的感测放大器110-190共享同一个偏压产生电路100，因此可以节省用于产生偏压的电路面积。

图3绘示依据本发明一实施例感测电路的示意图。于图3中绘示单一个感测放大器以简化图示说明，并且用以表示本发明的感测电路亦可以仅使用单一个感测放大器。于此实施例中，感测电路1包括偏压产生电路100以及第一感测放大器110。偏压产生电路100包括驱动电路102以及运算放大器104。驱动电路102以参考电流I_REF偏压(bias)。运算放大器104的非反向输入端接收参考电压V_REF。运算放大器104的反向输入端借由负反馈路径产生输出电压V_OUT，负反馈路径包括驱动电路102。第一感测放大器110包括第一复制电路112以及第一电流感测电路114。第一复制电路112耦接偏压产生电路100，用以复制输出电压V_OUT至第一位线BL1，第一位线BLl耦接第一存储单元210。第一电流感测电路114耦接第一复制电路112，用以感测第一电流差以决定第一存储单元210的第一记忆状态，其中第一电流差为参考电流I_REF经缩放后与第一存储单元210的第一存储单元电流之间的差值。

用于图3所示的感测电路的感测方法可参考图8，其绘示依据本发明一实施例用于非易失性存储器的感测方法流程图，包括下列步骤。步骤S400：以参考电流偏压驱动电路。步骤S402：以运算放大器的非反向输入端接收参考电压。步骤S404：于运算放大器的反向输入端借由负反馈路径产生输出电压，负反馈路径包括驱动电路。步骤S406：复制输出电压至第一位线，第一位线耦接第一存储单元。步骤S408：感测第一电流差以决定第一存储单元的第一记忆状态，其中第一电流差为参考电流经缩放后与第一存储单元的第一存储单元电流之间的差值。

在偏压产生电路100中，运算放大器104接收的参考电压V_REF可以由能带隙(Bandgap)参考电压电路所提供，能带隙参考电压电路能够提供固定电压输出，不受到电源供应变异、温度改变、或电路负载影响。驱动电路102以及运算放大器104可组成负反馈路径，由于运算放大器104在输入端之间的虚拟短路特性，在运算放大器104反向输入端的输出电压V_OUT实质等同于非反向输入端的参考电压V_REF。而第一复制电路112复制输出电压V_OUT至第一位线BL1，因此能够成功提供一个稳定的位线电压至读取存储单元的位线。

为了读取第一存储单元210所储存的内容，感测第一存储单元210的第一存储单元电流，接着，感测到的第一存储单元电流与缩放后的参考电流I_REF比较，由第一电流感测电路114感测缩放后的参考电流I_REF与第一存储单元210的第一存储单元电流之间的第一电流差。可以借由适当地缩放参考电流I_REF，而使得第一电流差为第一存储单元210状态的一个清楚指示。举例而言，参考电流I_REF可以依据电路实作而被缩放为1/2、2/3、3/4倍或其他倍率。在一实施例中，第一电流差可由缩放后的参考电流I_REF减去第一存储单元电流而获得。当第一电流差大于0时，第一存储单元210被判定为高Vt存储单元；当第一电流差小于0时，第一存储单元210被判定为低Vt存储单元。此处仅为例示性的表示缩放倍率以及电流比较操作，本发明并不限定于此。

如图2所示，感测电路1可能包括多于一个感测放大器，图4绘示依据本发明一实施例包括两个感测放大器的感测电路示意图。如图4所示的感测电路包括偏压产生电路100、第一感测放大器110、以及第二感测放大器120。第二感测放大器120结构上可以与第一感测放大器110相同。第二感测放大器120包括第二复制电路122以及第二电流感测电路124。第二复制电路122耦接偏压产生电路100，用以复制输出电压V_OUT至第二位线BL2，第二位线BL2耦接第二存储单元220。第二电流感测电路124耦接第二复制电路122，用以感测第二电流差以决定第二存储单元220的第二记忆状态，其中第二电流差为参考电流I_REF经缩放后与第二存储单元220的第二存储单元电流之间的差值。

第二存储单元220可经由字符线(word line)耦接至第一存储单元210，并且可邻近于第一存储单元210，亦即，于存储器阵列结构中第二位线BL2可以邻近于第一位线BL1。第一感测放大器110以及第二感测放大器120共享同样的偏压产生电路100，因此能够降低硬件成本。举例而言，对于具有上百条或是上千条位线的记忆装置，虽然需要有对应数量的感测放大器，使用本发明的感测电路仅需要共享一个偏压产生电路即可。在一实施例中，偏压产生电路100提供至少一偏压电压至第一感测放大器110以及第二感测放大器120，使得能有稳定的位线电压提供至第一位线BL1以及第二位线BL2。关于第二感测放大器120的操作，由于类似于第一感测放大器100，于此不再赘述。

用于图4所示的感测电路的感测方法可参考图9，其绘示依据本发明一实施例用于非易失性存储器的感测方法流程图。与图8流程图相较，图9还包括步骤S416及步骤S418。步骤S416：复制输出电压至第二位线，第二位线耦接第二存储单元。步骤S418：感测第二电流差以决定第二存储单元的第二记忆状态，其中第二电流差为参考电流经缩放后与第二存储单元的第二存储单元电流之间的差值。步骤S416可由第二复制电路122执行，而步骤S418可由第二电流感测电路124执行。

第一复制电路112可以有多种电路实现方式。于一实施例中，第一复制电路112包括第一电流镜(Current Mirror)，用以镜射参考电流I_REF。第一电流镜可产生与参考电流I_REF相同的电流，使得第一复制电路112产生的电压可相等于输出电压V_OUT。第一电流镜可由双极晶体管(BJT)或金氧半场效晶体管(MOSFET)实作，而第二复制电路122亦可同样采用电流镜的电路实现方式。

第一电流感测电路114亦可以多种电路结构实现，图5绘示依据本发明一实施例第一电流感测电路的示意图。第一电流感测电路114包括感测晶体管Ms、感测电流镜140、缩放参考电流镜142、以及电流比较器144。感测晶体管Ms用以侦测第一存储单元电流，感测晶体管Ms可耦接第一位线BL1并可由NMOS晶体管实作。在图5中感测晶体管Ms绘示为NMOS晶体管，然而于实作中，感测晶体管Ms亦可以是PMOS晶体管。感测电流镜140用以镜射流经感测晶体管Ms的电流。缩放参考电流镜142用以镜射缩放后的参考电流I_REF。电流比较器144用以比较感测电流镜140的电流以及缩放参考电流镜142的电流，以决定第一存储单元210的第一记忆状态。

如前所述，参考电流I_REF可经由适当缩放以利于感测操作，在一实施例中，其缩放倍率可由晶体管尺寸控制。根据如图5所示的电路结构，感测电流镜140获得第一存储单元210的电流信息，缩放参考电流镜142获得缩放后的参考电流，电流比较器144可借由比较这两个电流而决定内存状态。举例而言，电流比较器144可包括一个输出闩锁器及/或负载电容，当缩放后的参考电流大于存储单元电流时，可对负载电容充电以输出高逻辑电平，代表高Vt存储单元；反之，当缩放后的参考电流小于存储单元电流时，可对负载电容放电以输出低逻辑电平，代表低Vt存储单元。此处仅为例示性说明，而非用以限定本发明，电流比较器144亦可使用不同的电路实作(例如在一实施例中电流比较器输出高逻辑电平可用以代表低Vt存储单元)。而图5所绘示的为功能方块示意图，是用以清楚表示第一电流感测电路114的操作原理，图5当中不同的功能方块于电路实现中可以具有相同的电路元件。

用于图5所示第一电流感测电路114的方法可参考图10，其绘示依据本发明一实施例侦测第一电流差异步骤的流程图，其中第一电流差异为第一存储单元电流及缩放后参考电流的差异，此方法包括下列步骤。步骤S430：以感测晶体管侦测第一存储单元电流。步骤S432:致能感测电流镜以镜射流经感测晶体管的电流。步骤S434：致能缩放参考电流镜以镜射缩放后的参考电流，其缩放倍率例如可以是1/2、2/3、3/4等等。步骤S436:比较感测电流镜的电流以及缩放参考电流镜的电流，以决定第一存储单元的第一记忆状态。

以下提出一个晶体管层级的实作方式实施例，于此实施例中使用MOSFET晶体管作为例子说明。图6绘示依据本发明一实施例偏压产生电路的示意图。驱动电路102包括第一PMOS晶体管MP1以及第一NMOS晶体管MN1。第一PMOS晶体管MP1具有源极、漏极、以与栅极，源极耦接供应电压VDD，闸极耦接漏极以提供第一偏压电压PBIAS。第一NMOS晶体管MN1具有源极耦接运算放大器104的反向输入端、漏极耦接第一PMOS晶体管MP1的漏极、以与栅极耦接运算放大器104的输出端以提供第二偏压电压NBIAS。在此实施例中，偏压产生电路100提供两个偏压电压至第一感测放大器110(以及第二感测放大器120)，两个偏压电压包括PBIAS以及NBIAS。第一PMOS晶体管MP1以及第一NMOS晶体管MN1是以参考电流I_REF偏压。

图7绘示依据本发明一实施例第一感测放大器的示意图。第一复制电路112包括第二PMOS晶体管MP2以及第二NMOS晶体管MN2。第二PMOS晶体管MP2具有源极、漏极、以与栅极，闸极耦接第一偏压电压PBIAS。第二NMOS晶体管MN2具有源极耦接第一位线BL1、漏极耦接第二PMOS晶体管MP2的漏极、以与栅极耦接第二偏压电压NBIAS。

在一实施例中，第一PMOS晶体管MP1与第二PMOS晶体管MP2可形成匹配对，此外，第一NMOS晶体管MN1与第二NMOS晶体管MN2亦可形成匹配对，如此可形成电流镜结构。在一实施例中，第一PMOS晶体管MP1以及第二PMOS晶体管MP2尺寸相同，第一NMOS晶体管MN1以及第二NMOS晶体管MN2尺寸相同，因此流经第二PMOS晶体管MP2与第二NMOS晶体管MN2的电流，实质相等于参考电流I_REF。如此一来，驱动电路102以及第一复制电路112在相同的偏压条件下，在第二NMOS晶体管源极的位线电压实质相等于输出电压V_OUT，因此可将稳定的位线电压成功提供至第一位线BL1。

第一电流感测电路114包括第三NMOS晶体管MN3、第三PMOS晶体管MP3、以及第四NMOS晶体管MN4。第三NMOS晶体管MN3具有源极、漏极耦接第一位线BL1、以与栅极耦接第二NMOS晶体管MN2的漏极。第三PMOS晶体管MP3具有源极、漏极、以与栅极耦接第一偏压电压PBIAS。第四NMOS晶体管MN4具有源极、漏极耦接第三PMOS晶体管MP3的漏极、以与栅极耦接第三NMOS晶体管MN3的闸极。

如图7所示，流经第三NMOS晶体管MN3的电流是参考电流I_REF与第一存储单元210的存储单元电流I_Cell之间的差值(I_MN3＝I_REF-I_Cell)。换言之，第三NMOS晶体管MN3相当于感测了第一存储单元210的存储单元电流(参考图5所示的感测晶体管Ms)。在一实施例中，第三NMOS晶体管MN3与第四NMOS晶体管MN4尺寸相同，形成电流镜结构，流经第四NMOS晶体管MN4的电流实质相等于流经第三NMOS晶体管MN3的电流(I_MN4＝I_MN3＝I_REF-I_Cell)，第三NMOS晶体管MN3与第四NMOS晶体管MN4可组成图5所示的感测电流镜140。

第一PMOS晶体管MP1与第三PMOS晶体管MP3亦可形成电流镜(参考图5所示的缩放参考电流镜142)。第三PMOS晶体管MP3的尺寸是k倍于第一PMOS晶体管MP1的尺寸，此比例k可以适当地被设定而镜射缩放后的参考电流(k×I_REF)。图7所示的输出节点SAout可以耦接至负载电容及/或闩锁器以产生感测结果。从输出节点SAout流出的电流为第一电流差(I_MP3-I_MN4)＝k×I_REF-(I_REF-I_Cell)＝I_Cell-(1-k)×I_REF。第三PMOS晶体管MP3与第四NMOS晶体管MN4组成电流比较器，用以比较缩放后的参考电流以及存储单元电流(参考图5所示的电流比较器144)。

为了使得感测放大器电路单纯，且为了使第一电流差能够成为第一存储单元210状态的一个清楚指示，第一电流差可设定为依据第一存储单元210不同状态而具有不同极性。因此，数值(1-k)×I_REF可设定为相等于「参考存储单元」的电流。参考存储单元是一个特殊类型的存储单元，其临界电压界于高Vt以及低Vt之间，使得参考存储单元的电流可作为一个判断的临界点，用以根据感测到的一般存储单元电流而判断存储单元状态。于以下说明中，参考存储单元的电流以Ir表示。

将数值(1-k)×I_REF设定为等于Ir，则第一电流差为(I_MP3-I_MN4)＝(I Cell-Ir)，此数值在存储单元状态不同时具有不同极性，如此可使得存储单元储存数据容易被取得。有多种设计选择可满足式子(1-k)×I_REF＝Ir，在一实施例中，参考电流I_REF是两倍于参考存储单元的电流Ir(I_REF＝2×Ir)，且第一PMOS晶体管MP1尺寸是第三PMOS晶体管MP3尺寸的两倍(比例k＝1/2)。当然亦有其他可能的参数设定，举例而言，可设定I_REF＝3×Ir以及k＝2/3，其他参数亦可类推得到。而图3中所示的参考电流I_REF，可以借由电流镜实现，此电流镜用以镜射缩放后(例如放大为2倍)的参考存储单元的电流Ir。

而图7当中的第一位线BL1不仅可经由存储单元电流I Cell放电，同时亦可经由第三NMOS晶体管MN3放电。若是位线电压因某些原因而过充电，由于提供了额外的放电路径，放电速度可获得改善(相较于仅经由存储单元放电)。因此本发明的电路结构亦可克服位线过充电问题。

图7所示的第一感测放大器110还可以选择性地包含时序控制电路，例如第一感测放大器110还可包括第四PMOS晶体管MP4以及第五NMOS晶体管MN5。第四PMOS晶体管MP4的源极耦接供应电压VDD、闸极耦接致能信号EN、漏极耦接第二PMOS晶体管MP2的源极。第五NMOS晶体管MP5的闸极耦接致能信号EN、漏极耦接第四NMOS晶体管MN4的闸极。借由控制致能信号EN，控制第一感测放大器110的操作时序。在一实施例中，第一感测放大器110可以响应于致能信号EN，而致能或禁能电流感测操作。当致能信号EN为低逻辑电平时(例如0V)，则第一感测放大器110执行如前所述的电流感测操作；而当致能信号EN为高逻辑电平时(例如VDD)，则第一感测放大器110相当于停止作用，不进行电流感测操作。

如图6及图7所绘示的晶体管层级电路实现仅为示例性说明，并非用以限定本发明，对于图6及图7所示的实施例，可以有多种可能的电路修改方式。举例而言，图中所示的单颗MOS晶体管可以取代为串接(cascode)的MOS结构以增进电路效能、电流镜的实作可以改变为使用本领域熟知的不同电流镜架构、亦可以采用不同的晶体管尺寸选择方针。

根据本发明所提出的感测电路以及感测方法，能够提供稳定的位线电压至每个位线，以达成可靠的内存读取操作。而由于用以提供偏压电压的偏压产生电路是由多个感测放大器所共享，在各个感测放大器中无需使用运算放大器，不仅可以节省电路硬件面积，亦能降低功率消耗。此外，借由适当设定参考电流的大小以及缩放比例，存储单元的电流信息能够容易取得，可借由简单的感测放大器电路成功侦测存储单元状态。而本发明的感测电路还能够克服位线过充电的问题。

综上所述，虽然本发明已以优选实施例揭露如上，然其并非用以限定本发明。本领域技术人员，在不脱离本发明的精神和范围内，当可作各种变动与润饰。因此，本发明保护范围当视权利要求所界定的为准。

Claims

1.一种非易失性存储装置的感测电路，其特征在于，包括：

一偏压产生电路，包括；

一驱动电路，以一参考电流偏压；以及

一运算放大器，于该运算放大器的一非反向输入端接收一参考电压，该运算放大器的一反向输入端借由一负反馈路径产生一输出电压，该负反馈路径包括该驱动电路；以及

一第一感测放大器，包括：

一第一复制电路，耦接该偏压产生电路，用以复制该输出电压至一第一位线，该第一位线耦接一第一存储单元；以及

一第一电流感测电路，耦接该第一复制电路，用以感测一第一电流差以决定该第一存储单元的一第一记忆状态，其中该第一电流差为该参考电流经缩放后与该第一存储单元的一第一存储单元电流之间的差值。

2.根据权利要求1所述的感测电路，还包括：

一第二感测放大器，包括：

一第二复制电路，耦接该偏压产生电路，用以复制该输出电压至一第二位线，该第二位线耦接一第二存储单元；以及

一第二电流感测电路，耦接该第二复制电路，用以感测一第二电流差以决定该第二存储单元的一第二记忆状态，其中该第二电流差为该参考电流经缩放后与该第二存储单元的一第二存储单元电流之间的差值。

3.根据权利要求1所述的感测电路，其中该第一电流感测电路包括：

一感测晶体管，用以侦测该第一存储单元电流；

一感测电流镜，用以镜射流经该感测晶体管的电流；

一缩放参考电流镜，用以镜射缩放后的该参考电流；以及

一电流比较器，用以比较该感测电流镜的电流以及该缩放参考电流镜的电流，以决定该第一存储单元的该第一记忆状态。

4.根据权利要求1所述的感测电路，其中该驱动电路包括：

一第一PMOS晶体管，具有一源极、一漏极、以及一闸极，该闸极耦接该漏极以提供一第一偏压电压；以及

一第一NMOS晶体管，具有一源极耦接该运算放大器的该反向输入端、一漏极耦接该第一PMOS晶体管的该漏极、以及一闸极耦接该运算放大器的一输出端以提供一第二偏压电压。

5.根据权利要求4所述的感测电路，其中该第一复制电路包括：

一第二PMOS晶体管，具有一源极、一漏极、以及一闸极，该闸极耦接该第一偏压电压；以及

一第二NMOS晶体管，具有一源极耦接该第一位线、一漏极耦接该第二PMOS晶体管的该漏极、以及一闸极耦接该第二偏压电压。

6.根据权利要求5所述的感测电路，其中该第一PMOS晶体管以及该第二PMOS晶体管尺寸相同，该第一NMOS晶体管以及该第二NMOS晶体管尺寸相同。

7.根据权利要求5所述的感测电路，其中该第一电流感测电路包括：

一第三NMOS晶体管，具有一源极、一漏极耦接该第一位线、以及一闸极耦接该第二NMOS晶体管的该漏极；

一第三PMOS晶体管，具有一源极、一漏极、以及一闸极耦接该第一偏压电压；

一第四NMOS晶体管，具有一源极、一漏极耦接该第三PMOS晶体管的该漏极、以及一闸极耦接该第三NMOS晶体管的该闸极；

一第四PMOS晶体管，具有一源极、一漏极耦接该第二PMOS晶体管的该源极、以及一闸极耦接一致能信号；以及

一第五NMOS晶体管，具有一源极、一漏极耦接该第四NMOS晶体管的该闸极、以及一闸极耦接该致能信号。

8.根据权利要求7所述的感测电路，其中该第一电流感测电路响应于该致能信号而致能或禁能电流感测操作。

9.一种非易失性存储装置的感测方法，其特征在于，包括：

以一参考电流偏压一驱动电路；

以一运算放大器的一非反向输入端接收一参考电压；

于该运算放大器的一反向输入端借由一负反馈路径产生一输出电压，该负反馈路径包括该驱动电路；

复制该输出电压至一第一位线，该第一位线耦接一第一存储单元；以及

感测一第一电流差以决定该第一存储单元的一第一记忆状态，其中该第一电流差为该参考电流经缩放后与该第一存储单元的一第一存储单元电流之间的差值。

10.根据权利要求9所述的感测方法，还包括：

复制该输出电压至一第二位线，该第二位线耦接一第二存储单元；以及

感测一第二电流差以决定该第二存储单元的一第二记忆状态，其中该第二电流差为该参考电流经缩放后与该第二存储单元的一第二存储单元电流之间的差值。