JP2011053957A - 参照電流生成回路 - Google Patents

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Abstract

【課題】使用環境などに依存する参照電流の変動分を製品出荷前に補正する。
【解決手段】オペアンプＰ１において、帰還電圧Ｖｆｂ１と参照電圧Ｖｒｅｆとの差分に応じた出力電圧ＤＲＰＥＢ１を生成してＰチャンネル電界効果トランジスタＭＡのゲートに印加し、Ｐチャンネル電界効果トランジスタＭＡに流れるドレイン電流を基準電流Ｉｓｄ１として抵抗Ｒ０〜Ｒ７の直列回路に流入させ、スイッチＳにて抵抗Ｒ０〜Ｒ７の各端点のいずれかが選択させることで、分圧電圧Ｖｔｒｍ０〜Ｖｔｒｍ７のいずれかを基準準圧ＶｂｉａｓとしてリファレンストランジスタＭＦのゲートに印加させる。
【選択図】図１

Description

本発明は参照電流生成回路に関し、特に、温度依存性による参照電流の設定値からのずれを補正する方法に適用して好適なものである。
フラッシュメモリでは、センス回路において、セル電流が参照電流より大きい場合には読み出しデータが“１”と判定され、参照電流より小さい場合には読み出しデータが“０”と判定される。ここで、“１”が記憶されたメモリセルはオンセル、“０”が記憶されたメモリセルはオフセルと呼ばれる。
このようなメモリセルがマトリックス状に配置されたメモリセルアレイでは、個々のメモリセルにおける特性ばらつきにより、オンセル電流およびオフセル電流は、ある幅を持って分布する。従って、メモリセル電流と比較される参照電流の値は、オンセル電流の分布の低い側の裾とオフセル電流の分布の高い側の裾のどちらにも含まれない中間領域内に設定することが望ましい。
また、例えば、特許文献１には、複数のセンス・アンプにリファレンス信号をセンス・アンプ・リファレンス回路から供給し、センス・アンプおよびセンス・アンプ・リファレンス回路にそれぞれ形成されたＰ型ＭＯＳトランジスタのゲート・サイズを好適に設計することで、リード・スピードへの影響なく、製造ばらつきの影響を抑制する方法が開示されている。
特開２００５−３０２１９７号公報
しかしながら、従来の参照電流生成回路では、プロセスバラツキや使用温度や電源電圧によって参照電流が変動するため、読み出し動作マージンが小さくなり、このようなバラツキを許容する回路設計が困難になるという問題があった。
本発明の目的は、使用環境などに依存する参照電流の変動分を製品出荷前に補正することが可能な参照電流生成回路を提供することである。
本発明の一態様によれば、一方の入力端子に参照電圧が入力されるオペアンプと、前記オペアンプの出力電圧がゲートに入力される電界効果トランジスタと、前記電界効果トランジスタのドレインに直列に接続され、いずれかの接続点の電圧を前記オペアンプの他方の入力端子に帰還するｋ（ｋは２以上の整数）個の抵抗と、前記抵抗のいずれかの接続点の電圧を基準準圧として取り出すスイッチと、前記基準準圧がゲートに印加されることで参照電流を生成するリファレンストランジスタとを備えることを特徴とする参照電流生成回路を提供する。
本発明の一態様によれば、一方の入力端子に参照電圧が入力されるオペアンプと、前記オペアンプの出力電圧がゲートに入力されるＮ（Ｎは正の整数）個の第１の電界効果トランジスタと、前記Ｎ個の第１の電界効果トランジスタのドレインに接続され、前記オペアンプの他方の入力端子に帰還される電圧を発生させる抵抗と、前記オペアンプの出力電圧がゲートに入力されるＭ（Ｍは２以上の整数）個の第２の電界効果トランジスタと、前記第２の電界効果トランジスタの個数を選択し、その選択した第２の電界効果トランジスタに流れる電流を合流させることで参照電流を生成するスイッチとを備えることを特徴とする参照電流生成回路を提供する。
本発明の一態様によれば、一方の入力端子に参照電圧が入力されるオペアンプと、前記オペアンプの出力電圧がゲートに入力される第１の電界効果トランジスタと、前記第１の電界効果トランジスタのドレインに直列に接続され、いずれかの接続点の電圧を前記オペアンプの他方の入力端子に帰還するｋ（ｋは２以上の整数）個の抵抗と、前記オペアンプの出力電圧がゲートに入力され、ドレイン電流を参照電流として出力する第２の電界効果トランジスタとを備えることを特徴とする参照電流生成回路を提供する。
本発明によれば、使用環境などに依存する参照電流の変動分を製品出荷前に補正することが可能となる。
図１は、本発明の第１実施形態に係る参照電流生成回路の概略構成を示すブロック図。 図２は、本発明の第２実施形態に係る参照電流生成回路の概略構成を示すブロック図。 図３は、本発明の第３実施形態に係る参照電流生成回路の概略構成を示すブロック図。 図４は、本発明の第４実施形態に係る参照電流生成回路の概略構成を示すブロック図。 図５は、本発明の第５実施形態に係る参照電流生成回路の概略構成を示すブロック図。 図６は、本発明の第６実施形態に係る参照電流生成回路の概略構成を示すブロック図。 図７は、センスアンプ２３の概略構成を示す回路図。 図８は、本発明の第７実施形態に係る参照電流生成回路が適用される半導体記憶装置の概略構成を示すブロック図。 図９は、本発明の第８実施形態に係る参照電流の設定方法を示す図。
以下、本発明の実施形態に係る参照電流生成回路について図面を参照しながら説明する。
（第１実施形態）
図１は、本発明の第１実施形態に係る参照電流生成回路の概略構成を示すブロック図である。
図１において、参照電流生成回路には、オペアンプＰ１、Ｐチャンネル電界効果トランジスタＭＡ、コンデンサＣ１、抵抗Ｒ０〜Ｒ７、スイッチＳが設けられている。また、センス回路９には、リファレンストランジスタＭＦ、カラムデコーダ２１、２２およびセンスアンプ２３が設けられている。
そして、抵抗Ｒ０〜Ｒ７は互いに直列に接続され、抵抗Ｒ０〜Ｒ７の各端点は、スイッチＳに入力されるとともに、スイッチＳの出力は、リファレンストランジスタＭＦのゲートに接続されている。なお、スイッチＳは、抵抗Ｒ０〜Ｒ７の各端点のいずれか１つを選択して、リファレンストランジスタＭＦのゲートに接続することができる。また、抵抗Ｒ０〜Ｒ７のいずれかの端点は、オペアンプＰ２の反転入力端子に接続されている。
また、オペアンプＰ１の出力端子は、コンデンサＣ１に接続されるとともに、Ｐチャンネル電界効果トランジスタＭＡのゲートに接続されている。また、Ｐチャンネル電界効果トランジスタＭＡのソースは電源電位ＶＤＤＡに接続され、Ｐチャンネル電界効果トランジスタＭＡのドレインは、抵抗Ｒ０〜Ｒ７の直列回路に接続されている。
また、リファレンストランジスタＭＦのドレインは、カラムデコーダ２１を介してセンスアンプ２３の一方の入力端子に入力され、メモリセルＭＣのドレインは、カラムデコーダ２２を介してセンスアンプ２３の他方の入力端子に入力されている。なお、メモリセルＭＣとしては、フラッシュメモリであってもよいし、強誘電体メモリであってもよいし、ＥＥＰＲＯＭであってもよい。
そして、オペアンプＰ１において、帰還電圧Ｖｆｂ１と参照電圧Ｖｒｅｆとの差分に応じた出力電圧ＤＲＰＥＢ１が生成され、Ｐチャンネル電界効果トランジスタＭＡのゲートに印加される。なお、参照電圧Ｖｒｅｆとしては、例えば、電源電圧依存性や温度依存性が少なく、製品寿命における経時変化も少ないバンドギャップレファレンス電圧を用いることができる。そして、Ｐチャンネル電界効果トランジスタＭＡにて生成されたドレイン電流が、抵抗Ｒ０〜Ｒ７の直列回路に流入することにより、基準電流Ｉｓｄ１が生成される。
そして、基準電流Ｉｓｄ１が生成された時に抵抗Ｒ０〜Ｒ７にて分圧された分圧電圧Ｖｆｂ１はオペアンプＰ１の反転入力端子に入力され、オペアンプＰ１の非反転入力端子に入力された参照電圧Ｖｒｅｆと比較される。
また、基準電流Ｉｓｄ１が抵抗Ｒ０〜Ｒ７の直列回路に流れると、抵抗Ｒ０〜Ｒ７の各端点に分圧電圧Ｖｔｒｍ０〜Ｖｔｒｍ７がそれぞれ発生する。そして、スイッチＳにて抵抗Ｒ０〜Ｒ７の各端点のいずれかが選択されることで、分圧電圧Ｖｔｒｍ０〜Ｖｔｒｍ７のいずれかが基準準圧ＶｂｉａｓとしてリファレンストランジスタＭＦのゲートに印加される。
そして、基準準圧ＶｂｉａｓがリファレンストランジスタＭＦのゲートに印加されると、リファレンストランジスタＭＦに参照電流Ｉｒｅｆ１が流れ、カラムデコーダ２１を介してセンスアンプ２３の一方の入力端子に入力される。
また、メモリセルＭＣから読み出されたセル電流Ｉｃｅｌｌは、カラムデコーダ２２を介してセンスアンプ２３の他方の入力端子に入力される。そして、センスアンプ２３において、セル電流Ｉｃｅｌｌが参照電流Ｉｒｅｆ１と比較され、セル電流Ｉｃｅｌｌが参照電流Ｉｒｅｆ１より大きい場合には読み出しデータが“１”と判定され、参照電流Ｉｒｅｆ１より小さい場合には読み出しデータが“０”と判定される。
ここで、オンセル電流の分布の低い側の裾とオフセル電流の分布の高い側の裾のどちらにも含まれない中間領域内に参照電流Ｉｒｅｆ１が設定されるように、スイッチＳにて抵抗Ｒ０〜Ｒ７の各端点のいずれかを選択させることができる。
これにより、プロセスバラツキや使用温度や電源電圧などによってＰチャンネル電界効果トランジスタＭＡの特性が変動し、それに伴って基準電流Ｉｓｄ１が変動する場合においても、基準準圧Ｖｂｉａｓの変動を打ち消させることが可能となり、参照電流Ｉｒｅｆ１の変動を抑制することができる。このため、Ｐチャンネル電界効果トランジスタＭＡの特性が変動する場合においても、オンセル電流の分布の低い側の裾とオフセル電流の分布の高い側の裾のどちらにも含まれない中間領域内に参照電流Ｉｒｅｆ１の値を調整することが可能となり、メモリセルＭＣからの誤読み出しを低減することができる。
（第２実施形態）
図２は、本発明の第２実施形態に係る参照電流生成回路の概略構成を示すブロック図である。
図２において、参照電流生成回路には、基準電流発生回路１およびトリミング回路２が設けられている。ここで、基準電流発生回路１には、オペアンプＰ２、Ｎ（Ｎは正の整数）個のＰチャンネル電界効果トランジスタＭＡ１〜ＭＡＮおよびコンデンサＣ２が設けられている。また、トリミング回路２には、ｋ（ｋは２以上の整数）個の抵抗Ｒ０〜Ｒｋ、スイッチＳ０、Ｍ（Ｍは２以上の整数）個のＰチャンネル電界効果トランジスタＭＢ１〜ＭＢＭおよびＭ個のスイッチＳ１〜ＳＭが設けられている。なお、Ｐチャンネル電界効果トランジスタＭＡ１〜ＭＡＮ、ＭＢ１〜ＭＢＭのサイズおよび形状は互いに同じにすることができ、同一の半導体チップ状に近接させて配置することで、Ｐチャンネル電界効果トランジスタＭＡ１〜ＭＡＮ、ＭＢ１〜ＭＢＭの特性を一致させることが好ましい。
そして、抵抗Ｒ０〜Ｒｋは互いに直列に接続され、抵抗Ｒ０〜Ｒｋの各端点は、スイッチＳ０に入力されるとともに、スイッチＳ０の出力は、オペアンプＰ２の反転入力端子に接続されている。なお、スイッチＳ０は、抵抗Ｒ０〜Ｒｋの各端点のいずれか１つを選択して、オペアンプＰ２の反転入力端子に接続することができる。また、オペアンプＰ２の出力端子は、コンデンサＣ１に接続されるとともに、Ｐチャンネル電界効果トランジスタＭＡ１〜ＭＡＮ、ＭＢ１〜ＭＢＭのゲートに接続されている。
また、Ｐチャンネル電界効果トランジスタＭＡ１〜ＭＡＮ、ＭＢ１〜ＭＢＭのソースは電源電位ＶＤＤＡに接続され、Ｐチャンネル電界効果トランジスタＭＡ１〜ＭＡＮのドレインは、抵抗Ｒ０〜Ｒｋの直列回路に接続され、Ｐチャンネル電界効果トランジスタＭＢ１〜ＭＢＭのドレインは、スイッチＳ１〜ＳＭをそれぞれ介してＮチャンネル電界効果トランジスタＭ１のドレインに接続されている。なお、スイッチＳ１〜ＳＭは、電界効果トランジスタＭＢ１〜ＭＢＭの個数を選択し、その選択した電界効果トランジスタＭＢ１〜ＭＢＭに流れる電流Ｉ０を合流させることで参照電流Ｉｒｅｆ２を生成することができる。また、Ｎチャンネル電界効果トランジスタＭ１のドレインは、Ｎチャンネル電界効果トランジスタＭ１のゲートおよびリファレンストランジスタＭＦのゲートに接続されている。
そして、基準電流発生回路１で発生された基準電流Ｉｓｄ２は、抵抗Ｒ０〜Ｒｋを流れる。そして、抵抗Ｒ０〜Ｒｋにて分圧された分圧電圧Ｖｆｂ２はスイッチＳ０を介してオペアンプＰ２の反転入力端子に入力され、オペアンプＰ２の非反転入力端子に入力された参照電圧Ｖｒｅｆと比較される。なお、スイッチＳ０にて抵抗Ｒｉの端点から電圧が取り出されるものとすると、分圧電圧Ｖｆｂ２は、Ｉｓｄ２×（Ｒ０＋Ｒ１＋・・・＋Ｒｉ）で与えることができる。
そして、オペアンプＰ２において、分圧電圧Ｖｆｂ２と参照電圧Ｖｒｅｆとの差分が０になるように出力電圧ＤＲＰＥＢ２が生成され、Ｐチャンネル電界効果トランジスタＭＡ１〜ＭＡＮ、ＭＢ１〜ＭＢＭのゲートに印加される。ここで、Ｐチャンネル電界効果トランジスタＭＡ１〜ＭＡＮ、ＭＢ１〜ＭＢＭの特性が同じ場合、Ｐチャンネル電界効果トランジスタＭＡ１〜ＭＡＮ、ＭＢ１〜ＭＢＭのゲートに同一の出力電圧ＤＲＰＥＢ１が印加されることで、Ｐチャンネル電界効果トランジスタＭＡ１〜ＭＡＮ、ＭＢ１〜ＭＢＭにて同一の値のドレイン電流Ｉ０が生成される。
そして、Ｐチャンネル電界効果トランジスタＭＡ１〜ＭＡＮにてそれぞれ生成されたドレイン電流Ｉ０が、抵抗Ｒ０〜Ｒｋの直列回路に流入することにより、基準電流Ｉｓｄ２が生成される。なお、基準電流Ｉｓｄ２は、Ｎ×Ｉ０で与えることができる。
また、Ｐチャンネル電界効果トランジスタＭＢ１〜ＭＢＭにてそれぞれ生成されたドレイン電流Ｉ０が、スイッチＳ１〜ＳＭをそれぞれ介して合流することにより、参照電流Ｉｒｅｆ２が生成され、Ｎチャンネル電界効果トランジスタＭ１に供給される。
そして、この参照電流Ｉｒｅｆ２がＮチャンネル電界効果トランジスタＭ１に供給されると、Ｎチャンネル電界効果トランジスタＭ１とリファレンストランジスタＭＦとのカレントミラー動作により、リファレンストランジスタＭＦに参照電流Ｉｒｅｆ２が流れ、カラムデコーダ２１を介してセンスアンプ２３の一方の入力端子に入力される。
また、メモリセルＭＣから読み出されたセル電流Ｉｃｅｌｌは、カラムデコーダ２２を介してセンスアンプ２３の他方の入力端子に入力される。そして、センスアンプ２３において、セル電流Ｉｃｅｌｌが参照電流Ｉｒｅｆ１と比較され、セル電流Ｉｃｅｌｌが参照電流Ｉｒｅｆ１より大きい場合には読み出しデータが“１”と判定され、参照電流Ｉｒｅｆ１より小さい場合には読み出しデータが“０”と判定される。
ここで、オンセル電流の分布の低い側の裾とオフセル電流の分布の高い側の裾のどちらにも含まれない中間領域内に参照電流Ｉｒｅｆ２が設定されるように、スイッチＳ０にて抵抗Ｒ０〜Ｒｋの各端点のいずれかを選択させるとともに、スイッチＳ１〜ＳＭにて電界効果トランジスタＭＢ１〜ＭＢＭの個数を選択し、その選択した電界効果トランジスタＭＢ１〜ＭＢＭに流れる電流Ｉ０を合流させることができる。
これにより、プロセスバラツキや使用温度や電源電圧などによってＰチャンネル電界効果トランジスタＭＡ１〜ＭＡＮの特性が変動する場合においても、参照電流Ｉｒｅｆ２の変動を打ち消させることが可能となる。また、基準電流発生回路１にて発生された基準電流Ｉｓｄ２のカレントミラーにて参照電流Ｉｒｅｆ２を生成させることにより、リファレンストランジスタＭＦの特性が温度変化によって変動する場合においても、リファレンストランジスタＭＦに流れる参照電流Ｉｒｅｆ２が変動するのを防止することができる。
なお、スイッチＳ１〜ＳＭがオンする個数がｍで与えられるものとすると、参照電流Ｉｒｅｆ２は、ｍ×Ｉ０＝ｍ／Ｎ×Ｉｓｄ２＝ｍ／Ｎ×Ｖｒｅｆ／（Ｒ０＋Ｒ１＋・・・＋Ｒｉ）で与えることができる。
ここで、Ｖｒｅｆ／（Ｒ０＋Ｒ１＋・・・＋Ｒｉ）の項で参照電流Ｉｒｅｆ２のセンター値を調整することができる。Ｐチャンネル電界効果トランジスタＭＡ１〜ＭＡＮの個数Ｎで参照電流Ｉｒｅｆ２のトリミングの粒度を決めることができる。スイッチＳ１〜ＳＭがオンする個数ｍで参照電流Ｉｒｅｆ２のトリミング値を設定することができる。この場合、トリミング範囲はＩ０〜Ｉ０×Ｍになるため、Ｐチャンネル電界効果トランジスタＭＢ１〜ＭＢＭの個数Ｍでトリミングの最大値を決めることができる。
そして、（Ｒ０＋Ｒ１＋・・・＋Ｒｉ）のデバイスバラツキによる変動分は、製品出荷前にスイッチＳ１〜ＳＭがオンする個数ｍを調整することで補正することができる。また、（Ｒ０＋Ｒ１＋・・・＋Ｒｉ）以外のトランジスタ特性のバラツキによる変動分は、オペアンプＰ２による負帰還動作によって補正することができ、参照電流Ｉｒｅｆ２を高精度に設定することが可能となる。
なお、図２の実施形態では、基準電流Ｉｓｄ２を調整する抵抗Ｒ０〜ＲｋおよびスイッチＳ０を設けるとともに、参照電流Ｉｒｅｆ２を調整するＰチャンネル電界効果トランジスタＭＢ１〜ＭＢＭおよびスイッチＳ１〜ＳＭを設ける方法について説明したが、基準電流Ｉｓｄ２を調整する抵抗Ｒ０〜ＲｋおよびスイッチＳ０の方だけを設けるようにしてもよいし、参照電流Ｉｒｅｆ２を調整するＰチャンネル電界効果トランジスタＭＢ１〜ＭＢＭおよびスイッチＳ１〜ＳＭの方だけを設けるようにしてもよい。
（第３実施形態）
図３は、本発明の第３実施形態に係る参照電流生成回路の概略構成を示すブロック図である。
図３において、この参照電流生成回路には、図２の参照電流生成回路の構成に加え、Ｎチャンネル電界効果トランジスタＭ２、書き込み制御回路３１、不揮発性メモリ３２およびトリミング制御回路３３が設けられている。
ここで、不揮発性メモリ３２は、Ｐチャンネル電界効果トランジスタＭＢ１〜ＭＢＭを選択するトリミング値Ｈ１を記憶することができる。書き込み制御回路３１は、不揮発性メモリ３２の書き込み制御を行うことができ、書き込み制御回路３１の入力にはパッド電極Ｄ２が接続されている。トリミング制御回路３３は、不揮発性メモリ３２に記憶されているトリミング値Ｈ１に基づいて、スイッチＳ１〜ＳＭにて選択させる電界効果トランジスタＭＢ１〜ＭＢＭの個数を調整することができる。Ｎチャンネル電界効果トランジスタＭ２のゲートは、Ｎチャンネル電界効果トランジスタＭ１のゲートに接続され、Ｎチャンネル電界効果トランジスタＭ２のドレインは、パッド電極Ｄ１に接続されている。なお、Ｎチャンネル電界効果トランジスタＭ１、Ｍ２は、互いに同一のサイズおよび形状になるように構成することができる。
また、基準電流発生回路１、トリミング回路２、センス回路９、Ｎチャンネル電界効果トランジスタＭ１、Ｍ２、書き込み制御回路３１、不揮発性メモリ３２、トリミング制御回路３３およびパッド電極Ｄ１、Ｄ２は、半導体チップＣＰ１に形成することができる。
そして、製品の出荷前検査において参照電流Ｉｒｅｆ２のトリミングを行う場合、テスターＴ１の電流測定用端子にパッド電極Ｄ１を接続し、テスターＴ１のトリミング値出力用端子にパッド電極Ｄ２を接続する。そして、テスターＴ１からパッド電極Ｄ１にリファレンストランジスタＭＦのドレイン電圧Ｖｒｂｌを印加し、その時にＮチャンネル電界効果トランジスタＭ２に流れる電流Ｉｍｅａｓを測定する。
ここで、電流Ｉｍｅａｓに応じてトリミング値Ｈ１を選択するテーブルを予め用意する。そして、そのテーブルを参照することにより、電流Ｉｍｅａｓに応じてトリミング値Ｈ１を選択し、そのトリミング値Ｈ１をパッド電極Ｄ２を介して書き込み制御回路３１に入力することにより、不揮発性メモリ３２に書き込ませる。そして、トリミング制御回路３３において、不揮発性メモリ３２に書き込まれたトリミング値Ｈ１に従ってスイッチＳ１〜ＳＭがそれぞれオン／オフされることにより、ドレイン電流Ｉ０が取り出される電界効果トランジスタＭＢ１〜ＭＢＭの個数が調整され、参照電流Ｉｒｅｆ２が生成される。そして、参照電流Ｉｒｅｆ２が生成されると、Ｎチャンネル電界効果トランジスタＭ１、Ｍ２のカレントミラー動作により、参照電流Ｉｒｅｆ２と同一の値の電流ＩｍｅａｓがＮチャンネル電界効果トランジスタＭ２に流れ、参照電流Ｉｒｅｆ２をモニターすることができる。
そして、製品出荷後において、電源が投入されると、不揮発性メモリ３２に記憶されたトリミング値Ｈ１がトリミング制御回路３３によって読み出され、そのトリミング値Ｈ１に従ってスイッチＳ１〜ＳＭがそれぞれオン／オフされることにより、ドレイン電流Ｉ０が取り出される電界効果トランジスタＭＢ１〜ＭＢＭの個数が調整される。そして、それらの電界効果トランジスタＭＢ１〜ＭＢＭに流れるドレイン電流Ｉ０が合流されることにより、参照電流Ｉｒｅｆ２が生成され、Ｎチャンネル電界効果トランジスタＭ１に供給される。
（第４実施形態）
図４は、本発明の第４実施形態に係る参照電流生成回路の概略構成を示すブロック図である。
図４において、この参照電流生成回路には、図２の参照電流生成回路の構成に加え、Ｎチャンネル電界効果トランジスタＭ２、書き込み制御回路４１、不揮発性メモリ４２、トリミング制御回路４３、自動トリミング値決定回路４４およびセンスアンプ４５が設けられている。
ここで、センスアンプ４５は、Ｎチャンネル電界効果トランジスタＭ２のドレイン電流Ｉｒｅｆｐと入力電流−Ｉｉｎとを比較することができる。そして、センスアンプ４５の一方の入力端子は、パッド電極Ｄ１１に接続され、センスアンプ４５の他方の入力端子は、Ｎチャンネル電界効果トランジスタＭ２のドレインに接続されている。自動トリミング値決定回路４４は、ドレイン電流Ｉｒｅｆｐと入力電流−Ｉｉｎの差分が０になるように、スイッチＳ１〜ＳＭによるトリミング値Ｈ１１を決定することができる。不揮発性メモリ４２は、Ｐチャンネル電界効果トランジスタＭＢ１〜ＭＢＭを選択するトリミング値Ｈ１１を記憶することができる。書き込み制御回路４１は、不揮発性メモリ４２の書き込み制御を行うことができる。トリミング制御回路４３は、自動トリミング値決定回路４４にて決定されたトリミング値Ｈ１０または不揮発性メモリ４２に記憶されているトリミング値Ｈ１１に基づいて、スイッチＳ１〜ＳＭにて選択させる電界効果トランジスタＭＢ１〜ＭＢＭの個数を調整することができる。
なお、基準電流発生回路１、トリミング回路２、センス回路９、Ｎチャンネル電界効果トランジスタＭ１、Ｍ２、書き込み制御回路４１、不揮発性メモリ４２、トリミング制御回路４３、自動トリミング値決定回路４４、センスアンプ４５およびパッド電極Ｄ１１は、半導体チップＣＰ２に形成することができる。
そして、製品の出荷前検査において参照電流Ｉｒｅｆ２のトリミングを行う場合、テスターＴ２の電流入力用端子にパッド電極Ｄ１１を接続し、テスターＴ２からパッド電極Ｄ１１に入力電流−Ｉｉｎを供給する。そして、パッド電極Ｄ１１に入力電流−Ｉｉｎが供給されると、センスアンプ４５の一方の入力端子に入力される。
また、自動トリミング値決定回路４４からトリミング値Ｈ１０がトリミング制御回路４３に出力される。そして、トリミング値Ｈ１０がトリミング制御回路４３に出力されると、トリミング値Ｈ１０に従ってスイッチＳ１〜ＳＭがそれぞれオン／オフされることにより、ドレイン電流Ｉ０が取り出される電界効果トランジスタＭＢ１〜ＭＢＭの個数が調整され、参照電流Ｉｒｅｆ２が生成される。そして、参照電流Ｉｒｅｆ２が生成されると、Ｎチャンネル電界効果トランジスタＭ１、Ｍ２のカレントミラー動作により、参照電流Ｉｒｅｆ２と同一の値の電流ＩｒｅｆｐがＮチャンネル電界効果トランジスタＭ２に流れ、センスアンプ４５の他方の入力端子に入力される。
そして、センスアンプ４５において、電流Ｉｒｅｆｐが入力電流−Ｉｉｎと比較され、その比較結果が自動トリミング値決定回路４４に入力される。そして、自動トリミング値決定回路４４において、電流Ｉｒｅｆｐと入力電流−Ｉｉｎとが等しくなるまでトリミング値Ｈ１０の更新が繰り返され、電流Ｉｒｅｆｐと入力電流−Ｉｉｎとが等しくなった時のトリミング値Ｈ１１が書き込み制御回路４１に入力され、そのトリミング値Ｈ１１が不揮発性メモリ４２に書き込まれる。
そして、製品出荷後において、電源が投入されると、不揮発性メモリ４２に記憶されたトリミング値Ｈ１１がトリミング制御回路４３によって読み出され、そのトリミング値Ｈ１１に従ってスイッチＳ１〜ＳＭがそれぞれオン／オフされることにより、ドレイン電流Ｉ０が取り出される電界効果トランジスタＭＢ１〜ＭＢＭの個数が調整される。そして、それらの電界効果トランジスタＭＢ１〜ＭＢＭに流れるドレイン電流Ｉ０が合流されることにより、参照電流Ｉｒｅｆ２が生成され、Ｎチャンネル電界効果トランジスタＭ１に供給される。
（第５実施形態）
図５は、本発明の第５実施形態に係る参照電流生成回路の概略構成を示すブロック図である。
図５において、この参照電流生成回路には、図４の書き込み制御回路４１、不揮発性メモリ４２、トリミング制御回路４３および自動トリミング値決定回路４４の代わりに、書き込み制御回路５１、不揮発性メモリ５２、トリミング制御回路５３および自動トリミング値決定回路５４が設けられている。ここで、自動トリミング値決定回路５４は、ドレイン電流Ｉｒｅｆｐと入力電流−Ｉｉｎの差分が０になるように、スイッチＳ０、Ｓ１〜ＳＭによるトリミング値Ｈ１１´、Ｈ１１をそれぞれ決定することができる。不揮発性メモリ５２は、スイッチＳ０、Ｓ１〜ＳＭによるトリミング値Ｈ１１´、１１を記憶することができる。書き込み制御回路５１は、不揮発性メモリ５２の書き込み制御を行うことができる。トリミング制御回路５３は、自動トリミング値決定回路４５にて決定されたトリミング値Ｈ１０または不揮発性メモリ４２に記憶されているトリミング値Ｈ１１に基づいて、スイッチＳ１〜ＳＭにて選択させる電界効果トランジスタＭＢ１〜ＭＢＭの個数を調整するとともに、自動トリミング値決定回路４５にて決定されたトリミング値Ｈ１０´または不揮発性メモリ４２に記憶されているトリミング値Ｈ１１´に基づいて、スイッチＳ０による切り替え位置を調整することができる。
なお、基準電流発生回路１、トリミング回路２、センス回路９、Ｎチャンネル電界効果トランジスタＭ１、Ｍ２、書き込み制御回路５１、不揮発性メモリ５２、トリミング制御回路５３、自動トリミング値決定回路５４、センスアンプ４５およびパッド電極Ｄ１１は、半導体チップＣＰ３に形成することができる。
そして、製品の出荷前検査において参照電流Ｉｒｅｆ２のトリミングを行う場合、テスターＴ２の電流入力用端子にパッド電極Ｄ１１を接続し、テスターＴ２からパッド電極Ｄ１１に入力電流−Ｉｉｎを供給する。そして、パッド電極Ｄ１１に入力電流−Ｉｉｎが供給されると、センスアンプ４５の一方の入力端子に入力される。
また、自動トリミング値決定回路５４からトリミング値Ｈ１０、Ｈ１０´がトリミング制御回路５３に出力される。そして、トリミング値Ｈ１０、Ｈ１０´がトリミング制御回路５３に出力されると、トリミング値Ｈ１０´に従ってスイッチＳ０が切り替えられることにより、抵抗Ｒ０〜Ｒｋの各端点のいずれか１つが選択され、基準電流Ｉｓｄ２が調整されるとともに、トリミング値Ｈ１０に従ってスイッチＳ１〜ＳＭがそれぞれオン／オフされることにより、ドレイン電流Ｉ０が取り出される電界効果トランジスタＭＢ１〜ＭＢＭの個数が調整され、参照電流Ｉｒｅｆ２が生成される。そして、参照電流Ｉｒｅｆ２が生成されると、Ｎチャンネル電界効果トランジスタＭ１、Ｍ２のカレントミラー動作により、参照電流Ｉｒｅｆ２と同一の値の電流ＩｒｅｆｐがＮチャンネル電界効果トランジスタＭ２に流れ、センスアンプ４５の他方の入力端子に入力される。
そして、センスアンプ４５において、電流Ｉｒｅｆｐが入力電流−Ｉｉｎと比較され、その比較結果が自動トリミング値決定回路５４に入力される。そして、自動トリミング値決定回路５４において、電流Ｉｒｅｆｐと入力電流−Ｉｉｎとが等しくなるまでトリミング値Ｈ１０、Ｈ１０´の更新が繰り返され、電流Ｉｒｅｆｐと入力電流−Ｉｉｎとが等しくなった時のトリミング値Ｈ１１、Ｈ１１´が書き込み制御回路５１に入力され、そのトリミング値Ｈ１１、Ｈ１１´が不揮発性メモリ５２に書き込まれる。
そして、製品出荷後において、電源が投入されると、不揮発性メモリ５２に記憶されたトリミング値Ｈ１１、Ｈ１１´がトリミング制御回路４３によって読み出され、そのトリミング値Ｈ１１´に従ってスイッチＳ０が切り替えられることにより、抵抗Ｒ０〜Ｒｋの各端点のいずれか１つが選択され、基準電流Ｉｓｄ２が調整されるとともに、そのトリミング値Ｈ１１に従ってスイッチＳ１〜ＳＭがそれぞれオン／オフされることにより、ドレイン電流Ｉ０が取り出される電界効果トランジスタＭＢ１〜ＭＢＭの個数が調整される。そして、それらの電界効果トランジスタＭＢ１〜ＭＢＭに流れるドレイン電流Ｉ０が合流されることにより、参照電流Ｉｒｅｆ２が生成され、Ｎチャンネル電界効果トランジスタＭ１に供給される。
（第６実施形態）
図６は、本発明の第６実施形態に係る参照電流生成回路の概略構成を示すブロック図である。
図６において、この参照電流生成回路には、図２のＰチャンネル電界効果トランジスタＭＢ１〜ＭＢＭおよびスイッチＳ１〜ＳＭの代わりにトリミングユニットＵ１〜Ｕ４が設けられている。
ここで、トリミングユニットＵ１には、Ｐチャンネル電界効果トランジスタＭ１１およびスイッチＳ１１が設けられている。そして、Ｐチャンネル電界効果トランジスタＭ１１のゲートは、オペアンプＰ２の出力端子に接続され、Ｐチャンネル電界効果トランジスタＭ１１のソースは電源電位ＶＤＤＡに接続され、Ｐチャンネル電界効果トランジスタＭ１１のドレインは、スイッチＳ１１を介してＮチャンネル電界効果トランジスタＭ１のドレインに接続されている。
トリミングユニットＵ２には、Ｐチャンネル電界効果トランジスタＭ２１、Ｍ２２およびスイッチＳ２１が設けられている。そして、Ｐチャンネル電界効果トランジスタＭ２１、Ｍ２２のゲートは、オペアンプＰ２の出力端子に接続され、Ｐチャンネル電界効果トランジスタＭ２１、Ｍ２２のソースは電源電位ＶＤＤＡに接続され、Ｐチャンネル電界効果トランジスタＭ２１、Ｍ２２のドレインは、スイッチＳ２１を介してＮチャンネル電界効果トランジスタＭ１のドレインに接続されている。
トリミングユニットＵ３には、Ｐチャンネル電界効果トランジスタＭ３１〜Ｍ３４およびスイッチＳ３１が設けられている。そして、Ｐチャンネル電界効果トランジスタＭ３１〜Ｍ３４のゲートは、オペアンプＰ２の出力端子に接続され、Ｐチャンネル電界効果トランジスタＭ３１〜Ｍ３４のソースは電源電位ＶＤＤＡに接続され、Ｐチャンネル電界効果トランジスタＭ３１〜Ｍ３４のドレインは、スイッチＳ３１を介してＮチャンネル電界効果トランジスタＭ１のドレインに接続されている。
トリミングユニットＵ４には、Ｐチャンネル電界効果トランジスタＭ４１〜Ｍ４８およびスイッチＳ４１が設けられている。そして、Ｐチャンネル電界効果トランジスタＭ４１〜Ｍ４８のゲートは、オペアンプＰ２の出力端子に接続され、Ｐチャンネル電界効果トランジスタＭ４１〜Ｍ４８のソースは電源電位ＶＤＤＡに接続され、Ｐチャンネル電界効果トランジスタＭ４１〜Ｍ４８のドレインは、スイッチＳ４１を介してＮチャンネル電界効果トランジスタＭ１のドレインに接続されている。
そして、参照電流Ｉｒｅｆ２のトリミングを行う場合、トリミングユニットＵ１〜Ｕ４の組み合わせにより、参照電流Ｉｒｅｆ２の生成に寄与する電界効果トランジスタＭ１１、Ｍ２１、Ｍ２２、Ｍ３１〜Ｍ３４、Ｍ４１〜Ｍ４８の個数が調整される。
これにより、図２の参照電流Ｉｒｅｆ２の生成に寄与する電界効果トランジスタＭＢ１〜ＭＢＭを個別に選択する方法に比べて回路規模を低減することが可能となり、チップ面積を縮小することができる。
なお、図６の実施形態では、トランジスタとスイッチの組み合わせが１、２２、２３、２４個のトリミングユニットＵ１〜Ｕ４を設ける方法について説明したが、トランジスタとスイッチの組み合わせが２０〜２Ｅ（Ｅは正の整数）のトリミングユニットを設けるようにしてもよい。
図７は、センスアンプ２３の概略構成を示す回路図である。
図７において、センスアンプ２３には、Ｎチャンネル電界効果トランジスタＭＣ４、ＭＣ７〜ＭＣ９およびＰチャンネル電界効果トランジスタＭＣ１〜ＭＣ３、ＭＣ５、ＭＣ６、ＭＣ１０、ＭＣ１１が設けられている。
ここで、Ｎチャンネル電界効果トランジスタＭＣ４のドレインとＰチャンネル電界効果トランジスタＭＣ３のドレインとが互いに接続されるとともに、Ｎチャンネル電界効果トランジスタＭＣ４のゲートとＰチャンネル電界効果トランジスタＭＣ２のゲートとが互いに接続されている。また、Ｎチャンネル電界効果トランジスタＭＣ７のドレインとＰチャンネル電界効果トランジスタＭＣ６のドレインとが互いに接続されるとともに、Ｎチャンネル電界効果トランジスタＭＣ７のゲートとＰチャンネル電界効果トランジスタＭＣ５のゲートとが互いに接続されている。
Ｎチャンネル電界効果トランジスタＭＣ４のドレインとＰチャンネル電界効果トランジスタＭＣ３のドレインは、Ｎチャンネル電界効果トランジスタＭＣ７のゲートとＰチャンネル電界効果トランジスタＭＣ５のゲートに接続され、Ｎチャンネル電界効果トランジスタＭＣ７のドレインとＰチャンネル電界効果トランジスタＭＣ６のドレインは、Ｎチャンネル電界効果トランジスタＭＣ４のゲートとＰチャンネル電界効果トランジスタＭＣ２のゲートに接続されている。
また、Ｐチャンネル電界効果トランジスタＭＣ６にはＰチャンネル電界効果トランジスタＭＣ５が直列に接続されることでノードＮＡが構成され、Ｐチャンネル電界効果トランジスタＭＣ３にはＰチャンネル電界効果トランジスタＭＣ２が直列に接続されることでノードＮＢが構成されている。そして、Ｐチャンネル電界効果トランジスタＭＣ２、ＭＣ５のソースは、Ｐチャンネル電界効果トランジスタＭＣ１を介して電源電位ＶＤＤに接続されている。また、Ｐチャンネル電界効果トランジスタＭＣ３のゲートとＰチャンネル電界効果トランジスタＭＣ６のゲートとは互いに接続されている。また、ノードＮＡは、Ｐチャンネル電界効果トランジスタＭＣ１１を介してカラムデコーダ２１に接続され、ノードＮＢは、Ｐチャンネル電界効果トランジスタＭＣ１０を介してカラムデコーダ２２に接続されている。
また、Ｎチャンネル電界効果トランジスタＭＣ９のドレインはＮチャンネル電界効果トランジスタＭＣ７のゲートに接続され、Ｎチャンネル電界効果トランジスタＭＣ８のドレインはＮチャンネル電界効果トランジスタＭＣ４のゲートに接続されている。Ｎチャンネル電界効果トランジスタＭＣ８、ＭＣ９のゲートは互いに接続され、Ｎチャンネル電界効果トランジスタＭＣ４、ＭＣ７、ＭＣ８、ＭＣ９のソースは電源電位ＶＳＳに接続されている。また、Ｎチャンネル電界効果トランジスタＭＣ４のゲートと、Ｎチャンネル電界効果トランジスタＭＣ７のゲートとの間には、Ｎチャンネル電界効果トランジスタＭＣ１２が介挿されている。
そして、Ｐチャンネル電界効果トランジスタＭＣ２のドレインとＰチャンネル電界効果トランジスタＭＣ３のソースとの接続点には、参照電流Ｉｒｅｆ２が入力され、Ｐチャンネル電界効果トランジスタＭＣ５のドレインとＰチャンネル電界効果トランジスタＭＣ６のソースとの接続点には、セル電流Ｉｃｅｌｌが入力される。また、Ｐチャンネル電界効果トランジスタＭＣ１、ＭＣ１０、ＭＣ１１のゲートには、ＡＣＣ信号が入力され、Ｐチャンネル電界効果トランジスタＭＣ１は電流源を構成することができる。
また、Ｐチャンネル電界効果トランジスタＭＣ６のドレインとＮチャンネル電界効果トランジスタＭＣ７のドレインとの接続点から出力信号ＯＵＴが出力され、Ｐチャンネル電界効果トランジスタＭＣ３のドレインとＮチャンネル電界効果トランジスタＭＣ４のドレインとの接続点から出力信号ＯＵＴＢが出力される。
また、Ｎチャンネル電界効果トランジスタＭＣ８、ＭＣ９の各ゲートには、センスアンプイネーブル信号ＳＥＢが供給される。このセンスアンプイネーブル信号ＳＥＢがハイからロウに遷移すると、図４のセンスアンプ２３はセンス動作を行う。図４のセンスアンプ２３は、センスアンプイネーブル信号ＳＥＢの電圧レベルが高い間に電流センスを行い、センスアンプイネーブル信号ＳＥＢの電圧レベルが低くなると電圧センスを行う。
ここで、Ｐチャンネル電界効果トランジスタＭＣ３、ＭＣ６のゲートにはロウレベル電位が入力され、Ｐチャンネル電界効果トランジスタＭＣ３、ＭＣ６が常時オンされる。そして、センス動作を開始する前に、イコライズ信号ＳＥＱがハイにされ、出力信号ＯＵＴと出力信号ＯＵＴＢの電圧レベルが一致された後、イコライズ信号ＳＥＱがロウにされる。
また、センス動作を開始する前は、センスアンプイネーブル信号ＳＥＢはハイである。従って、Ｎチャンネル電界効果トランジスタＭＣ８、ＭＣ９はオンであり、Ｎチャンネル電界効果トランジスタＭＣ８、ＭＣ９にそれぞれ流れる電流Ｉｂ、Ｉａは等しくなる。この時、出力信号ＯＵＴ、ＯＵＴＢはともにロウであり、Ｎチャンネル電界効果トランジスタＭＣ４、ＭＣ７はともにオフし、Ｐチャンネル電界効果トランジスタＭＣ２、ＭＣ５がともにオンする。このため、Ｐチャンネル電界効果トランジスタＭＣ１からの電流の一部はメモリセルＭＣ方向に流れ、残りの一部はＰチャンネル電界効果トランジスタＭＣ６およびＮチャンネル電界効果ＭＣ８を通って接地端子に流れる。同様に、Ｐチャンネル電界効果トランジスタＭＣ１からの電流の一部はＮチャンネル電界効果トランジスタＭＦ方向に流れ、残りの一部はＰチャンネル電界効果トランジスタＭＣ３およびＮチャンネル電界効果ＭＣ９を通って接地端子に流れる。
その後、センスアンプイネーブル信号ＳＥＢの電圧レベルを徐々に下げていくと、Ｎチャンネル電界効果トランジスタＭＣ８、ＭＣ９がオフする方向に動作し、Ｎチャンネル電界効果トランジスタＭＣ８、ＭＣ９のドレイン−ソース間抵抗が上昇する。これにより、Ｎチャンネル電界効果トランジスタＭＣ８、ＭＣ９のドレイン−ソース間に電流が流れにくくなり、Ｎチャンネル電界効果トランジスタＭＣ８を流れる電流ＩｂとＮチャンネル電界効果トランジスタＭＣ９を流れる電流Ｉａとの差分（Ｉｂ−Ｉａ）は、セル電流Ｉｃｅｌｌと参照電流Ｉｒｅｆ１の差分（Ｉｃｅｌｌ−Ｉｒｅｆ２）よりも大きくなる。この動作は電流センスと呼ばれる。例えば、Ｉｃｅｌｌ＞Ｉｒｅｆ２の場合、電流センスによりＩｂ−Ｉａは徐々に大きくなる。
さらに、センスアンプイネーブル信号ＳＥＢの電圧レベルが低下すると、電流Ｉｂが電流Ｉａよりもかなり大きくなるとともに、Ｎチャンネル電界効果トランジスタＭＣ８、ＭＣ９のドレイン−ソース間抵抗も増大するため、Ｎチャンネル電界効果トランジスタＭＣ４のゲート電圧レベル、すなわち出力信号ＯＵＴの電圧レベルが上昇してＮチャンネル電界効果トランジスタＭＣ４がオンする方向に動作する。これにより、出力信号ＯＵＴＢの電圧レベルが下がり、出力信号ＯＵＴ、ＯＵＴＢの電圧レベル差が徐々に大きくなる。この動作は電圧センスと呼ばれる。Ｉｃｅｌｌ＞Ｉｒｅｆ２の場合、電圧レベル差が増幅された結果、出力信号ＯＵＴがハイ、出力信号ＯＵＴＢがロウになり、論理が確定する。
（第７実施形態）
図８は、本発明の第７実施形態に係る参照電流生成回路が適用される半導体記憶装置の概略構成を示すブロック図である。
図８において、半導体記憶装置には、図１または図２のメモリセルＭＣがマトリックス状に配置されたメモリセルアレイ１０１、読み出し時にロウ方向のメモリセルＭＣを選択するロウデコーダ１０２、書き込み／消去時にロウ方向のメモリセルＭＣを選択するロウデコーダ１０３、書き込み時に入力データＤｉをラッチするデータラッチ部１０４、カラム方向のメモリセルＭＣを選択したり、読み出しデータを増幅したりするカラムデコーダ／センスアンプ１０５、マクロ制御時にコマンドシーケンスを生成するコマンド格納／制御部１０６、書き込み／消去アドレスを制御する書き込み／消去シーケンサ１０７、外部で指定された書き込み／消去アドレスＡｗまたは書き込み／消去シーケンサ１０７にて生成された書き込み／消去アドレスを選択するセレクタ１０８、書き込み／消去を行わせるために必要な電源を供給する電源供給部１０９、書き込み／消去の制御を行う書き込み／消去制御部１１０が設けられている。
なお、図１の参照電流生成回路を図８の半導体記憶装置に適用する場合、参照電圧Ｖｒｅｆは電源供給部１０９にて生成し、オペアンプＰ１、Ｐチャンネル電界効果トランジスタＭＡ、コンデンサＣ１、抵抗Ｒ０〜Ｒ７およびスイッチＳは書き込み／消去制御部１１０に設け、センス回路９はカラムデコーダ／センスアンプ１０５に設けることができる。
また、図２の参照電流生成回路を図８の半導体記憶装置に適用する場合、参照電圧Ｖｒｅｆは電源供給部１０９にて生成し、基準電流発生回路１およびトリミング回路２は書き込み／消去制御部１１０に設け、センス回路９およびＮチャンネル電界効果トランジスタＭ１はカラムデコーダ／センスアンプ１０５に設けることができる。
そして、書き込み／消去時において外部で指定された書き込み／消去アドレスＡｗを用いる場合、書き込み／消去アドレスＡｗがセレクタ１０８を介してロウデコーダ１０３に入力され、ロウ方向のメモリセルＭＣが選択される。また、入力データＤｉがデータラッチ部１０４および書き込み／消去制御部１１０に入力され、入力データＤｉがラッチされるとともに、カラム方向のメモリセルＭＣが選択され、選択セルの書き込み／消去が行われる。
一方、書き込み／消去時において内部で指定された書き込み／消去アドレスを用いる場合、コマンド格納／制御部１０６にてコマンドシーケンスが生成される。そして、書き込み／消去シーケンサ１０７において書き込み／消去アドレスがインクメントまたはデクリメントされながら、セレクタ１０８を介してロウデコーダ１０３に入力され、ロウ方向のメモリセルＭＣが選択される。また、入力データＤｉがデータラッチ部１０４に入力され、入力データＤｉがラッチされるとともに、カラム方向のメモリセルＭＣが選択され、選択セルの書き込み／消去が行われる。
また、読み出し時には、読み出しアドレスＡｒがロウデコーダ１０２およびカラムデコーダ／センスアンプ１０５に入力される。そして、ロウデコーダ１０２にてロウ方向のメモリセルＭＣが選択されるとともに、カラムデコーダ／センスアンプ１０５にてカラム方向のメモリセルＭＣが選択される。そして、カラムデコーダ／センスアンプ１０５において、メモリセルＭＣから読み出されたセル電流が参照電流と比較され、セル電流が参照電流より大きい場合には読み出しデータが“１”と判定され、参照電流より小さい場合には読み出しデータが“０”と判定される。
（第８実施形態）
図９は、本発明の第８実施形態に係る参照電流の設定方法を示す図である。
図９において、プロセスバラツキや使用温度や電源電圧などによってセル電流は変化し、ワード線電圧が０Ｖであっても、オンセル（消去セル）の電流ばらつきＣｏｎの範囲はオフセル（書き込みセル）の電流ばらつきＣｏｆｆの範囲の数倍になる。
ここで、オンセルとオフセルとを区別するには、図２の参照電流Ｉｒｅｆ２は、オンセルの電流ばらつきＣｏｎの範囲とオフセルの電流ばらつきＣｏｆｆの範囲のどちらにも含まれない中間領域内に設定する必要がある。理想的には、オフセル電流の分布の高い側の裾と図２の参照電流Ｉｒｅｆ２との差分をΔＩａ、オンセル電流の分布の低い側の裾と図２の参照電流Ｉｒｅｆ２との差分をΔＩｂとすると、ΔＩａ＝ΔＩｂとなるように参照電流Ｉｒｅｆ２の値を設定することが好ましい。
ここで、図２のスイッチＳ０にて抵抗Ｒ０〜Ｒｋの各端点のいずれかを選択させるとともに、スイッチＳ１〜ＳＭにて電界効果トランジスタＭＢ１〜ＭＢＭの個数を選択させることにより、オンセルの電流ばらつきＣｏｎの範囲が変動する場合においても、ΔＩａ＝ΔＩｂとなるように参照電流Ｉｒｅｆ２の値を設定することができる。
Ｐ１、Ｐ２ オペアンプ、ＭＦ リファレンストランジスタ、Ｍ１、Ｍ２、ＭＣ４、ＭＣ７〜ＭＣ９、ＭＣ１２ Ｎチャンネル電界効果トランジスタ、ＭＡ、ＭＡ１〜ＭＡＮ、ＭＢ１〜ＭＢＭ、Ｍ１１、Ｍ２１、Ｍ２２、Ｍ３１〜Ｍ３４、Ｍ４１〜Ｍ４８、ＭＣ１〜ＭＣ３、ＭＣ５、ＭＣ６、ＭＣ１０、ＭＣ１１ Ｐチャンネル電界効果トランジスタ、Ｒ０〜Ｒｋ 抵抗、Ｃ１、Ｃ２ コンデンサ、ＭＣ メモリセル、Ｓ、Ｓ０、Ｓ１〜ＳＭ、Ｓ１１、Ｓ２１、Ｓ３１、Ｓ４１ スイッチ、９ センス回路、２１、２２ カラムデコーダ、２３、４５ センスアンプ、Ｄ１、Ｄ２、Ｄ１１ パッド電極、Ｔ１、Ｔ２ テスター、３１、４１、５１ 書き込み制御回路、３２、４２、５２ 不揮発性メモリ、３３、４３、５３ トリミング制御回路、４４、５４ 自動トリミング値決定回路、ＣＰ１〜ＣＰ３ 半導体チップ、Ｕ１〜Ｕ４ トリミングユニット、１０１ メモリセルアレイ、１０２、１０３ ロウデコーダ、１０４ データラッチ部、１０５ カラムデコーダ／センスアンプ、１０６ コマンド格納／制御部、１０７ 書き込み／消去シーケンサ、１０８ セレクタ、１０９ 電源供給部、１１０ 書き込み／消去制御部

Claims (5)

  1. 一方の入力端子に参照電圧が入力されるオペアンプと、
    前記オペアンプの出力電圧がゲートに入力される電界効果トランジスタと、
    前記電界効果トランジスタのドレインに直列に接続され、いずれかの接続点の電圧を前記オペアンプの他方の入力端子に帰還するｋ（ｋは２以上の整数）個の抵抗と、
    前記抵抗のいずれかの接続点の電圧を基準準圧として取り出すスイッチと、
    前記基準準圧がゲートに印加されることで参照電流を生成するリファレンストランジスタとを備えることを特徴とする参照電流生成回路。
  2. 一方の入力端子に参照電圧が入力されるオペアンプと、
    前記オペアンプの出力電圧がゲートに入力されるＮ（Ｎは正の整数）個の第１の電界効果トランジスタと、
    前記Ｎ個の第１の電界効果トランジスタのドレインに接続され、前記オペアンプの他方の入力端子に帰還される電圧を発生させる抵抗と、
    前記オペアンプの出力電圧がゲートに入力されるＭ（Ｍは２以上の整数）個の第２の電界効果トランジスタと、
    前記第２の電界効果トランジスタの個数を選択し、その選択した第２の電界効果トランジスタに流れる電流を合流させることで参照電流を生成するスイッチとを備えることを特徴とする参照電流生成回路。
  3. 前記第１の電界効果トランジスタと前記第２の電界効果トランジスタはサイズおよび形状が同一であることを特徴とする請求項２に記載の参照電流生成回路。
  4. 前記参照電流がゲートに入力される第３の電界効果トランジスタと、
    前記第３の電界効果トランジスタのドレイン電流と入力電流とを比較するセンスアンプと、
    前記ドレイン電流と前記入力電流の差分が０になるようにトリミング値を決定する自動トリミング値決定回路と、
    前記自動トリミング値決定回路にて決定されたトリミング値を記憶する不揮発性メモリと、
    前記不揮発性メモリの書き込み制御を行う書き込み制御回路と、
    前記自動トリミング値決定回路にて決定されたトリミング値または前記不揮発性メモリに記憶されているトリミング値に基づいて、前記スイッチにて選択させる前記第２の電界効果トランジスタの個数を調整するトリミング制御回路とを備えることを特徴とする請求項３または４に記載の参照電流生成回路。
  5. 一方の入力端子に参照電圧が入力されるオペアンプと、
    前記オペアンプの出力電圧がゲートに入力される第１の電界効果トランジスタと、
    前記第１の電界効果トランジスタのドレインに直列に接続され、いずれかの接続点の電圧を前記オペアンプの他方の入力端子に帰還するｋ（ｋは２以上の整数）個の抵抗と、
    前記オペアンプの出力電圧がゲートに入力され、ドレイン電流を参照電流として出力する第２の電界効果トランジスタとを備えることを特徴とする参照電流生成回路。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012212352A (ja) * 2011-03-31 2012-11-01 Renesas Electronics Corp 定電流生成回路及びこれを含むマイクロプロセッサ
WO2013128854A1 (ja) * 2012-02-29 2013-09-06 パナソニック株式会社 不揮発性半導体記憶装置
JP2013200910A (ja) * 2012-03-23 2013-10-03 Toshiba Corp 半導体記憶装置及び半導体記憶装置の電圧出力方法
JP2016173869A (ja) * 2015-03-17 2016-09-29 ルネサスエレクトロニクス株式会社 半導体装置
KR20170027506A (ko) * 2015-09-02 2017-03-10 삼성전자주식회사 단락된 메모리 셀의 가변 저항 소자를 갖는 반도체 메모리 장치

Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4386113B2 (ja) * 2007-08-03 2009-12-16 ソニー株式会社 参照電圧回路および撮像回路
TWI469512B (zh) * 2010-12-20 2015-01-11 Ic Plus Corp 阻抗調整裝置
JP5454949B2 (ja) 2011-03-07 2014-03-26 株式会社東芝 半導体記憶装置
KR101389620B1 (ko) * 2011-10-28 2014-04-29 에스케이하이닉스 주식회사 멀티 레귤레이터 회로 및 이를 구비한 집적회로
ITTO20120479A1 (it) * 2012-05-31 2013-12-01 St Microelectronics Srl Circuito di generazione di una corrente elettrica di valore configurabile
US8736387B2 (en) * 2012-07-24 2014-05-27 Nxp B.V. Chopper based relaxation oscillator
US8829943B2 (en) * 2012-10-19 2014-09-09 Stmicroelectronics International N.V. Low supply voltage analog disconnection envelope detector
US9460785B2 (en) * 2014-03-06 2016-10-04 Kabushiki Kaisha Toshiba Semiconductor storage device
JP2015220384A (ja) 2014-05-20 2015-12-07 マイクロン テクノロジー， インク． 内部電圧発生回路及び半導体装置
US9704581B2 (en) * 2014-12-27 2017-07-11 Intel Corporation Voltage ramping detection
US10163479B2 (en) 2015-08-14 2018-12-25 Spin Transfer Technologies, Inc. Method and apparatus for bipolar memory write-verify
US10366774B2 (en) 2016-09-27 2019-07-30 Spin Memory, Inc. Device with dynamic redundancy registers
US10818331B2 (en) 2016-09-27 2020-10-27 Spin Memory, Inc. Multi-chip module for MRAM devices with levels of dynamic redundancy registers
US10546625B2 (en) 2016-09-27 2020-01-28 Spin Memory, Inc. Method of optimizing write voltage based on error buffer occupancy
US10437723B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of flushing the contents of a dynamic redundancy register to a secure storage area during a power down in a memory device
US10446210B2 (en) 2016-09-27 2019-10-15 Spin Memory, Inc. Memory instruction pipeline with a pre-read stage for a write operation for reducing power consumption in a memory device that uses dynamic redundancy registers
US10360964B2 (en) 2016-09-27 2019-07-23 Spin Memory, Inc. Method of writing contents in memory during a power up sequence using a dynamic redundancy register in a memory device
US10437491B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of processing incomplete memory operations in a memory device during a power up sequence and a power down sequence using a dynamic redundancy register
US10460781B2 (en) 2016-09-27 2019-10-29 Spin Memory, Inc. Memory device with a dual Y-multiplexer structure for performing two simultaneous operations on the same row of a memory bank
KR102324194B1 (ko) * 2017-05-22 2021-11-10 삼성전자주식회사 안티퓨즈들을 포함하는 전압 트리밍 회로, 그것의 동작 방법, 그리고 그 전압 트리밍 회로를 포함하는 집적 회로
US10489245B2 (en) 2017-10-24 2019-11-26 Spin Memory, Inc. Forcing stuck bits, waterfall bits, shunt bits and low TMR bits to short during testing and using on-the-fly bit failure detection and bit redundancy remapping techniques to correct them
US10481976B2 (en) 2017-10-24 2019-11-19 Spin Memory, Inc. Forcing bits as bad to widen the window between the distributions of acceptable high and low resistive bits thereby lowering the margin and increasing the speed of the sense amplifiers
US10656994B2 (en) 2017-10-24 2020-05-19 Spin Memory, Inc. Over-voltage write operation of tunnel magnet-resistance (“TMR”) memory device and correcting failure bits therefrom by using on-the-fly bit failure detection and bit redundancy remapping techniques
US10529439B2 (en) 2017-10-24 2020-01-07 Spin Memory, Inc. On-the-fly bit failure detection and bit redundancy remapping techniques to correct for fixed bit defects
US10891997B2 (en) 2017-12-28 2021-01-12 Spin Memory, Inc. Memory array with horizontal source line and a virtual source line
US10360962B1 (en) * 2017-12-28 2019-07-23 Spin Memory, Inc. Memory array with individually trimmable sense amplifiers
US10424726B2 (en) 2017-12-28 2019-09-24 Spin Memory, Inc. Process for improving photoresist pillar adhesion during MRAM fabrication
US10395711B2 (en) 2017-12-28 2019-08-27 Spin Memory, Inc. Perpendicular source and bit lines for an MRAM array
US10811594B2 (en) 2017-12-28 2020-10-20 Spin Memory, Inc. Process for hard mask development for MRAM pillar formation using photolithography
US10395712B2 (en) 2017-12-28 2019-08-27 Spin Memory, Inc. Memory array with horizontal source line and sacrificial bitline per virtual source
US10886330B2 (en) 2017-12-29 2021-01-05 Spin Memory, Inc. Memory device having overlapping magnetic tunnel junctions in compliance with a reference pitch
US10840436B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Perpendicular magnetic anisotropy interface tunnel junction devices and methods of manufacture
US10784439B2 (en) 2017-12-29 2020-09-22 Spin Memory, Inc. Precessional spin current magnetic tunnel junction devices and methods of manufacture
US10424723B2 (en) 2017-12-29 2019-09-24 Spin Memory, Inc. Magnetic tunnel junction devices including an optimization layer
US10546624B2 (en) 2017-12-29 2020-01-28 Spin Memory, Inc. Multi-port random access memory
US10840439B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Magnetic tunnel junction (MTJ) fabrication methods and systems
US10367139B2 (en) 2017-12-29 2019-07-30 Spin Memory, Inc. Methods of manufacturing magnetic tunnel junction devices
US10438996B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Methods of fabricating magnetic tunnel junctions integrated with selectors
US10438995B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Devices including magnetic tunnel junctions integrated with selectors
JP6501325B1 (ja) * 2018-01-30 2019-04-17 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US10446744B2 (en) 2018-03-08 2019-10-15 Spin Memory, Inc. Magnetic tunnel junction wafer adaptor used in magnetic annealing furnace and method of using the same
US11107974B2 (en) 2018-03-23 2021-08-31 Spin Memory, Inc. Magnetic tunnel junction devices including a free magnetic trench layer and a planar reference magnetic layer
US10784437B2 (en) 2018-03-23 2020-09-22 Spin Memory, Inc. Three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US20190296228A1 (en) 2018-03-23 2019-09-26 Spin Transfer Technologies, Inc. Three-Dimensional Arrays with Magnetic Tunnel Junction Devices Including an Annular Free Magnetic Layer and a Planar Reference Magnetic Layer
US11107978B2 (en) 2018-03-23 2021-08-31 Spin Memory, Inc. Methods of manufacturing three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US10411185B1 (en) 2018-05-30 2019-09-10 Spin Memory, Inc. Process for creating a high density magnetic tunnel junction array test platform
US10345841B1 (en) * 2018-06-12 2019-07-09 Nxp Usa, Inc. Current source with variable resistor circuit
US10600478B2 (en) 2018-07-06 2020-03-24 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10559338B2 (en) 2018-07-06 2020-02-11 Spin Memory, Inc. Multi-bit cell read-out techniques
US10692569B2 (en) 2018-07-06 2020-06-23 Spin Memory, Inc. Read-out techniques for multi-bit cells
US10593396B2 (en) 2018-07-06 2020-03-17 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10650875B2 (en) 2018-08-21 2020-05-12 Spin Memory, Inc. System for a wide temperature range nonvolatile memory
US10699761B2 (en) 2018-09-18 2020-06-30 Spin Memory, Inc. Word line decoder memory architecture
US11621293B2 (en) 2018-10-01 2023-04-04 Integrated Silicon Solution, (Cayman) Inc. Multi terminal device stack systems and methods
US10971680B2 (en) 2018-10-01 2021-04-06 Spin Memory, Inc. Multi terminal device stack formation methods
US11107979B2 (en) 2018-12-28 2021-08-31 Spin Memory, Inc. Patterned silicide structures and methods of manufacture

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60164822A (ja) * 1984-02-08 1985-08-27 Nec Corp 直流電圧発生回路
JPH09106316A (ja) * 1995-10-11 1997-04-22 Nec Corp 基準電流発生回路
JP2005302197A (ja) * 2004-04-14 2005-10-27 Nec Electronics Corp 半導体メモリ装置
JP2009037372A (ja) * 2007-08-01 2009-02-19 Fuji Electric Device Technology Co Ltd 定電流・定電圧回路

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0470215A (ja) * 1990-07-11 1992-03-05 Sony Corp Ｄ／ａ変換器
US5231316A (en) * 1991-10-29 1993-07-27 Lattice Semiconductor Corporation Temperature compensated cmos voltage to current converter
US5739681A (en) * 1992-02-07 1998-04-14 Crosspoint Solutions, Inc. Voltage regulator with high gain cascode current mirror
US5291123A (en) * 1992-09-09 1994-03-01 Hewlett-Packard Company Precision reference current generator
US6087820A (en) 1999-03-09 2000-07-11 Siemens Aktiengesellschaft Current source
JP4767386B2 (ja) * 2000-02-28 2011-09-07 富士通セミコンダクター株式会社 内部電圧発生回路
US6373266B1 (en) * 2000-03-31 2002-04-16 Agere Systems Guardian Corp. Apparatus and method for determining process width variations in integrated circuits
FR2811090B1 (fr) * 2000-06-28 2002-10-11 St Microelectronics Sa Integration d'un regulateur de tension
GB0111313D0 (en) 2001-05-09 2001-07-04 Broadcom Corp Digital-to-analogue converter using an array of current sources
JP3851791B2 (ja) * 2001-09-04 2006-11-29 株式会社東芝 半導体集積回路
EP1298800A1 (en) * 2001-09-28 2003-04-02 STMicroelectronics Limited Ramp generator
JP3887229B2 (ja) * 2001-12-28 2007-02-28 沖電気工業株式会社 電流駆動型表示装置の駆動回路
JP2004146783A (ja) * 2002-08-28 2004-05-20 Fujitsu Ltd 半導体集積回路装置、および半導体集積回路装置の調整方法
US6703885B1 (en) * 2002-09-18 2004-03-09 Richtek Technology Corp. Trimmer method and device for circuits
WO2004102780A1 (ja) * 2003-05-13 2004-11-25 Fujitsu Limited 半導体集積回路装置
KR100543659B1 (ko) * 2003-06-20 2006-01-20 주식회사 하이닉스반도체 내부전압 생성용 액티브 드라이버
JP4662698B2 (ja) * 2003-06-25 2011-03-30 ルネサスエレクトロニクス株式会社 電流源回路、並びに電流設定方法
JP2005086108A (ja) * 2003-09-10 2005-03-31 Renesas Technology Corp 半導体集積回路
JP4088247B2 (ja) * 2003-12-25 2008-05-21 株式会社東芝 電圧減算回路及びそれを用いた強度検波回路
EP1653315A1 (en) * 2004-10-28 2006-05-03 STMicroelectronics S.r.l. An improved voltage down converter
EP1667158B1 (en) * 2004-10-28 2007-01-31 STMicroelectronics S.r.l. A voltage down-converter with reduced ripple
KR100684063B1 (ko) * 2004-11-17 2007-02-16 삼성전자주식회사 조절가능한 기준전압 발생회로
US7106032B2 (en) * 2005-02-03 2006-09-12 Aimtron Technology Corp. Linear voltage regulator with selectable light and heavy load paths
US7212043B2 (en) * 2005-03-11 2007-05-01 Broadcom Corporation Line regulator with high bandwidth (BW) and high power supply rejection ration (PSRR) and wide range of output current
FR2886746B1 (fr) * 2005-06-06 2007-08-10 Atmel Corp Regulation du niveau de tension de sortie
WO2007005634A1 (en) * 2005-07-04 2007-01-11 Micron Technology, Inc. Low power multiple bit sense amplifier
US7218168B1 (en) * 2005-08-24 2007-05-15 Xilinx, Inc. Linear voltage regulator with dynamically selectable drivers
US7417494B2 (en) * 2005-09-29 2008-08-26 Hynix Semiconductor Inc. Internal voltage generator
JP4861047B2 (ja) * 2006-04-24 2012-01-25 株式会社東芝 電圧発生回路及びこれを備える半導体記憶装置
TW200837705A (en) * 2007-03-09 2008-09-16 Novatek Microelectronics Corp Analog source driving apparatus
JP5057812B2 (ja) * 2007-03-20 2012-10-24 株式会社東芝 電源降圧回路
US7573323B2 (en) * 2007-05-31 2009-08-11 Aptina Imaging Corporation Current mirror bias trimming technique
US7675792B2 (en) * 2007-09-26 2010-03-09 Intel Corporation Generating reference currents compensated for process variation in non-volatile memories
US7880531B2 (en) * 2008-01-23 2011-02-01 Micron Technology, Inc. System, apparatus, and method for selectable voltage regulation
US7724600B1 (en) * 2008-03-05 2010-05-25 Xilinx, Inc. Electronic fuse programming current generator with on-chip reference
JP5120111B2 (ja) * 2008-06-30 2013-01-16 富士通株式会社 シリーズレギュレータ回路、電圧レギュレータ回路、及び半導体集積回路
JP2010252311A (ja) * 2009-03-23 2010-11-04 Toshiba Corp 電流供給回路
JP2011054248A (ja) * 2009-09-02 2011-03-17 Toshiba Corp 参照電流生成回路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60164822A (ja) * 1984-02-08 1985-08-27 Nec Corp 直流電圧発生回路
JPH09106316A (ja) * 1995-10-11 1997-04-22 Nec Corp 基準電流発生回路
JP2005302197A (ja) * 2004-04-14 2005-10-27 Nec Electronics Corp 半導体メモリ装置
JP2009037372A (ja) * 2007-08-01 2009-02-19 Fuji Electric Device Technology Co Ltd 定電流・定電圧回路

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012212352A (ja) * 2011-03-31 2012-11-01 Renesas Electronics Corp 定電流生成回路及びこれを含むマイクロプロセッサ
US9046910B2 (en) 2011-03-31 2015-06-02 Renesas Electronics Corporation Constant current generation circuit and microprocessor including the same
US9746870B2 (en) 2011-03-31 2017-08-29 Renesas Electronics Corporation Semiconductor device including a constant voltage generation unit
WO2013128854A1 (ja) * 2012-02-29 2013-09-06 パナソニック株式会社 不揮発性半導体記憶装置
JPWO2013128854A1 (ja) * 2012-02-29 2015-07-30 パナソニックＩｐマネジメント株式会社 不揮発性半導体記憶装置
JP2013200910A (ja) * 2012-03-23 2013-10-03 Toshiba Corp 半導体記憶装置及び半導体記憶装置の電圧出力方法
US9293175B2 (en) 2012-03-23 2016-03-22 Kabushiki Kaisha Toshiba Semiconductor memory and voltage output measuring method of the semiconductor memory
JP2016173869A (ja) * 2015-03-17 2016-09-29 ルネサスエレクトロニクス株式会社 半導体装置
KR20170027506A (ko) * 2015-09-02 2017-03-10 삼성전자주식회사 단락된 메모리 셀의 가변 저항 소자를 갖는 반도체 메모리 장치
KR102358564B1 (ko) * 2015-09-02 2022-02-04 삼성전자주식회사 단락된 메모리 셀의 가변 저항 소자를 갖는 반도체 메모리 장치

Also Published As

Publication number Publication date
US8278996B2 (en) 2012-10-02
US20110050330A1 (en) 2011-03-03

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