JP2005302197A - 半導体メモリ装置 - Google Patents

Abstract

【課題】
センス・アンプとセンス・アンプ・リファレンスの回路構成において、リード・スピードの低下を抑制しつつ、製造ばらつきの問題を解決する。
【解決手段】
複数のセンス・アンプ１０７に、センス・アンプ・リファレンス回路１０８がリファレンス信号を供給する。Ｎ型ＭＯＳトランジスタＮ２とＮ型ＭＯＳトランジスタＮ３は、共にセンス・アンプ１０７に形成されている。これによって、Ｎ型ＭＯＳトランジスタＮ２、Ｎ３のミラー電流のばらつきを効果的に抑制することができる。Ｐ型ＭＯＳトランジスタＰ３はセンス・アンプ１０７に形成され、Ｐ型ＭＯＳトランジスタＰ４はセンス・アンプ・リファレンス回路１０８に形成されている。Ｐ型ＭＯＳトランジスタＰ３、Ｐ４のゲート・サイズを好適に設計することで、リード・スピードへの影響なく、製造ばらつきの影響を抑制する。
【選択図】 図２

Description

本発明は半導体メモリ装置に関し、特に、電流検出型のセンス・アンプとそのセンス・アンプにリファレンス信号を出力するリファレンス回路とに関する。

ＥＥＰＲＯＭ、フラッシュ・メモリなどの不揮発性半導体記憶装置は、電気的に消去、書き換えが可能であり、また、電源を切ってもデータが消えないため、携帯電話、デジタル・カメラ、パソコンのＢＩＯＳの記憶など、多くの用途に使用されている。上記のような不揮発性半導体記憶装置においては、メモリ・セルに電流を供給し、流れる電流値を検出することによってメモリ・セルに記憶されているデータが読み出される。

メモリ・セルからのデータ読み出しは、センス・アンプを介して行われる。図４は、従来の技術におけるセンス・アンプ４０１及びセンス・アンプにリファレンス信号を供給するセンス・アンプ・リファレンス４０２回路の概略構成を示す回路図である。センス・アンプ４０１は、センス・アンプ・リファレンス回路４０２からのリファレンス信号と、メモリ・セル電流に基づいて、メモリ・セルに記憶されているデータを判定し、出力する。尚、図４においては、一つのセンス・アンプ４０１が例示されているが、センス・アンプ・リファレンス回路４０２は、複数のセンス・アンプ４０１に接続され、各センス・アンプ４０１にリファレンス信号を出力する。

図４において、Ｎ４１、Ｎ４２、Ｎ４３、Ｎ４４はＮ型ＭＯＳトランジスタ、Ｐ４１、Ｐ４２、Ｐ４３、Ｐ４４はＰ型ＭＯＳトランジスタである。４０１は出力インバータである。Ｐ型ＭＯＳトランジスタＰ４１、Ｐ４２はカレント・ミラー回路４１１を構成する。Ｎ型ＭＯＳトランジスタＮ４２、Ｎ４３はカレント・ミラー回路４１２を構成する。Ｐ型ＭＯＳトランジスタＰ４３、Ｐ４４はカレント・ミラー回路４１３を構成する。

Ｎ型ＭＯＳトランジスタＮ４１のソース側にはメモリ・セルが接続されており、Ｐ型ＭＯＳトランジスタＰ４２が流そうとする電流と、センス・アンプ・リファレンス回路１０８からのリファレンス信号に従ってＮ型ＭＯＳトランジスタＮ４２が流そうとする電流の大小関係に応じて、出力インバータ４０３から読み出しデータが出力される。

メモリ・セルからのデータ読み出し時において、Ｎ型ＭＯＳトランジスタＮ４１、Ｎ４４はＯＮ状態にセットされ、リファレンス電流及びメモリ・セル電流が流される。リファレンス電流が流れると、カレント・ミラー回路４１３、４１２を介してＮ型ＭＯＳトランジスタＮ４１が、リファレンス電流に応じた所定の電流を流そうとする。一方、メモリ・セル電流が流れると、カレント・ミラー回路４１１のＰ型ＭＯＳトランジスタＰ４２がメモリ・セル電流に応じた電流を流そうとする。

これらの電流値の大小関係によって、出力インバータ４０３への入力が「Ｈ」もしくは「Ｌ」にセットされる。メモリ・セルがＯＮ状態にある場合、Ｐ型ＭＯＳトランジスタＰ４２が流そうとする電流が大きくなり、メモリ・セルがＯＦＦ状態にある場合、Ｎ型ＭＯＳトランジスタＮ４１が流そうとする電流が大きくなる。これによって、出力レベルが「Ｈ」もしくは「Ｌ」にセットされる。

尚、従来の不揮発性半導体記憶装置におけるセンス・アンプ及びセンス・アンプ・リファレンス回路の他の例が、例えば、特許文献１に開示されている。

特開２００１−２２９６８６号公報

図４に示された従来のセンス・アンプ４０１、センス・アンプ・リファレンス回路４０２において、リファレンス信号は、カレント・ミラー回路４１２において伝送されている。上記のように、センス・アンプ・リファレンス回路４０２は複数のセンス・アンプ４０１にリファレンス信号を供給し、センス・アンプ・リファレンス回路４０２と各センス・アンプ４０１は離れて配置されている。このため、カレント・ミラー回路４１２を構成するＮ型ＭＯＳトランジスタＮ４３と各センス・アンプ４０１に形成された各Ｎ型ＭＯＳトランジスタＮ４２の間の製造ばらつきのために、ミラー電流のばらつきが生ずる。

上記ミラー電流のばらつきを小さくする方法として、Ｎ型ＭＯＳトランジスタＮ４２、Ｎ４３のゲート・サイズを大きくする方法が考えられる、しかし、Ｎ型ＭＯＳトランジスタＮ４２はセンス・アンプ４０１の出力段における負荷として働くため、Ｎ型ＭＯＳトランジスタＮ４２のゲート・サイズを大きくすると、センス・アンプ４０１のリード・スピードが低下する。このため、Ｎ型ＭＯＳトランジスタＮ４２のゲート・サイズをいたずらに大きくすることはできない。

本発明は上記事情を背景としてなされたものであって、本発明の一つの目的は、センス・アンプ及びセンス・アンプ・リファレンス回路において、リード・スピードへの影響を抑制しつつ、素子ばらつきの影響を低減することである。尚、本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるだろう。

以下に課題を解決するための手段を開示する。本項目において、いくつかの構成要素は、実施の形態において説明された構成要素と対応付けられている。しかし、この対応付けは発明の理解の容易のためになされたものであって、各要素は実施の形態の対応要素にのみ限定されるものでない。

本発明の第１の態様は半導体メモリ装置であって、複数のメモリ・セルを含むメモリ・セル・アレイと、前記メモリ・セルの記憶状態に応じて変化するメモリ・セル電流を検出し、検出されたメモリ・セル電流に応じた信号を出力する複数のセンス・アンプと、前記メモリ・セルの記憶状態の検出のためのリファレンス信号を、前記複数のセンス・アンプのそれぞれに出力するリファレンス回路と、を備え、前記複数のセンス・アンプのそれぞれは、前記リファレンス回路からのリファレンス信号に応じた電流が流れる、第１のトランジスタ（Ｎ型ＭＯＳトランジスタＮ３）と、前記第１のトランジスタとカレント・ミラー回路を構成する第２のトランジスタ（Ｎ型ＭＯＳトランジスタＮ２）を備え、前記第２のトランジスタを介して検出される第１のトランジスタの電流と前記メモリ・セル電流とを比較し、比較結果に応じて論理レベルの異なる信号を出力する比較回路部とを有する。第１のトランジスタと第２のトランジスタを各センス・アンプに形成することによって、これらの製造ばらつきによる影響を抑制することができる。

前記複数のセンス・アンプのそれぞれは、前記リファレンス信号に応じて前記第１のトランジスタに電流を供給する第３のトランジスタ（図２におけるＰ型ＭＯＳトランジスタＰ３）を備え、前記リファレンス回路は、前記複数のセンス・アンプの第３のトランジスタのそれぞれとカレント・ミラー回路を構成する第４のトランジスタ（図２におけるＰ型ＭＯＳトランジスタＰ４）を備えることが好ましい。

前記リファレンス回路は、複数の第３のトランジスタ（図３におけるＰ型ＭＯＳトランジスタＰ３）と、前記複数の第３のトランジスタのそれぞれとカレント・ミラー回路を構成する第４のトランジスタ（図３におけるＰ型ＭＯＳトランジスタＰ４）とを備え、前記複数の第３のトランジスタのそれぞれは、前記複数のセンス・アンプの第１のトランジスタのそれぞれに、前記リファレンス信号として、電流を供給することが好ましい。

前記第１のトランジスタと前記第２のトランジスタとはゲート・サイズが実質的に同一であることができる。あるいは、前記第１及び第２のトランジスタは第１の導電型であり、前記第３及び第４のトランジスタは前記第１の導電型と異なる第２の導電型であることが好ましい。

前記複数のセンス・アンプの比較回路部のそれぞれは、ダイオード接続され、前記メモリ・セル電流を供給する第５のトランジスタ（Ｐ型ＭＯＳトランジスタＰ１）と、前記第５のトランジスタとカレント・ミラー回路を構成し、前記第１のトランジスタと直列に接続された第６のトランジスタ（Ｐ型ＭＯＳトランジスタＰ２）と、を備え、前記第６のトランジスタと前記第１のトランジスタの間のノードから前記メモリ・セル電流の差に応じて論理レベルの異なる信号を出力することが好ましい。

本発明によれば、センス・アンプ及びセンス・アンプ・リファレンス回路において、リード・スピードへの影響を抑制しつつ、素子ばらつきの影響を低減することができる。

以下に、本発明を適用可能な実施の形態が説明される。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。又、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能である。尚、各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略されている。

実施の形態１．
図１は、本発明が適用可能な不揮発性半導体記憶装置１００の概略構成を示すブロック図である。図１において、不揮発性半導体記憶装置１００は、入出力回路１０１、制御回路１０２、アドレス・バッファ１０３、メモリ・セル・アレイ１０４、ロウ・デコーダ１０５、カラム・デコータ１０６、複数のセンス・アンプ１０７及びセンス・アンプ・リファレンス回路１０８を備えている。外部からの書き込みデータは入出力回路１０１を介して入力され、メモリ・セル・アレイ１０４において、ロウ・デコーダ１０５及びカラム・デコータ１０６により選択されたメモリ・セルに記憶される。

一方、メモリ・セル・アレイ１０４からのデータ読み出し処理において、ロウ・デコーダ１０５及びカラム・デコータ１０６により選択されたメモリ・セルからの読み出し信号は、センス・アンプ１０７によって検出、増幅され、入出力回路１０１を介して外部に出力される。センス・アンプ１０７は、読み出し信号の検出、増幅において、センス・アンプ・リファレンス回路１０８からのリファレンス信号に応じて動作する。

上記不揮発性半導体記憶装置１００の各構成について説明する。入出力回路１０１は、外部との間における記憶データの入出力処理を実行し、外部からの入力データを受け、また、メモリ・セル・アレイ１０４から読み出されたデータを外部に出力する。制御回路１０２は、不揮発性半導体記憶装置１００の各構成を制御する。制御回路１０２は、入出力動作に応じて外部からの入力された外部制御信号を受け、内部制御信号を生成して不揮発性半導体記憶装置１００の各回路へと出力する。

アドレス・バッファ１０３は、外部から入力される外部アドレスを受け、アドレスを一時的に記憶する。さらに、外部アドレスを内部アドレスに変換してロウ・デコーダ１０５及びカラム・デコータ１０６に出力する。メモリ・セル・アレイ１０４は、行列状に配置された複数のメモリ・セル、行方向に延在し列方向に並列される複数のワード線及び列方向に延在し行方向に並列される複数のビット線を備えている。各メモリ・セルは、ワード線及びビット線に接続されており、データ読み出し、書き込み処理においては、ワード線によって選択されたセルのビット線を介してデータ読み出し、書き込みが行われる。

例えばデータ読み出し処理において、ロウ・デコーダ１０５は、アドレス・バッファ１０３から供給されたロウ・アドレスをデコードし、メモリ・セル・アレイ１０４に設けられたワード線をデコード結果に応じて活性化させる。カラム・デコータ１０６は、アドレス・バッファ１０３から供給されたカラム・アドレスをデコードし、デコード・アドレス信号に基づいてメモリ・セル・アレイ１０４のビット線を選択的にセンス・アンプ１０７に接続する。

センス・アンプ１０７は、メモリ・セル・アレイ１０４のビット線から出力されたデータの出力レベルを基準レベルと比較し、読み出しデータを判定する。また、読み出された信号を所定のレベルで入出力回路１０１に出力する。センス・アンプ・リファレンス回路１０８は、読み出しデータの比較、判定処理を制御するリファレンス信号をセンス・アンプ１０７に出力する。センス・アンプ１０７は、入力されたリファレンス信号に基づいて、読み出したデータの判定処理を実行する。

本形態において、センス・アンプ・リファレンス回路１０８は、複数のセンス・アンプ１０７にリファレンス信号を出力する。図１においては、一つのセンス・アンプ・リファレンス回路１０８が、メモリ・セル・アレイ１０４に接続される全てのセンス・アンプ１０７にリファレンス信号を出力するが、複数のセンス・アンプ・リファレンス回路１０８を形成することも可能である。この場合、各センス・アンプ・リファレンス回路１０８が、全てのセンス・アンプ１０７から選択された複数のセンス・アンプ１０７にリファレンス信号を出力する。

図２は、本実施形態におけるセンス・アンプ１０７とセンス・アンプ・リファレンス回路１０８の概略構成を示す回路図である。図２においては、一つのセンス・アンプ１０７が例示されているが、センス・アンプ・リファレンス回路１０８は、複数のセンス・アンプ１０７に接続され、各センス・アンプ１０７にリファレンス信号を出力する。また、図２において、説明の明確化のため、センス・アンプ１０７とセンス・アンプ・リファレンス回路１０８における本発明の関連部分のみが明示されており、設計において、図示された回路構成に他の回路構成を追加することが可能である。また、明示された回路構成を本発明の範囲内において、設計により変更することが可能である。

図２において、Ｎ１、Ｎ２、Ｎ３、Ｎ４はＮ型ＭＯＳトランジスタ、Ｐ１、Ｐ２、Ｐ３、Ｐ４はＰ型ＭＯＳトランジスタである。２０１は、入力を反転し、メモリ・セルに記憶され、読みだされた読み出しデータを出力する出力インバータである。Ｐ型ＭＯＳトランジスタＰ１、Ｐ２はカレント・ミラー回路２１１を構成する。Ｎ型ＭＯＳトランジスタＮ２、Ｎ３はカレント・ミラー回路２１２を構成する。Ｐ型ＭＯＳトランジスタＰ３、Ｐ４はカレント・ミラー回路２１３を構成する。

Ｎ型ＭＯＳトランジスタＮ１、Ｎ２、Ｎ３はセンス・アンプ１０７に形成され、Ｎ型ＭＯＳトランジスタＮ４はセンス・アンプ・リファレンス回路１０８に形成されている。Ｐ型ＭＯＳトランジスタＰ１、Ｐ２、Ｐ３はセンス・アンプ１０７に形成され、Ｐ型ＭＯＳトランジスタＰ４はセンス・アンプ・リファレンス回路１０８に形成されている。出力インバータ２０１はセンス・アンプ１０７に形成されている。

Ｎ型ＭＯＳトランジスタＮ１のソース側にはメモリ・セルが接続されており、Ｐ型ＭＯＳトランジスタＰ１が供給するメモリ・セル電流と、センス・アンプ・リファレンス回路１０８からのリファレンス信号によって規定されるＮ型ＭＯＳトランジスタＮ３のソース（ドレイン）電流の差に応じて、出力インバータ２０１から読み出しデータが出力される。

Ｐ型ＭＯＳトランジスタＰ１は、ソースが電源側（高電源電位）に接続されており、また、ドレインとゲートが短絡されたダイオード接続状態にある。Ｐ型ＭＯＳトランジスタＰ２はソースが電源側に接続されており、ゲートがＰ型ＭＯＳトランジスタＰ１のゲートに接続されている。Ｐ型ＭＯＳトランジスタＰ２のドレイン側には、負荷として出力インバータ２０１の入力が接続されている。Ｐ型ＭＯＳトランジスタＰ２のサイズは、Ｐ型ＭＯＳトランジスタＰ２と同一、もしくは、Ｐ型ＭＯＳトランジスタＰ２に対して所定比の大きさである。これらのサイズ比を変更することによって、Ｐ型ＭＯＳトランジスタＰ１とＰ型ＭＯＳトランジスタＰ２のミラー電流値比を制御することができる。

Ｐ型ＭＯＳトランジスタＰ１のドレイン側には、Ｎ型ＭＯＳトランジスタＮ１が直列に接続されており、Ｐ型ＭＯＳトランジスタＰ１のドレインとＮ型ＭＯＳトランジスタＮ１のドレインが接続されている。Ｎ型ＭＯＳトランジスタＮ１のソース側にメモリ・セル（不図示）が接続される。Ｎ型ＭＯＳトランジスタＮ１は、ゲートへの制御信号に応じてＯＮ／ＯＦＦし、メモリ・セルへのセンス・アンプ電流の供給を制御することができる。読み出し時において、Ｎ型ＭＯＳトランジスタＮ１はＯＮ状態にセットされる。

Ｐ型ＭＯＳトランジスタＰ２のドレイン側には、Ｎ型ＭＯＳトランジスタＮ２が直列に接続されている。図２において、Ｎ型ＭＯＳトランジスタＮ２のソースはグランド（低電源電位）に接続されている。Ｎ型ＭＯＳトランジスタＮ２のゲートは、Ｎ型ＭＯＳトランジスタＮ３のゲートに接続されている。Ｎ型ＭＯＳトランジスタＮ３のゲートとドレインは短絡され、ダイオード接続状態にある。また、Ｎ型ＭＯＳトランジスタＮ３のソースはグランド電位が与えられ、Ｎ型ＭＯＳトランジスタＮ２のソースと同じ電位である。

上記のように、Ｎ型ＭＯＳトランジスタＮ２、Ｎ３はカレント・ミラー回路２１２を構成する。Ｎ型ＭＯＳトランジスタＮ２のサイズは、Ｎ型ＭＯＳトランジスタＮ３と同一、もしくは、Ｎ型ＭＯＳトランジスタＮ３に対して所定比の大きさである。これらのサイズ比を変更することによって、Ｎ型ＭＯＳトランジスタＮ２とＮ型ＭＯＳトランジスタＮ３のミラー電流値比を制御することができる。本形態において、カレント・ミラー２１２を構成するＮ型ＭＯＳトランジスタＮ２、Ｎ３は、共にセンス・アンプ１０７に形成されている。このように、トランジスタを近接して形成することによって、Ｎ型ＭＯＳトランジスタＮ２、Ｎ３の製造ばらつき及びそれによるミラー電流のばらつきを低減することがでる。

Ｎ型ＭＯＳトランジスタＮ３のドレイン側にはＰ型ＭＯＳトランジスタＰ３が直列に接続されている。Ｐ型ＭＯＳトランジスタＰ３のソース側は電源に接続されている。Ｐ型ＭＯＳトランジスタＰ３のゲートは、センス・アンプ・リファレンス回路１０８に形成されているＰ型ＭＯＳトランジスタＰ４のゲートと接続されている。Ｐ型ＭＯＳトランジスタＰ４のゲートはドレインと短絡されており、ダイオード接続状態にある。Ｐ型ＭＯＳトランジスタＰ４のソース側は電源に接続されている。

上記のように、Ｐ型ＭＯＳトランジスタＰ３、Ｐ４はカレント・ミラー回路２１３を構成している。Ｐ型ＭＯＳトランジスタＰ３のサイズは、Ｐ型ＭＯＳトランジスタＰ４と同一、もしくは、Ｐ型ＭＯＳトランジスタＰ４に対して所定比の大きさである。これらのサイズ比を変更することによって、Ｐ型ＭＯＳトランジスタＰ３とＰ型ＭＯＳトランジスタＰ４のミラー電流値比を制御することができる。

図２においては一つのセンス・アンプ１０７が明示されているが、センス・アンプ・リファレンス回路１０８は、複数のセンス・アンプ１０７にリファレンス信号を出力する。具体的には、図２において、Ｐ型ＭＯＳトランジスタＰ４のゲートには、複数のセンス・アンプ１０７のそれぞれのＰ型ＭＯＳトランジスタＰ３のゲートが並列に接続される。本形態において、Ｐ型ＭＯＳトランジスタＰ３、Ｐ４は、製造ばらつきによるミラー電流のばらつきを抑制するため、そのゲート・サイズが調整される。

Ｐ型ＭＯＳトランジスタＰ４のドレイン側にはＮ型ＭＯＳトランジスタＮ４のドレインが接続されている。Ｎ型ＭＯＳトランジスタＮ４のソース側には、予め定められたリファレンス電流が流れる。Ｎ型ＭＯＳトランジスタＮ４は、ゲートへの制御信号によってＯＮ／ＯＦＦされ、センス・アンプ・リファレンス回路１０８からのリファレンス信号の出力のＯＮ／ＯＦＦを制御することができる。読み出し処理において、Ｎ型ＭＯＳトランジスタＮ４は、ＯＮ状態にセットされる。

図２に示された、センス・アンプ１０７とセンス・アンプ・リファレンス回路１０８の動作について説明する。カレント・ミラー回路２１１とＮ型ＭＯＳトランジスタＮ２とは比較回路として機能し、メモリ・セル電流とＮ型ＭＯＳトランジスタＮ２を介して検出されるＮ型ＭＯＳトランジスタＮ３に流れる電流を比較し、比較結果に応じて論理レベルの異なる信号を出力インバータ２０１に出力する。つまり、メモリ・セル電流とＮ型ＭＯＳトランジスタＮ３の流れる電流の差（大小関係）に応じて、ＬレベルもしくはＨレベルの信号が出力される。

具体的に説明する。メモリ・セルは、記憶データに応じて、セル電流が流れる状態（記憶データ「０」）と、セル電流が流れない状態（記憶データ「１」）のいずれか一方にセットされる。Ｎ型ＭＯＳトランジスタＮ１がＯＮ状態にセットされると、Ｐ型ＭＯＳトランジスタＰ１から所定のメモリ・セル電流が供給される。Ｐ型ＭＯＳトランジスタＰ１とカレント・ミラー回路２１１を構成するＰ型ＭＯＳトランジスタＰ２は、メモリ・セル電流と同一、もしくは所定の比例関係にある電流をそのドレインに流すように機能する。

センス・アンプ・リファレンス回路１０８において、Ｎ型ＭＯＳトランジスタＮ４がＯＮ状態にセットされ、Ｐ型ＭＯＳトランジスタＰ４はリファレンス電流をドレイン側に流すように機能する。センス・アンプ１０７に形成されたＰ型ＭＯＳトランジスタＰ３は、Ｐ型ＭＯＳトランジスタＰ４とカレント・ミラー回路２１３を構成するため、リファレンス電流と同一、もしくは所定の比例関係にある電流をそのドレイン、あるいは、Ｎ型ＭＯＳトランジスタＮ３に流すように機能する。

また、Ｎ型ＭＯＳトランジスタＮ２、Ｎ３からなるカレント・ミラー回路２１２において、Ｎ型ＭＯＳトランジスタＮ２はＮ型ＭＯＳトランジスタＮ３に流れる電流と同一、もしくは所定の比例関係にある電流を流そうとする。出力インバータ２０１の入力電位は、Ｐ型ＭＯＳトランジスタＰ２が流そうとする電流値と、Ｎ型ＭＯＳトランジスタＮ２が流そうする電流値の大小関係によって決定される。Ｎ型ＭＯＳトランジスタＮ２が流そうする電流値は、典型的には、Ｐ型ＭＯＳトランジスタＰ２がメモリ・セルの状態に応じて流そうとする電流の半分となるように回路が構成される。

具体的には、メモリ・セルに電流が流れる「０」の場合、Ｐ型ＭＯＳトランジスタＰ２が流そうとする電流が、Ｎ型ＭＯＳトランジスタＮ２が流そうする電流よりも大きく、出力インバータ２０１への入力は「Ｈ」となる。反対に、メモリ・セルに電流が流れない「１」の場合、Ｐ型ＭＯＳトランジスタＰ２が流そうとする電流が、Ｎ型ＭＯＳトランジスタＮ２が流そうする電流よりも小さく、出力インバータ２０１への入力は「Ｌ」となる。

以上のように、本形態においてメモリ・セル電流と比較される比較電流が流れるＮ型ＭＯＳトランジスタＮ３及びそれとカレント・ミラー回路２１２を構成するＮ型ＭＯＳトランジスタＮ２は、共にセンス・アンプ１０７に形成されている。これによって、Ｎ型ＭＯＳトランジスタＮ２、Ｎ３の製造ばらつき及びそれによるミラー電流のばらつきを効果的に抑制することができる。

一方、Ｎ型ＭＯＳトランジスタＮ３に流れる電流値を決定するＰ型ＭＯＳトランジスタＰ３はセンス・アンプ１０７に形成され、Ｐ型ＭＯＳトランジスタＰ３とカレント・ミラー回路を構成するＰ型ＭＯＳトランジスタＰ４はセンス・アンプ・リファレンス回路１０８に形成されている。Ｐ型ＭＯＳトランジスタＰ３、Ｐ４のゲート・サイズを好適に設計することによって、これらの製造ばらつきによる電流ばらつきの影響を抑制することができる。また、Ｐ型ＭＯＳトランジスタＰ３、Ｐ４は、センス・アンプ１０７の出力負荷ではないため、リード・スピードへの実質的な影響なく、これらのサイズを大きくすることができる。

以上のように、本形態の回路構成によれば、リード・スピードの大きな低下なく、センス・アンプ及びセンス・アンプ・リファレンス回路における電流ばらつきを効果的に抑制することができる。尚、本形態においては、ＭＯＳトランジスタを例として本発明の実施形態を説明したが、バイポーラ・トランジスタなど、他の態様のトランジスタを使用することも可能である。また、トランジスタの導電性は設計される回路構成によって適切なものが使用され、上記の回路構成に限定されるものではない。これらの点は、以下の実施形態において同様である。

実施の形態２．
図３は、本実施形態におけるセンス・アンプ１０７とセンス・アンプ・リファレンス回路１０８の概略構成を示す回路図である。図３においては、二つのセンス・アンプ１０７ａ、ｂが明示されている。センス・アンプ・リファレンス回路１０８には、３以上のセンス・アンプ１０７を接続することが可能である。尚図２と同一の符号は同一の構成要素を指示しており、重複的説明は必要のない限り省略される。また、説明の明確化のため、センス・アンプ１０７ａ、ｂにおいて、各構成要素の符号にａ、ｂを付した。

実施の形態１においてセンス・アンプ１０７に形成されているＰ型ＭＯＳトランジスタＰ３は、本形態においては、センス・アンプ・リファレンス回路１０８に形成されている。その他の点は、実施の形態１と同様である。具体的には、センス・アンプ・リファレンス回路１０８において、Ｐ型ＭＯＳトランジスタＰ４のゲートと、Ｐ型ＭＯＳトランジスタＰ３ａ、ｂのそれぞれのゲートが接続されており、これらはカレント・ミラー回路３０１を形成している。

Ｐ型ＭＯＳトランジスタＰ３ａのソースは電源に接続され、ドレインはセンス・アンプ１０７ａに形成されたＮ型ＭＯＳトランジスタＮ３ａのドレインに接続されている。Ｐ型ＭＯＳトランジスタＰ３ａとＮ型ＭＯＳトランジスタＮ３ａの接続配線が、センス・アンプ１０７ａへのリファレンス信号を伝送する。また、Ｐ型ＭＯＳトランジスタＰ３ｂのソースは電源に接続され、ドレインはセンス・アンプ１０７ｂに形成されたＮ型ＭＯＳトランジスタＮ３ｂのドレインに接続されている。Ｐ型ＭＯＳトランジスタＰ３ｂとＮ型ＭＯＳトランジスタＮ３ｂの接続配線が、センス・アンプ１０７ｂへのリファレンス信号を伝送する。各回路動作は実施の形態１と同様であり、ここでは説明は省略される。

本形態において、カレント・ミラー回路３０１を構成する各Ｐ型ＭＯＳトランジスタがセンス・アンプ・リファレンス回路１０８内に形成されている。これによって、各Ｐ型ＭＯＳトランジスタを近接して形成することができ、これらＰ型ＭＯＳトランジスタの製造ばらつきを抑制することできる。このため、Ｐ型ＭＯＳトランジスタＰ３、Ｐ４でミラーされている電流のばらつきを、これらのサイズを大きくすることなく、効果的に抑制することができる。

尚、センス・アンプ・リファレンス回路１０８に接続される複数のセンス・アンプ１０７の内、一部は実施の形態１の構成を備え、他の一部が実施の形態２の構成を備えることが可能である。つまり、センス・アンプ・リファレンス回路１０８には、一部のセンス・アンプ１０７のためのＰ型ＭＯＳトランジスタＰ３が形成される。他のセンス・アンプ１０７は、自身の回路内にＰ型ＭＯＳトランジスタＰ３を備えることができる。

本実施の形態１における、不揮発性半導体記憶装置１００の概略構成を示すブロック図である。 本実施の形態１における、センス・アンプとセンス・アンプ・リファレンス回路の回路構成を示す回路図である。 本実施の形態２における、センス・アンプとセンス・アンプ・リファレンス回路の回路構成を示す回路図である。 従来の技術における、センス・アンプとセンス・アンプ・リファレンス回路の回路構成を示す回路図である。

符号の説明

１００ 不揮発性半導体記憶装置、１０１ 入出力回路、１０２ 制御回路、
１０３ アドレス・バッファ、１０４ メモリ・セル・アレイ、
１０５ ロウ・デコーダ、１０６ カラム・デコータ、１０７ センス・アンプ、
１０８ センス・アンプ・リファレンス回路、２０１ 出力インバータ、
２１１ カレント・ミラー回路、２１２ カレント・ミラー回路、
２１３ カレント・ミラー回路、３０１ カレント・ミラー回路、
４０１ センス・アンプ、４０２ センス・アンプ・リファレンス回路、
４０３ 出力インバータ、４１１ カレント・ミラー回路、
４１２ カレント・ミラー回路、４１３ カレント・ミラー回路、
Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ４１、Ｎ４２、Ｎ４３ ＮＭＯＳＦＥＴ、
Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ４２ ＰＭＯＳＦＥＴ

Claims (6)

1. 複数のメモリ・セルを含むメモリ・セル・アレイと、
   前記メモリ・セルの記憶状態に応じて変化するメモリ・セル電流を検出し、検出されたメモリ・セル電流に応じた信号を出力する複数のセンス・アンプと、
   前記メモリ・セルの記憶状態の検出のためのリファレンス信号を、前記複数のセンス・アンプのそれぞれに出力するリファレンス回路と、を備え、
   前記複数のセンス・アンプのそれぞれは、
   前記リファレンス回路からのリファレンス信号に応じた電流が流れる、第１のトランジスタと、
   前記第１のトランジスタとカレント・ミラー回路を構成する第２のトランジスタを備え、前記第２のトランジスタを介して検出される第１のトランジスタの電流と前記メモリ・セル電流とを比較し、比較結果に応じて論理レベルの異なる信号を出力する比較回路部と、
   を有する、半導体メモリ装置。
2. 前記複数のセンス・アンプのそれぞれは、前記リファレンス信号に応じて前記第１のトランジスタに電流を供給する第３のトランジスタを備え、
   前記リファレンス回路は、前記複数のセンス・アンプの第３のトランジスタのそれぞれとカレント・ミラー回路を構成する第４のトランジスタを備える、
   請求項１に記載の半導体メモリ装置。
3. 前記リファレンス回路は、複数の第３のトランジスタと、前記複数の第３のトランジスタのそれぞれとカレント・ミラー回路を構成する第４のトランジスタとを備え、
   前記複数の第３のトランジスタのそれぞれは、前記複数のセンス・アンプの第１のトランジスタのそれぞれに、前記リファレンス信号として、電流を供給する、
   請求項１に記載の半導体メモリ装置。
4. 前記第１のトランジスタと前記第２のトランジスタとはゲート・サイズが実質的に同一である、請求項１に記載の半導体メモリ装置。
5. 前記第１及び第２のトランジスタは第１の導電型であり、前記第３及び第４のトランジスタは前記第１の導電型と異なる第２の導電型である、請求項２または３に記載の半導体メモリ装置。
6. 前記複数のセンス・アンプの比較回路部のそれぞれは、
   ダイオード接続され、前記メモリ・セル電流を供給する第５のトランジスタと、
   前記第５のトランジスタとカレント・ミラー回路を構成し、前記第１のトランジスタと直列に接続された第６のトランジスタと、を備え、
   前記第６のトランジスタと前記第１のトランジスタの間のノードから前記メモリ・セル電流の差に応じて論理レベルの異なる信号を出力する、
   請求項１から５のいずれかに記載の半導体メモリ装置。

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