KR100574498B1 - 반도체 장치의 초기화 회로 - Google Patents

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Abstract

본 발명은 내부 전압의 레벨에 응답하여 소정 레벨의 전압신호를 출력하는 내부전압 감지부와; 상기 내부전압의 레벨이 반도체 장치의 초기화동작을 위한 기준 전압레벨에 이르기 전까지는 상기 내부전압 감지부의 출력단을 소정 전압레벨로 보정하는 전압 보정부와; 상기 전압 보정부에 의해 보정된 상기 내부전압 감지부의 출력단 전압을 버퍼링하여 반도체 장치의 초기화를 위한 인에이블신호를 출력하는 버퍼부를 포함하여 구성되는 반도체 장치의 초기화 회로에 관한 것이다.
초기화 회로, 반도체 장치, 내부전압

Description

반도체 장치의 초기화 회로{Initializing Circuit of Semiconductor Device}
도 1은 종래 기술에 의한 반도체 장치의 초기화 회로를 도시한 것이다.
도 2는 상기 종래 반도체 장치의 초기화 회로의 동작을 설명하기 위하여 각 노드에서의 전압 파형을 도시한 것이다.
도 3은 본 발명에 의한 제 1 실시예에 따른 반도체 장치의 초기화 회로를 도시한 것이다.
도 4는 본 발명에 의한 제 2 실시예에 따른 반도체 장치의 초기화 회로를 도시한 것이다.
도 5는 상기 본 발명에 의한 제 1 실시예에 따른 반도체 장치의 초기화 회로의 동작을 설명하기 위하여 각 노드에서의 전압 파형을 도시한 것이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 내부전압 감지부 110 : 버퍼부
111, 112 : 인버터
200, 300 : 내부전압 감지부 210, 310 : 전압 보정부
220, 320 : 버퍼부
201, 202, 221, 222 : 인버터
301, 302, 303, 321, 322 : 인버터
본 발명은 반도체 장치의 초기화 회로에 관한 것으로, 더욱 구체적으로는 내부전압의 레벨을 감지하여 상기 내부전압의 레벨이 안정화된 이후에 반도체 장치의 초기화를 위한 인에이블 신호를 출력하는 반도체 장치의 초기화 회로에 관한 것이다.
일반적으로, 반도체 장치에서의 초기화 회로는 반도체 칩의 초기화를 담당하는 회로를 의미한다. 이러한 초기화 회로의 기본 목적은 내부전원, 외부전원 등의 전원이 안정화 된 후에 반도체 장치의 내부회로를 전반적으로 초기화시켜 안정된 동작을 수행하도록 하는데 있다. 따라서, 상기 초기화 동작은 반도체 장치의 원활한 동작 수행을 위해 반드시 보장되어야 한다. 이에 초기화 회로는 내부전원을 감지하여 그 내부전원의 레벨이 소정 기준레벨로 안정화된 후에 반도체 장치의 초기화를 위한 인에이블 신호를 발생시키도록 하고 있다.
그런데, 종래 초기화 회로는 상기 내부전원이 상기 기준 레벨로 안정화가 되기도 전에 반도체 장치를 초기화 시키는 인에이블 신호를 발생시켜 반도체 장치로 하여금 오동작을 유발하는 문제점이 있었다.
이하, 첨부한 도면을 참고로 하여 이러한 종래기술에 의한 반도체 장치의 초기화 회로의 문제점을 더욱 상세히 설명하기로 한다.
도 1은 종래 기술에 의한 반도체 장치의 초기화 회로를 도시한 것이다. 도 1에서, 도면 부호 100은 내부전압 감지부로서 내부전압의 전압 레벨을 감지하는 역할을 하며, 도면 부호 110은 버퍼부로서 내부전압 감지부로부터의 출력신호를 버퍼링하는 역할을 수행한다.
도 1을 참조하여 초기화 회로의 기본 동작에 대하여 살펴보면, 먼저, 내부전압(VINT)이 로우레벨인 초기상태에서는 NMOS(N11)의 턴-온동작에 의하여 노드(A)는 로우레벨이 된다. 그리고, 노드(B)는 하이레벨이 되고, 노드(C)는 로우레벨이 된다. 이에 따라, 버퍼부(110)에 포함된 PMOS(P16)가 턴-온되면서 노드(D)는 하이레벨이 되며, 이어서 이러한 하이레벨의 신호를 게이트로 인가받는 NMOS(N15)가 턴-온 되면서 출력단(OUT)의 전압은 로우레벨이 된다. 따라서, 내부전압(VINT)이 로우레벨인 초기상태에서는 초기화 인에이블 신호인 출력단(OUT)의 전압신호는 로우레벨이므로 아직 초기화 동작은 수행되지 않는다.
반면, 내부전압(VINT)이 로우레벨에서 계속 상승하여 소정 기준전압 이상으로 안정화가 되면, 노드(A)는 로우레벨에서 하이레벨로 천이 된다. 그리고, 노드(B)는 로우레벨이 되고, 노드(C)는 하이레벨이 된다. 이에 따라, 버퍼부(110)에 포함된 NMOS(N14)가 턴-온되면서 노드(D)는 로우레벨로 천이되며, 이어서 이러한 로우레벨의 신호를 게이트로 인가받는 PMOS(P17)가 턴-온 되면서 출력단(OUT)의 전압은 하이레벨이 된다. 따라서, 내부전압(VINT)이 소정 기준전압보다 상승하여 안정화되면 초기화 인에이블 신호인 출력단(OUT)의 전압신호는 하이레벨이 되어 반도체 장치는 초기화 동작을 수행하게 된다.
그런데, 상기의 기본 동작과는 달리 종래 반도체 장치의 초기화 회로는 내부전압이 아직 소정 기준레벨 이상으로 안정화되기도 전에 초기화 인에이블 신호를 발생시켜 반도체 장치로 하여금 초기화 오동작을 수행하도록 하는 문제점이 있었다. 이를 자세히 설명하면 다음과 같다.
내부전압(VINT)이 로우레벨인 초기단계에서는 PMOS(14)와 PMOS(P15)는 로우레벨인 내부전압(VINT)을 인가받기 때문에 정상적인 인버팅 동작을 수행할 수가 없다.
따라서, 상기 초기단계에서는 노드(A)가 로우레벨이더라도 노드(B)는 일정 수준의 하이레벨이 되지 못하여 로우레벨인 구간이 존재하게 되며, 이에 따라 노드(C) 또한 로우레벨을 계속 유지하지 못하고 하이레벨이 되는 구간이 존재하게 된다. 결국, 인버터(111)와 인버터(112)의 반전 동작 결과 출력단(OUT)으로 출력되는 초기화 인에이블 신호(OUT)도 하이레벨이 되어, 내부전압(VINT)이 소정 기준전압 레벨 이상으로 안정화되기도 전에 반도체 장치가 초기화 동작을 수행하게 되는 문제점이 있었다.
도 2는 상기 종래 반도체 장치의 초기화 회로의 동작을 설명하기 위하여 각 노드에서의 전압 파형을 도시한 것으로서, 내부전압(VINT)이 로우레벨인 초기단계에서 노드(B)가 일정 하이레벨을 유지하지 못하며, 이로 인해 노드(C) 또한 로우레 벨을 유지하지 못하고 일정 전압 이상, 즉 700[mV] 정도까지 높아져 하이레벨이 되며, 이에 따라 초기화 인에이블 신호(OUT)도 상기 구간에서 하이레벨이 되는 오동작 구간이 발생하는 것을 볼 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 반도체 장치의 내부전압이 소정 기준 전압레벨 이상으로 상승하여 안정화 되기 이전에는 초기화 인에이블 신호가 인에이블되는 구간이 발생하지 않도록 함으로써, 내부전압이 안정화된 이후에만 반도체 장치가 초기화 동작을 수행하도록 하는 반도체 장치의 초기화 회로에 관한 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 내부 전압의 레벨에 응답하여 소정 레벨의 전압신호를 출력하는 내부전압 감지부와; 상기 내부전압의 레벨이 반도체 장치의 초기화동작을 위한 기준 전압레벨에 이르기 전까지는 상기 내부전압 감지부의 출력단을 소정 전압레벨로 보정하는 전압 보정부와; 상기 전압 보정부에 의해 보정된 상기 내부전압 감지부의 출력단 전압을 버퍼링하여 반도체 장치의 초기화를 위한 인에이블신호를 출력하는 버퍼부를 포함하여 구성되는 반도체 장치의 초기화 회로를 제공한다.
본 발명에서, 상기 전압 보정부는 상기 내부전압의 레벨이 상기 기준 전압레 벨에 이르기 전까지는 상기 내부전압 감지부의 출력단을 로우레벨로 유지시키는 것이 바람직하다. 여기서, 상기 전압 보정부는 외부전압에 응답하여 상기 내부전압 감지부의 출력단을 로우레벨로 유지시키는 NMOS 트랜지스터를 포함하는 것이 바람직하며, 상기 NMOS 트랜지스터는 롱 채널타입(long channel type)인 것을 특징으로 한다. 본 발명에서, 상기 내부전압 감지부는 짝수개의 반전 버퍼를 포함하는 것이 바람직하다.
본 발명에서, 상기 전압 보정부는 상기 내부전압의 레벨이 상기 기준 전압레벨에 이르기 전까지는 상기 내부전압 감지부의 출력단을 하이레벨로 유지시키는 것이 바람직하다. 여기서, 상기 전압 보정부는 접지전압에 응답하여 상기 내부전압 감지부의 출력단을 하이레벨로 유지시키는 PMOS 트랜지스터를 포함하는 것이 바람직하며, 상기 PMOS 트랜지스터는 롱 채널타입(long channel type)인 것을 특징으로 한다. 본 발명에서, 상기 내부전압 감지부는 홀수개의 반전 버퍼를 포함하는 것이 바람직하다.
본 발명에서, 상기 버퍼부는 적어도 하나 이상의 인버터를 포함하는 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 3은 본 발명에 의한 제 1 실시예에 따른 반도체 장치의 초기화 회로를 도시한 것이다.
도 3에 도시된 바와 같이, 본 제 1 실시예에 따른 반도체 장치의 초기화 회로는 내부 전압(VINT)의 레벨에 응답하여 소정 레벨의 전압신호를 출력하는 내부전압 감지부(200)와; 상기 내부전압(VINT)의 레벨이 반도체 장치의 초기화동작을 위한 기준 전압레벨에 이르기 전까지는 상기 내부전압 감지부(200)의 출력단(F)을 소정 전압레벨, 특히 로우레벨로 유지되도록 보정하는 전압 보정부(210)와; 상기 전압 보정부(210)에 의해 보정된 상기 내부전압 감지부(200)의 출력단(F) 전압을 버퍼링하여 반도체 장치의 초기화를 위한 인에이블신호(OUT)를 출력하는 버퍼부(220)를 포함하여 구성된다.
여기서, 전압 보정부(210)는 외부전압(VDD)에 응답하여 내부전압 감지부(200)의 출력단(F)을 로우레벨로 유지시키는 NMOS(N23)를 포함한다. 내부전압 감지부(200)는 짝수개의 인버터(201, 202)를 포함한다. 버퍼부(220)는 적어도 하나 이상의 인버터(221, 222)를 포함한다.
이와 같이 구성된 제 1 실시예의 동작을 도 1 및 초기화 회로의 각 노드에서의 전압 파형을 도시한 도 5를 참조하여 구체적으로 설명한다.
초기 상태에서 반도체 장치의 외부전압(VDD)과 내부전압(VINT)은 도 5에 도시된 바와 같이 모두 로우레벨의 상태에서 서서히 상승한다. 우선, 초기상태에서 상기 로우레벨의 내부전압(VINT)은 인버터(201)에 입력된다. 그러나, 이 때 인버터(201)는 상기 로우레벨인 내부전압(VINT)을 소스전압으로도 인가받기 때문에 정상적인 반전동작을 수행하지 못한다. 따라서, 비록 인버터(201)에 인가되는 전압이 로우레벨이라 하더라도 노드(E)의 전압레벨은 로우 또는 하이레벨로 정해지지 않고 도 5에 도시된 바와 같이 유동적인 상태에 있게 된다. 마찬가지로, 인버터(202)도 상기 내부전압(VINT)을 소스전압으로 인가받으므로 정상적인 인버팅 동작을 수행하지 못하므로, 노드(F)의 전압레벨도 유동적인 상태에 있게 된다.
그러나, 본 제 1 실시예에서는 전압 보정부(210)를 설치함으로써 노드(F)의 전압레벨은 이내 로우레벨로 유지되도록 보정된다. 즉, 도 5에 도시된 바와 같이 외부전압(VDD)은 내부전압(VINT)에 비하여 더 가파른 속도로 상승함으로 인해 내부전압(VINT)이 아직 안정화되지 않은 상태임에도 먼저 일정 전압 이상의 하이레벨 부근까지 상승하게 된다. 이에 따라, 이러한 외부전압(VDD)을 게이트로 인가받는 전압 보정부(210)의 NMOS(N23)는 턴-온되어 상기 노드(F)를 풀-다운 구동시켜 노드(F)의 전압레벨을 로우레벨로 유지시킨다. 도 5에 도시된 바와 같이, 본 실시예에서 노드(F)의 전압레벨은 최대 약 200[mV]까지만 상승한 후 전압 보정부(210)의 동작에 의하여 로우레벨로 일정하게 계속 유지되는 것을 알 수 있다. 상기에서, NMOS(N23)는 채널의 길이가 긴 롱 채널타입(long channel type)의 모스 트랜지스터로서, 노드(F)를 로우레벨로 풀-다운 구동하는 역할을 수행하되 그에 따른 전류소모는 크지 않도록 설계된다.
이와 같이, 노드(F)의 전압레벨이 로우레벨로 유지됨으로써, 인버터(221)의 출력단인 노드(G)는 하이레벨이 되며, 인버터(222)의 출력단(OUT)은 로우레벨이 된다. 결국, 출력단(OUT)을 통해 출력되는 초기화 인에이블 신호(OUT)는 로우레벨이 되므로, 초기화 동작이 초기화 인에이블 신호(OUT)가 로우레벨일 때 디스에이블되고 하이레벨일 때 인에이블되도록 설계된 본 실시예의 반도체 장치는 내부전압(VINT)이 로우레벨인 초기상태에서는 초기화 동작을 수행하지 못한다. 그리고, 이 상태는 도 5에 도시된 바와 같이 내부전압(VINT)이 반도체 장치의 초기화동작을 위한 소정 기준 전압레벨에 이르기 전(시점 X)까지는 계속 유지된다. 상기 소정 기준전압레벨은 반도체 장치의 설치환경, 시스템 환경 및 동작 조건 등에 따라 달리 결정될 수 있다.
한편, 내부전압(VINT)이 상기 기준 전압레벨 이상으로 상승하여 하이레벨이 되면, 내부전압 감지부(200)에 포함된 인버터(201)와 인버터(202)는 정상적인 인버팅 동작을 수행할 수 있게 된다. 이에 따라 노드(E)는 인버터(201)의 반전동작에 의하여 로우레벨이 되며, 노드(F)는 인버터(202)의 반전동작에 의하여 하이레벨이 된다. 본 실시예에서는, 내부전압(VINT)이 상기 기준 전압레벨이 이상일 때 PMOS(P22)가 노드(F)를 하이레벨로 구동하는 전압 구동능력이 롱채널 타입인 전압 보정부(210)의 NMOS(N23)가 노드(F)를 로우레벨로 구동하는 전압 구동능력보다 더 크도록 설계된다. 따라서, 본 실시예에서 내부전압(VINT)이 상기 기준 전압레벨이 이상이 되면, 노드(F)의 전압레벨은 로우레벨에서 하이레벨로 천이된다.
이와 같이, 노드(F)의 전압레벨이 로우레벨에서 하이레벨로 천이되면, 인버터(221)의 출력단인 노드(G)는 로우레벨이 되며, 인버터(222)의 출력단(OUT)은 하이레벨로 천이된다. 결국, 본 실시예에 따른 초기화 회로는 내부전압(VINT)이 상기 기준 전압레벨 이상으로 안정화되면 출력단(OUT)을 통해 하이레벨의 초기화 인에이 블 신호(OUT)를 출력하여 반도체 장치로 하여금 초기화 동작을 수행하도록 한다.
상기 내용을 정리하면, 제 1 실시예에 따른 반도체 장치의 초기화 회로는 내부전압(VINT)이 소정 기준전압 이하인 초기상태에서는 전압보정부(210)의 작용에 의하여 내부전압 감지부(200)의 출력단(F)을 로우레벨로 유지시킴으로써 버퍼부(220)를 통해 출력되는 초기화 인에이블 신호(OUT)가 디스에이블되도록 하여 초기화 오동작이 수행되지 않도록 하되, 내부전압(VINT)이 소정 기준전압 이상으로 안정화되면 내부전압 감지부(200)의 출력단(F)을 하이레벨로 천이시킴으로써 버퍼부(220)를 통해 출력되는 초기화 인에이블 신호(OUT)가 인에이블되도록 하여 정상적인 초기화 동작이 수행되도록 한다.
본 실시예에서는 내부전압 감지부(200)가 두개의 인버터 소자를 포함하고 있는 경우에 대하여 설명하였으나, 그 개수는 시스템 환경 및 동작 조건에 따라 임의의 짝수개일 수 있다.
도 4는 본 발명에 의한 제 2 실시예에 따른 반도체 장치의 초기화 회로를 도시한 것이다.
도 4에 도시된 바와 같이, 본 제 2 실시예에 따른 반도체 장치의 초기화 회로는 내부 전압(VINT)의 레벨에 응답하여 소정 레벨의 전압신호를 출력하는 내부전압 감지부(300)와; 상기 내부전압(VINT)의 레벨이 반도체 장치의 초기화동작을 위한 기준 전압레벨에 이르기 전까지는 상기 내부전압 감지부(300)의 출력단(J)을 소정 전압레벨, 특히 하이레벨로 유지되도록 보정하는 전압 보정부(310)와; 상기 전 압 보정부(310)에 의해 보정된 상기 내부전압 감지부(300)의 출력단(J) 전압을 버퍼링하여 반도체 장치의 초기화를 위한 인에이블신호(OUT)를 출력하는 버퍼부(320)를 포함하여 구성된다.
여기서, 전압 보정부(310)는 접지전압(VSS)에 응답하여 내부전압 감지부(300)의 출력단(J)을 하이레벨로 유지시키는 PMOS(P34)를 포함한다. 내부전압 감지부(300)는 홀수개의 인버터(301, 302, 303)를 포함한다. 버퍼부(320)는 적어도 하나 이상의 인버터(321, 322)를 포함한다.
이와 같이 구성된 제 2 실시예의 동작을 도 4를 참조하여 구체적으로 설명한다.
초기 상태에서 반도체 장치의 외부전압(VDD)과 내부전압(VINT)은 모두 로우레벨의 상태에서 서서히 상승한다. 우선, 초기상태에서 상기 로우레벨의 내부전압(VINT)은 인버터(301)에 입력된다. 그러나, 이 때 인버터(301)는 상기 로우레벨인 내부전압(VINT)을 소스전압으로도 인가받기 때문에 정상적인 반전동작을 수행하지 못한다. 따라서, 비록 인버터(301)에 인가되는 전압이 로우레벨이라 하더라도 노드(H)의 전압레벨은 로우 또는 하이레벨로 정해지지 않고 유동적인 상태에 있게 된다. 마찬가지로, 인버터(302) 및 인버터(303)도 로우레벨인 내부전압(VINT)을 소스전압으로 인가받으므로 정상적인 인버팅 동작을 수행하지 못하므로, 노드(I)와 노드(J)의 전압레벨도 유동적인 상태에 있게 된다.
그러나, 본 제 2 실시예에서는 전압 보정부(310)를 설치함으로써 노드(J)의 전압레벨은 이내 하이레벨로 유지되도록 보정된다. 즉, 도 5에 도시된 바와 같이 외부전압(VDD)은 내부전압(VINT)에 비하여 더 가파른 속도로 상승함으로 인해 내부전압(VINT)이 아직 안정화되지 않은 상태임에도 먼저 일정 전압 이상의 하이레벨 부근까지 상승하게 된다. 이에 따라, 접지전압(VSS)을 게이트로 인가받고 외부전압(VDD)을 소스전압으로 인가받는 전압 보정부(310)의 PMOS(P34)는 턴-온되어 상기 노드(J)를 풀-업 구동시켜 노드(J)의 전압레벨을 하이레벨로 유지시킨다. 상기에서, PMOS(P34)는 채널의 길이가 긴 롱 채널타입(long channel type)의 모스 트랜지스터로서, 노드(J)를 하이레벨로 풀-업 구동하는 역할을 수행하되 그에 따른 전류소모는 크지 않도록 설계된다.
이와 같이, 노드(J)의 전압레벨이 하이레벨로 유지됨으로써, 인버터(321)의 출력단인 노드(K)는 로우레벨이 되며, 인버터(322)의 출력단(OUT)은 하이레벨이 된다. 결국, 출력단(OUT)을 통해 출력되는 초기화 인에이블 신호(OUT)는 하이레벨이 되므로, 초기화 동작이 초기화 인에이블 신호(OUT)가 하이레벨일 때 디스에이블되고 로우레벨일 때 인에이블되도록 설계된 본 실시예의 반도체 장치는 내부전압(VINT)이 하이레벨인 초기상태에서는 초기화 동작을 수행하지 못한다. 그리고, 이 상태는 내부전압(VINT)이 반도체 장치의 초기화동작을 위한 소정 기준 전압레벨에 이르기 전까지는 계속 유지된다. 상기 소정 기준전압레벨은 반도체 장치의 설치환경, 시스템 환경 및 동작 조건 등에 따라 달리 결정될 수 있다.
한편, 내부전압(VINT)이 상기 기준 전압레벨 이상으로 상승하여 하이레벨이 되면, 내부전압 감지부(300)에 포함된 인버터(301), 인버터(302) 및 인버터(303)는 정상적인 인버팅 동작을 수행할 수 있게 된다. 이에 따라 노드(H)는 인버터(301)의 반전동작에 의하여 로우레벨이 되고, 노드(I)는 인버터(302)의 반전동작에 의하여 하이레벨이 되며, 노드(J)는 인버터(303)의 반전동작에 의하여 로우레벨이 된다. 본 실시예에서는, 내부전압(VINT)이 상기 기준 전압레벨이 이상일 때 NMOS(N33)가 노드(J)를 로우레벨로 구동하는 전압 구동능력이 롱채널 타입인 전압 보정부(310)의 PMOS(P34)가 노드(J)를 하이레벨로 구동하는 전압 구동능력보다 더 크도록 설계된다. 따라서, 본 실시예에서 내부전압(VINT)이 상기 기준 전압레벨이 이상이 되면, 노드(J)의 전압레벨은 하이레벨에서 로우레벨로 천이된다.
이와 같이, 노드(J)의 전압레벨이 하이레벨에서 로우레벨로 천이되면, 인버터(321)의 출력단인 노드(K)는 하이레벨이 되며, 인버터(322)의 출력단(OUT)은 로우레벨로 천이된다. 결국, 본 실시예에 따른 초기화 회로는 내부전압(VINT)이 상기 기준 전압레벨 이상으로 안정화되면 출력단(OUT)을 통해 로우레벨의 초기화 인에이블 신호(OUT)를 출력하여 반도체 장치로 하여금 초기화 동작을 수행하도록 한다.
상기 내용을 정리하면, 제 2 실시예에 따른 반도체 장치의 초기화 회로는 내부전압(VINT)이 소정 기준전압 이하인 초기상태에서는 전압보정부(310)의 작용에 의하여 내부전압 감지부(300)의 출력단(J)을 하이레벨로 유지시킴으로써 버퍼부(320)를 통해 출력되는 초기화 인에이블 신호(OUT)가 디스에이블되도록 하여 초기화 오동작이 수행되지 않도록 하되, 내부전압(VINT)이 소정 기준전압 이상으로 안정화되면 내부전압 감지부(300)의 출력단(J)을 로우레벨로 천이시킴으로써 버퍼부(320)를 통해 출력되는 초기화 인에이블 신호(OUT)가 인에이블되도록 하여 정상적인 초기화 동작이 수행되도록 한다.
본 실시예에서는 내부전압 감지부(300)가 3개의 인버터 소자를 포함하고 있는 경우에 대하여 설명하였으나, 그 개수는 시스템 환경 및 동작 조건에 따라 임의의 홀수개일 수 있다.
이상 설명한 바와 같이, 본 발명에 따른 반도체 장치의 초기화 회로는 반도체 장치의 내부전압이 소정 기준 전압레벨 이상으로 안정화 되기 이전에는 내부전압 감지부의 출력단이 하이 또는 로우레벨의 전압을 계속 유지하도록 하여 초기화 인에이블 신호가 인에이블되지 않도록 함으로써, 반도체 장치에서 초기화 관련 오동작이 발생하는 것을 방지하여 제품 안정성을 확보할 수 있는 효과를 가진다.

Claims (10)

  1. 내부 전압의 레벨에 응답하여 소정 레벨의 전압신호를 출력하는 내부전압 감지부와;
    상기 내부전압의 레벨이 반도체 장치의 초기화동작을 위한 기준 전압레벨에 이르기 전까지는 상기 내부전압 감지부의 출력단을 소정 전압레벨로 보정하는 전압 보정부와;
    상기 전압 보정부에 의해 보정된 상기 내부전압 감지부의 출력단 전압을 버퍼링하여 반도체 장치의 초기화를 위한 인에이블신호를 출력하는 버퍼부를 포함하여 구성되는 반도체 장치의 초기화 회로.
  2. 제 1 항에 있어서,
    상기 전압 보정부는 상기 내부전압의 레벨이 상기 기준 전압레벨에 이르기 전까지는 상기 내부전압 감지부의 출력단을 로우레벨로 유지시키는 반도체 장치의 초기화 회로.
  3. 제 2항에 있어서,
    상기 전압 보정부는 외부전압에 응답하여 상기 내부전압 감지부의 출력단을 로우레벨로 유지시키는 NMOS 트랜지스터를 포함하는 반도체 장치의 초기화 회로.
  4. 제 3항에 있어서,
    상기 NMOS 트랜지스터는 롱 채널타입(long channel type)인 반도체 장치의 초기화 회로.
  5. 제 2항에 있어서,
    상기 내부전압 감지부는 짝수개의 반전 버퍼를 포함하는 반도체 장치의 초기화 회로.
  6. 제 1 항에 있어서,
    상기 전압 보정부는 상기 내부전압의 레벨이 상기 기준 전압레벨에 이르기 전까지는 상기 내부전압 감지부의 출력단을 하이레벨로 유지시키는 반도체 장치의 초기화 회로.
  7. 제 6항에 있어서,
    상기 전압 보정부는 접지전압에 응답하여 상기 내부전압 감지부의 출력단을 하이레벨로 유지시키는 PMOS 트랜지스터를 포함하는 반도체 장치의 초기화 회로.
  8. 제 7항에 있어서,
    상기 PMOS 트랜지스터는 롱 채널타입(long channel type)인 반도체 장치의 초기화 회로.
  9. 제 6항에 있어서,
    상기 내부전압 감지부는 홀수개의 반전 버퍼를 포함하는 반도체 장치의 초기화 회로.
  10. 제 1항에 있어서,
    상기 버퍼부는 적어도 하나 이상의 인버터를 포함하는 반도체 장치의 초기화 회로.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7523336B2 (en) * 2006-02-15 2009-04-21 International Business Machines Corporation Controlled power sequencing for independent logic circuits that transfers voltage at a first level for a predetermined period of time and subsequently at a highest level
WO2015072522A1 (ja) * 2013-11-15 2015-05-21 旭化成エレクトロニクス株式会社 電圧検出器、基準電圧設定方法、および、プログラム
CN104407194B (zh) * 2014-08-27 2017-04-19 北京中电华大电子设计有限责任公司 一种电压检测点离散程度和速度可调的电压传感器装置
US11132010B1 (en) * 2020-06-18 2021-09-28 Apple Inc. Power down detection for non-destructive isolation signal generation

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950004272A (ko) * 1993-07-08 1995-02-17 김광호 반도체 메모리 장치의 칩 초기화 신호 발생장치
JPH08181591A (ja) * 1994-08-05 1996-07-12 Advanced Micro Devices Inc パワーオンリセット回路
KR20000026313A (ko) * 1998-10-20 2000-05-15 김영환 파워-업 장치
KR20030059447A (ko) * 2001-12-29 2003-07-10 주식회사 하이닉스반도체 파워-업 신호 발생 장치

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5111067A (en) * 1991-04-29 1992-05-05 Intel Corporation Power up reset circuit
JP3265045B2 (ja) * 1993-04-21 2002-03-11 株式会社東芝 電圧制御発振器
KR960003446B1 (ko) * 1993-12-10 1996-03-13 삼성전자주식회사 전압 온 리세트회로
JP3422998B2 (ja) * 1994-04-08 2003-07-07 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 複数の電流源トランジスタをバイアスするための温度補償電流源を有する基準電圧源
US5654656A (en) * 1996-03-18 1997-08-05 Intel Corporation Power up reset circuit with threshold voltage shift protection
US5929673A (en) * 1996-04-08 1999-07-27 Texas Instruments Incorporated Ultra low current power-up signal switching circuit
US6232828B1 (en) * 1999-08-03 2001-05-15 National Semiconductor Corporation Bandgap-based reference voltage generator circuit with reduced temperature coefficient
JP3450257B2 (ja) * 2000-02-28 2003-09-22 Ｎｅｃ化合物デバイス株式会社 アクティブ・バイアス回路
ATE459981T1 (de) * 2000-03-30 2010-03-15 Nxp Bv Halbleiterbauelement und dessen herstellungsverfahren
US6831299B2 (en) * 2000-11-09 2004-12-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6853221B1 (en) * 2001-10-23 2005-02-08 National Semiconductor Corporation Power-up detection circuit with low current draw for dual power supply circuits
US20050208769A1 (en) * 2004-03-19 2005-09-22 Manish Sharma Semiconductor structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950004272A (ko) * 1993-07-08 1995-02-17 김광호 반도체 메모리 장치의 칩 초기화 신호 발생장치
JPH08181591A (ja) * 1994-08-05 1996-07-12 Advanced Micro Devices Inc パワーオンリセット回路
KR20000026313A (ko) * 1998-10-20 2000-05-15 김영환 파워-업 장치
KR20030059447A (ko) * 2001-12-29 2003-07-10 주식회사 하이닉스반도체 파워-업 신호 발생 장치

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