JPH08181591A

JPH08181591A - パワーオンリセット回路

Info

Publication number: JPH08181591A
Application number: JP7197214A
Authority: JP
Inventors: S Doug Ray; エス・ダグ・レイ; Craig M Peterson; クレイグ・エム・ピーターソン
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1994-08-05
Filing date: 1995-08-02
Publication date: 1996-07-12
Also published as: EP0700160A2; DE69530251D1; ATE237194T1; US5552725A; EP0700160B1; EP0700160A3

Abstract

(57)【要約】【課題】電力供給が作動レベルを達成してしまうまで
リセット信号遷移を制御する、改良されたパワーオンリ
セット回路を提供する。【解決手段】特定的にはリセット信号は電力供給が固
定基準電圧を越えた後ハイからロー状態へ遷移するよう
指定される。基準電圧はパワーオンリセット回路の出力
に接続される負荷回路内の装置の作動電圧レベルよりも
大きい電圧値に設定される。パワーオンリセット回路
は、基準電圧を定義し、その基準電圧を電源電圧に関連
してトリガし、そのトリガされた電圧を遅延させ、その
遅延されトリガされた電圧を負荷回路インピーダンスを
駆動可能なリセット値にバッファするのに用いられる、
数多くのサブ回路を含む。

Description

【発明の詳細な説明】

【０００１】

【発明の背景】

１．発明の分野この発明はパワーオンリセット回路に関する。より特定
的にはこの発明は、回路が低電流で作動しかつ電力供給
スルーレートの変化に影響を受けにくい、初期電力供給
ランプアップ中にリセットパルス信号を与えるための回
路に関する。

【０００２】２．関連技術の説明大抵の電力供給では、回路に、設定された（作動可能
な）電力レベルを瞬時に送ることはできない。代わりに
電力供給は、回路の負荷に依って、電力をある時間期間
にわたってランプアップする。回路はゆえに、電力供給
が作動可能電力を達成するまでは活性化されないはずで
ある。ランプアップ中、回路の負荷は一般的にはリセッ
ト状態におかれ、リセット期間が経過してしまうまでは
作動しない。

【０００３】電力供給開始中に回路負荷をリセット状態
におくのには数多くの理由がある。１つの理由は、回路
負荷内の順序論理が既知の値に確実に初期化されるよう
にするためである。順序論理回路を初期化または「クリ
ア」することは、これらの回路を適当に用いるために必
要である。負荷回路をリセットする別の理由は、不足電
圧状態によって引き起こされるかもしれない破損を防ぐ
ためである。回路動作をリセットまたはホールトするこ
とによって、負荷回路はそれが動作を開始する前に動作
レベル電圧を受取るまで意図的に待機する。

【０００４】リセットパルス信号の発生は、たとえば図
１を参照して示されるような素子である、受動および能
動素子によって達成されることがしばしばある。特定的
には、図１は、能動および受動素子から発生されて、リ
セット信号を認識する負荷回路１０に送られる、リセッ
トパルス信号（Ｖ_RST）を示す。Ｖ_RSTは、トリガ能力
を有する増幅器のような能動素子１２から駆動される。
能動素子１２はバイアス電流１４によって刺激される。
バイアス電流１４は抵抗器Ｒ₁を通して発生され、まず
キャパシタＣ₁を通り最終的には能動素子１２に送られ
る。したがって、電力供給（Ｖｃｃ）がゼロの電圧また
は接地からその作動レベルにランプすれば必ずバイアス
電流１４はキャパシタＣ₁を通る初期の過渡状態でかな
り高くなり得る。能動素子１２上の入力インピーダンス
が十分低い場合には、バイアス電流１４はかなり高い定
常状態値を達成し得る。電力供給での過渡状態によって
Ｖｃｃが負に遷移する場合には、ダイオードＤ₁は順方
向にバイアスされ不足電圧保護を与える。

【０００５】図１に示されるような、多くの従来のリセ
ット発生回路に関連する問題は、その動作に関連する比
較的高いバイアス電流である。バイアス電流１４は、過
渡期間にのみ存在するだけでなく、定常状態中に能動素
子１２および／または負荷回路１０を通って生じ得かつ
非常に高くなり得る。電力消費が最小でなければならな
いような適用例では、バイアス電流１４はできるだけ小
さいことが重要である。特に携帯装置では、スタンバイ
または非動作モードにあるときは装置によって電流がほ
とんどまたは全く引かれないことを必要とする。したが
って、負荷回路がたとえばラップトップコンピュータで
あるような状況では、最小の量のバイアス電流１４が存
在し、存在するそのバイアス電流は抵抗器−キャパシタ
の受動コンポーネントを用いる従来のリセット発生回路
よりも実質的に小さい。

【０００６】大量のバイアス電流の消費に加えて、従来
のリセット発生回路（ここでは「パワーオンリセット回
路」と呼ぶ）はしばしば電力供給のスルーレートに依存
して動作する。たとえば電力供給のスルーレートが遅い
場合には、電力供給が作動レベルにまでランプする前に
リセット信号が終了するという可能性がある。説明のた
めの例として図２を用いると、速いスルーレート１６お
よび遅いスルーレート１８の２つの別個のスルーレート
が示される。速いスルーレート１６は電源Ｖｃｃのター
ンオンのより速い速度を示す。より遅いスルーレート１
８はより遅いターンオン速度を示す。従来の抵抗器−キ
ャパシタ素子を用いると、リセット期間は抵抗器値およ
びキャパシタ値に正比例してタイミングをとられる。リ
セット期間２０は量が固定されており、その後に非リセ
ット期間２２が続く。リセットはｔ＝Ｒ₁Ｃ₁のＲＣ時
定数で遷移し、その遷移点は電力供給のスルーレートに
拘らず同じである。電力供給が遅いスルーレート１８を
たどる場合には、リセットはＶｃｃが作動レベルＶ_OPに
到達する前に終結するよう示される。したがって遅いス
ルーレート１８は、Ｖ_TSをトリガし、電力供給を作動レ
ベルに到達させていない。その結果、その電力供給によ
り駆動中の負荷は早まってオンにされ、それは不適当な
負荷操作へと至ってしまう。曲線１６にあるようにスル
ーレートが速い場合には、早まったターンオンの問題は
それほど深刻ではない。大抵の例において、速いスルー
レートの電力供給はリセットが終了してしまう前に作動
レベルに到達する。

【０００７】早まったリセット遷移により引き起こされ
る不適当な操作の問題は、一般的には、リセット遷移が
規定される時定数から固定されると必ず起こる。時定数
は、より速いスルーレートを有する電力供給ではうまく
働くかもしれないが、より遅いスルーレートを有する電
力供給では不十分である。スルーレートの時変性の見地
から、電力供給のスルーレートにおける時変性を受容す
るようパワーオンリセット回路を再設計することが望ま
しいであろう。加えて、パワーオンリセット回路は、遷
移期間中および定常状態の期間中に最小のバイアス電流
を有するよう再設計されなければならない。

【０００８】

【発明の概要】上述の問題は、この発明のパワーオンリ
セット回路によって大部分解決される。つまり、このパ
ワーオンリセット回路は、バイアス電流、または受動の
抵抗性および容量性コンポーネントを要しない。このパ
ワーオンリセット回路内に存在する如何なる電流も、主
にはサブスレッショルド漏洩電流として生じ、従来のリ
セット回路の遷移または定常状態の電流レベルよりも実
質的に小さい。加えてこのリセット信号は、固定される
時間量でではなく、電力供給のスルーレートに依存する
可変時間で遷移される。この可変時間値は基準電圧（Ｖ
_REF）から規定される。基準電圧は、それがより速いス
ルーレートの電力供給に対してはより短い時間値に、お
よびより遅いスルーレートの電力供給に対してはより長
い時間値に補間するよう、固定されかつスルーレート曲
線に相関する。固定されるＲＣ時定数の代わりに固定さ
れる基準電圧を用いると、リセット遷移は、適当な負荷
操作性に必要な電圧よりも意図的に大きな既知の電圧値
で生ずる。Ｖ_REFでの遷移、またはその後の短い時間遅
延により、電力供給が負荷操作レベルを越えた後にパワ
ーオンリセット回路はリセット信号を非活性化すること
が保証される。時間期間よりもむしろ電圧レベルへ遷移
点を固定することによって、パワーオンリセット回路は
スルーレートの影響を受けない。

【０００９】広く言うと、この発明はパワーオンリセッ
ト回路の提供を目的とする。パワーオンリセット回路
は、接地電圧と基準電圧との間で並列に接続されるパワ
ーオンクランプトランジスタとパワーオフクランプトラ
ンジスタとを含む基準電圧回路を備える。パワーオンリ
セット回路はトリガトランジスタのゲート端子が基準電
圧を受取るよう接続されるトリガ回路をさらに含み、電
源電圧に対する基準電圧の電圧の大きさに基づいてトリ
ガトランジスタはトリガ電圧を発生するようにされる。
多段遅延回路はトリガ電圧を受取るようにされる。多段
遅延回路は、遅延回路がトリガ電圧を受取った後タイミ
ングをとられる持続期間で遷移する遅延出力を含む。パ
ワーオンリセット回路はさらに、遅延出力を受取りリセ
ットパルス信号（Ｖ_RST）に対応する反転される遅延出
力信号を発生するよう接続される出力ドライバを含む。

【００１０】この発明はさらに、ｎチャネルおよびｐチ
ャネルトランジスタの複数の直列接続される対を備える
パワーオンリセット回路の提供を目的とする。トランジ
スタの各対は電源電圧と接地電圧との間で結合される。
パワーオンリセット回路はさらに、接地電圧より上に電
源電圧を増加させ、後に電源電圧が接地電圧をしきい値
量だけ越えるような時間に固定される基準電圧を活性化
するための手段を含む。基準電圧の活性化前および活性
化中は、典型的には１００ピコアンペアより小さい定常
状態電流が電源電圧と接地電圧との間に存在するよう、
トランジスタの各対のうちの少なくとも１つはオフ状態
に維持される。しかしながら、この定常状態電流は処理
に依存し、ＣＭＯＳ処理では一般に１００ピコアンペア
の定常状態電流が生ずる。

【００１１】この発明の他の目的および利点は、以下の
詳細な説明を読みかつ添付の図面を参照すると明らかと
なる。

【００１２】この発明はさまざまな修正物および代替形
式が可能であるが、その特定の実施例を図面における例
によって図示しかつここに詳細に記載する。しかしなが
ら、図面およびその詳細な説明はこの発明を開示される
特定の形式に限定することを意図するものではなく、逆
に、前掲の特許請求の範囲により定義されるこの発明の
精神および範囲内に入るすべての修正物、均等物、およ
び代替物を包含することを意図するものであることが理
解される。

【００１３】

【実施例の詳細な説明】次に図３を見ると、この発明の
パワーオンリセット回路３０のブロック図が示される。
パワーオンリセット回路３０は複数のサブ回路、つまり
基準電圧回路３２とトリガ回路３４と遅延回路３６と出
力ドライバ回路３８とを含む。基準電圧回路３２は電力
供給入力（Ｖｃｃ）をとり、その入力に基づいて基準電
圧（Ｖ_RE _F）を発生する。しきい値量より下の電源電圧
ではＶ_REFはＶｃｃをトラッキングし、しきい値量より
上のすべての電圧ではＶ_REFは固定される。トリガ回路
３４はＶ_REFを受取ってＶ_REFをＶｃｃと比較する。こ
の比較に基づいてトリガ電圧（Ｖ_TRIG）が発生される。
Ｖ_TRIGは比較的ハイの電圧レベルであってもよく（Ｖｃ
ｃのそれに等しい）、Ｖ_TRIGは遅延回路３６を介して伝
播する。遅延回路３６はＶ_TRIGが遷移した後タイミング
をとられる持続期間で遷移する、遅延される出力電圧
（Ｖ_DLY）を発生する。出力ドライバ回路３８は好まし
くは、Ｖ_DLYを受取り出力をリセットレベル（Ｖ_RST）
へバッファするインバータ／バッファ構成である。

【００１４】次に図４を参照すると、パワーオンリセッ
ト回路３０は、トランジスタレベルで示される回路３
２、３４、３６および３８を含む。図示されるように、
回路３０の素子のすべては、多くの従来の設計にあるよ
うな専用の抵抗器およびキャパシタ素子を有さない能動
素子である。特定的には、能動素子（トランジスタ）は
酸化金属半導体（ＭＯＳ）素子である。より好ましく
は、トランジスタは相補形酸化金属半導体（ＣＭＯＳ）
素子である。基準電圧回路３２は第１のｐチャネルトラ
ンジスタ４０と第２のｐチャネルトランジスタ４２と第
１のｎチャネルトランジスタ４４とを含む。第１のｐチ
ャネルトランジスタ４０はそのゲートおよびソース領域
が共にオフ状態に結合される。逆に、第２のｐチャネル
トランジスタ４２は、そのゲートおよびドレイン領域は
共にオン状態に共に結合され、パワーオンクランプ機能
を与える。図示されるような接続を行なうことによっ
て、Ｖｃｃがしきい値を越える値に上昇する時間中にＶ
_REFが接地より上の１しきい値レベルに置かれること
を、第２のｐチャネルトランジスタ４２が保証する。し
きい値は、ｐチャネルトランジスタのターンオンを開始
するのに必要なｐチャネルしきい値電圧として定義され
る。第１のｐチャネルトランジスタ４０はＶｃｃのラン
プアップ中はオフ状態にあるままである。ほんの僅かな
量のサブスレッショルド漏洩電流が、ｐチャネルトラン
ジスタ４０およびｎチャネルトランジスタ４４のソース
およびドレイン経路を通って存在する。

【００１５】サブスレッショルド漏洩電流は、Ｖｃｃが
上方へランプする時間中、ピコアンペアの範囲内で存在
する。Ｖｃｃが下方にランプされるかまたは放電される
場合には、前もって確立されるＶ_REF電圧は強制的に負
の範囲の方に強制される。このような例においては、第
１のｎチャネルトランジスタ４４は、その（ゲートおよ
びソース領域が接続される）通常はオフである構成か
ら、ソースがドレインとなる通常はオンである構成に変
わる。オン構成では、第１のｎチャネルトランジスタ４
４は、Ｖ_REFが接地電位より下へ１しきい値量よりも多
く下方へランプしないよう保証する。これにより第１の
ｎチャネルトランジスタ４４はパワーオフクランプ機能
を提供する。こうして、トランジスタ４０から４４は、
パワーオフ状態中に固定される量まで上方にランプされ
てほぼ接地電位にクランプされる基準電圧Ｖ_REFを保証
する。さらに、Ｖｃｃのランプアップおよびランプダウ
ン中は、Ｖｃｃと接地との間の直接（低い抵抗）経路は
存在させられない。遷移または定常状態電流は、ピコア
ンペア範囲を決して越えないサブスレッショルド漏洩量
に制限される。

【００１６】Ｖ_REFが固定量で確立されると、トリガ回
路３４はＶ_REF電圧からトリガしてトリガ電圧Ｖ_TRIGを
発生する。特定的には、Ｖ_REFは第３のｐチャネルトラ
ンジスタ４６のゲート端子に入力される。Ｖ_REFがＶｃ
ｃよりもｐチャネルしきい値量だけ小さい場合には、Ｖ
_TRIGはハイに引上げられる（Ｖｃｃと等しくされる）。
第２のｎチャネルトランジスタ４８は、ゲートおよびソ
ース領域が共に結合される状態で、オフ状態に結合され
る。これによりトランジスタ４８は、サブスレッショル
ド漏洩がピコアンペアの範囲にある状態の、ソース領域
とドレイン領域との間における低いコンダクタンスを達
成する。トランジスタ４８はリセット状態の間Ｖ_TRIGを
安定化させるのに用いられる。トリガ回路３４の出力で
のＶ_TRIGは遅延回路３６に与えられる。遅延回路３６は
インバータの少なくとも２つの段、および好ましくは４
つの段を含む。インバータの第１の段は、インバータと
して接続される第４のｐチャネルトランジスタ５０およ
び第３のｎチャネルトランジスタ５２を含む。第２の段
は、インバータとして接続される第５のｐチャネルトラ
ンジスタ５４および第４のｎチャネルトランジスタ５６
を含む。第３の段は、インバータとして接続される第６
のｐチャネルトランジスタ５８および第５のｎチャネル
トランジスタ６０を含む。第４の段は、インバータとし
て接続される第７のｐチャネルトランジスタ６２および
第６のｎチャネルトランジスタ６４を含む。さらなる段
が、２を越えるまたは４を越える奇数または複数の段と
してあってもよい。用いられる段の数に拘らず、第１の
段の第４のｐチャネルトランジスタ５０は第３のｎチャ
ネルトランジスタ５２よりもサイズが大きくされる。ト
ランジスタ５０のゲート幅をトランジスタ５２よりも大
きいサイズにすることによって、トランジスタ５０のタ
ーンオン速度はトランジスタ５２のそれを越える。Ｖ
_TRIGがハイレベルにある（Ｖｃｃとほぼ等しい）場合に
は、トランジスタ５２はオンにされるが、それはトラン
ジスタ５０がオンにされる場合よりも遅い速度でオンに
される。したがって、遅延回路３６内の各段のサイズの
尺度決めによって、その結果のプルアップはプルダウン
動作の時間期間と異なる時間期間を有する。第１、第
２、およびそれに続く段は弱い素子を強い素子よりも遅
くオンにする。トランジスタ５０、５６、５８および６
４をトランジスタ５２、５４、６０および６２よりも強
くすることによって、遅延回路３６は、遅延期間の後、
比較的ハイのＶ_TRIG信号から比較的ハイのＶ_DLY信号に
遷移する。しかしながら、Ｖ_TRIGがロー（接地電圧に近
い）のときは、より強いトランジスタ５０、５６、５８
および６４は速やかにオンになってＶ_DLYの急峻な遷移
を引起こす。

【００１７】結果として生ずるＶ_DLY信号は、少なくと
も最小の遅延時間を達成する。ハイの電圧レベルの遅延
信号は、ＶｃｃがＶ_REFをしきい値量だけ越えると生ず
る。ＶｃｃがＶ_REFよりも大きいこの時間の間リセット
信号を不在にするためには、遅延電圧は出力ドライバ回
路３８を通して反転されバッファされなければならな
い。ドライバ回路３８は第８のｐチャネルトランジスタ
６６と第７のｎチャネルトランジスタ６８とを含む。ト
ランジスタ６６および６８はインバータとして接続さ
れ、ゲート端子でＶ_DLY信号を受取る。反転されバッフ
ァされた出力はリセット信号Ｖ_RSTとして表わされる。
Ｖ_RSTはＶｃｃがＶ_REFより上のしきい値より小さいと
きに必ず生ずる。したがって、Ｖｃｃが最小であるパワ
ーオン状態中に、リセットパルス信号Ｖ_RSTは用いられ
る。遅延回路３６はこれにより、ローのＶ_TRIG信号より
も大きな遅延のハイレベルのＶ_TRIG信号を達成する。

【００１８】次に図５を参照すると、リセット信号Ｖ
_RSTが、電力供給Ｖｃｃのスルーレートに依存する時間
期間で生ずる。Ｖｃｃが早いスルーレート７０で示され
るように上方に急峻にランプする場合は、それがＶ_REF
をしきい値量だけ越えて一定の遅延期間Ｔ_d後にリセッ
ト信号Ｖ_RSTはハイレベルからローレベルに遷移する。
時間期間７２はハイレベルのリセット信号を示す。時間
期間７２の後、リセット信号はローになってもはや存在
しなくなる。遅いスルーレート７４の例を用いると、Ｖ
ｃｃがＶ_REFをしきい値量だけ越えてその後の遅延時間
期間の間にリセット信号はハイの状態からローの状態に
遷移する。遷移時間の前は、リセット信号は時間期間７
２および７６の組合せによって示されるようにアクティ
ブ・ハイである。時間期間７２および７６が満期になっ
た後は、早いまたは遅いスルーレートの電力供給のいず
れも、期間７８中に示されるように、パワーオンリセッ
ト回路３０の出力でリセット信号を示さない。すべての
例において、リセットは、その後にＶｃｃが作動レベル
（Ｖ_OP）を越えるような時間期間で遷移する。Ｖ_OPより
大きいトリップ点（Ｖ_REF）を選択することによって、
回路３０は、電力供給をランプアップするのにかかる時
間とは無関係な時間にリセットが遷移することを保証す
る。

【００１９】この開示の利益に浴する当業者には、この
発明は数多くのタイプの負荷回路を有する適用例が可能
であることが理解される。さらに、図示され記載される
この発明の形式は現在好ましい実施例としてみなされる
ことが理解される。各サブ回路に対し、および特定的に
は遅延回路の各段に対し、または遅延回路に設けられる
付加的な段に対して、さまざまな修正および変更がなさ
れてもよく、それらはすべてこの開示の利益に浴する当
業者にとっては明白であろう。前掲の特許請求の範囲は
すべてのそのような修正および変更を包含すると解釈さ
れ、したがって明細書および図面は限定的な意味ではな
くむしろ例示的な意味において考慮される。

【図面の簡単な説明】

【図１】先行技術の設計に従うパワーオンリセット回路
の図である。

【図２】先行技術の設計に従う異なる電力供給スルーレ
ートに対する、固定された時間で生ずるリセット遷移
の、時間に対する電圧のグラフを表わす図である。

【図３】この発明に従うパワーオンリセット回路のブロ
ック図である。

【図４】この発明に従うパワーオンリセット回路の概略
回路図である。

【図５】異なる電力供給スルーレートに対応する、異な
る時間で生ずる１組のリセット遷移の、時間に対する電
圧のグラフを表わす図である。

【符号の説明】

３０パワーオンリセット回路３２基準電圧回路３４トリガ回路３６遅延回路３８出力ドライバ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者エス・ダグ・レイアメリカ合衆国、78739 テキサス州、オースティン、レッドモンド・ロード、 10513 (72)発明者クレイグ・エム・ピーターソンアメリカ合衆国、78759 テキサス州、オースティン、ジョリービル・ロード、 11316、ナンバー・251

Claims

【特許請求の範囲】

【請求項１】接地電圧と基準電圧との間で並列に接続
されるパワーオンクランプトランジスタとパワーオフク
ランプトランジスタとを含む基準電圧回路と、トリガトランジスタのゲート端子が前記基準電圧を受取
るよう接続されるトリガ回路とを備え、電源電圧に対す
る前記基準電圧の電圧の大きさに基づいて前記トリガト
ランジスタはトリガ電圧を発生するようにされ、さら
に、前記トリガ電圧を受取るようにされる入力と、その後の
タイミングをとられる持続期間で遷移する遅延出力とを
有する、多段遅延回路と、前記遅延出力を受取って、リセット信号に対応する反転
される遅延出力信号を生ずるよう接続される出力ドライ
バとを備える、パワーオンリセット回路。
【請求項２】前記基準電圧回路は前記基準電圧と前記
電源電圧との間で結合される、オフ状態接続されるトラ
ンジスタをさらに含む、請求項１に記載のパワーオンリ
セット回路。
【請求項３】前記オフ状態接続されるトランジスタは
ソースとドレインとゲートとを備え、ゲートおよびソー
ス領域は共に結合される、請求項２に記載のパワーオン
リセット回路。
【請求項４】前記電源電圧が前記接地電圧を越えて増
大される時間の間、前記パワーオンクランプトランジス
タによって形成される導電経路は前記パワーオフクラン
プトランジスタによって形成される導電経路よりも大き
な導電率である、請求項１に記載のパワーオンリセット
回路。
【請求項５】前記電源電圧が前記接地電圧に減少され
る時間の間、前記パワーオフクランプトランジスタによ
って形成される導電経路は前記パワーオンクランプトラ
ンジスタによって形成される導電経路よりも大きい導電
率である、請求項１に記載のパワーオンリセット回路。
【請求項６】前記トリガ回路は前記基準電圧と前記接
地電圧との間で結合される、オフ状態接続されるトラン
ジスタをさらに含む、請求項１に記載のパワーオンリセ
ット回路。
【請求項７】前記トリガ電圧は、前記基準電圧の電圧
の大きさが前記電源電圧より下のしきい値量より小さい
ときに必ず発生される、請求項１に記載のパワーオンリ
セット回路。
【請求項８】前記遅延回路は前記トリガ回路と前記出
力ドライバとの間で直列に接続されるインバータの少な
くとも２つの段を備える、請求項１に記載のパワーオン
リセット回路。
【請求項９】前記出力ドライバは前記遅延回路と前記
リセット信号との間でインバータとして結合されるｎチ
ャネルトランジスタとｐチャネルトランジスタとを備え
る、請求項１に記載のパワーオンリセット回路。
【請求項１０】前記電源電圧と基準電圧との間におい
てオフ状態に結合される第１のＰチャネルトランジスタ
と、オフ状態に結合される第１のｎチャネルトランジスタと
並列にオン状態に結合される第２のｐチャネルトランジ
スタとを備え、前記第２のｐチャネルトランジスタと前
記第１のｎチャネルトランジスタとは前記基準電圧と接
地電圧との間で結合され、さらに、ゲート端子で前記基準電圧を受取って、前記基準電圧が
前記電源電圧より下のしきい値量より小さい時間にトリ
ガ電圧を起動するよう結合される第３のｐチャネルトラ
ンジスタと、直列接続される第１のインバータと第２のインバータと
を備え、前記第１のインバータは前記トリガ電圧を受取
るようにされ、前記第２のインバータは前記トリガ電圧
の到着後の固定される時間期間で遅延出力を発生するよ
うにされ、さらに、前記遅延出力を受取って前記遅延出力駆動レベルをリセ
ット信号にブーストするよう前記第２のインバータに接
続される、前記第２のインバータよりも大きなゲートサ
イズの第３のインバータを備えるパワーオンリセット回
路。
【請求項１１】前記第１のｐチャネルトランジスタと
前記第１のｎチャネルトランジスタとはソースとドレイ
ンとゲートとを各々含み、ソースおよびゲートは前記オ
フ状態に共に接続される、請求項１０に記載のパワーオ
ンリセット回路。
【請求項１２】前記第２のｐチャネルトランジスタは
ソースとドレインとゲートとを含み、ドレインおよびゲ
ートは前記オン状態に共に接続される、請求項１０に記
載のパワーオンリセット回路。
【請求項１３】ソースとドレインとゲートとを有する
第２のｎチャネルトランジスタをさらに備え、ソースお
よびゲートはオフ状態に共に結合され、さらにドレイン
は前記トリガ電圧に結合される、請求項１０に記載のパ
ワーオンリセット回路。
【請求項１４】ｎチャネルおよびｐチャネルトランジ
スタの複数の直列接続される対を備え、トランジスタの
各対は電源電圧と接地電圧との間で結合され、さらに、前記電源電圧を前記接地電圧より上に増大させ、前記電
源電圧がその後で前記接地電圧をしきい値量だけ越える
ようなときに固定される基準電圧を起動するための手段
と、前記基準電圧の活性化前および活性化中、約１００ピコ
アンペアの定常状態電流が前記電源電圧と前記接地電圧
との間に存在するよう、トランジスタの各組のうちの少
なくとも１つをオフ状態に維持するための手段とを備え
る、パワーオンリセット回路。
【請求項１５】前記基準電圧を受取り、前記基準電圧
が前記電源電圧より下のしきい値電圧より小さいときは
必ずトリガ電圧を発生するようトリガトランジスタのゲ
ート端子が接続されるトリガ回路をさらに備える、請求
項１４に記載のパワーオンリセット回路。
【請求項１６】前記トリガ電圧を受取るよう接続され
る多段遅延回路をさらに備える、請求項１４に記載のパ
ワーオンリセット回路。