JPH05175813A - プル・ダウン回路 - Google Patents

プル・ダウン回路

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JPH05175813A
JPH05175813A JP4125237A JP12523792A JPH05175813A JP H05175813 A JPH05175813 A JP H05175813A JP 4125237 A JP4125237 A JP 4125237A JP 12523792 A JP12523792 A JP 12523792A JP H05175813 A JPH05175813 A JP H05175813A
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Abstract

(57)【要約】 【目的】 ロード・キャパシタンスのダウンサイド・ス
イッチング性能を改善したＢｉＣＭＯＳゲート・プル・
ダウン回路を提供する。 【構成】 ２つのＰＦＥＴが、ｎｐｎ型バイポーラ・ト
ランジスタＱ1 のベースＢに入力として直列に接続され
る。バイポーラ・トランジスタＱ1 のコレクタＣ及びエ
ミッタＥは、それぞれ回路出力と大地に接続されてい
る。直列に接続されたＰＦＥＴの一方Ｔ11は、予め設定
された入力信号によって仕切られ、ＰＦＥＴの他方Ｔ10
は、バイポーラ・トランジスタＱ1 のコレクタＣに結合
された否定回路３０の出力によって制御される。バイポ
ーラ・トランジスタＱ1 の飽和時に、否定回路は、トラ
ンジスタのベースＢへの電荷の流し込みを中断させ、及
びベースＢ及び大地間に接続されたＮＦＥＴ Ｔ12が、
電荷をベースから大地へ逃がし始める。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般にゲート回路に関
し、特に、大量の負荷を高速スイッチングするためのＭ
ＯＳ電界効果トランジスタとバイポーラ・トランジスタ
との組合せで形成されたゲート回路（ここではＢｉＣＭ
ＯＳゲート回路）に関する。
【０００２】
【従来の技術及びその課題】様々なＢｉＣＭＯＳゲート
回路が市販で入手できる。これらの回路は、低消費電力
で高速オペレーションを一般に行う。これらの回路に関
しては、米国特許第４８２９２０１号で開示された題名
"電界効果とバイポーラ・トランジスタの組み合わせの
ゲート回路"（Gate Circuit of Combined Field-Effect
and BipolarTransistors）、及びＩＥＥＥインターナ
ショナル固体回路会議での記事での題名"高速デジタル
ＢｉＣＭＯＳ ＩＣS"（High-Speed Digital BiCMOS IC
s）を参照されたい。このような回路の高速オペレーシ
ョン化及び／又は電力消費特性の改善は、ＢｉＣＭＯＳ
ゲート回路技術において現在、重要なことである。
【０００３】従来技術の典型的な例であるプル・アップ
／プル・ダウン・ゲート回路のＢｉＣＭＯＳ ＮＡＮＤ
回路１１が、図１で示されている。図示されるように、
ＢｉＣＭＯＳ ＮＡＮＤ 回路１１は、プル・ダウン回
路１０及びプル・アップ回路１２で構成されている。プ
ル・アップ回路１２が１度作動すると、負荷に対して急
激な引き出し移動をもたらし、逆に、プル・アップ回路
１２が１度作動停止になるとプル・ダウン回路１０は急
激な引き込み移動をもたらす。プル・ダウン回路１０及
びプル・アップ回路１２の両方は、様々な種類の回路で
市販されている。本発明は、プル・ダウン回路の機能に
関してなので、従来技術のＢｉＣＭＯＳゲート回路構成
のプル・ダウンの部分だけを詳細に説明する。
【０００４】回路１０は、ＢｉＣＭＯＳ ＮＡＮＤ回路
１１の出力に接続されているコレクタ"Ｃ"を有するバイ
ポーラ・トランジスタＱ1と、このトランジスタＱ1のコ
レクタ"Ｃ"とベース"Ｂ"との間にｎ個、直列に接続され
たｎチャネルＭＯＳ電界効果トランジスタ（以後はＮＦ
ＥＴと称する）Ｔ0．．．Ｔnとで構成されている。回路
入力Ａ0．．．Ａnは、ＮＦＥＴ Ｔ0．．．Ｔnの各ゲー
ト"Ｇ"にそれぞれ送られる。ＮＦＥＴ Ｔ0．．．Ｔ
nは、次のように直列に接続されている。第１番目のＮ
ＦＥＴ Ｔ0のドレイン"Ｄ"がトランジスタＱ1のコレク
タ"Ｃ"に接続され、ｎ番目のＮＦＥＴ Ｔnのソース"
Ｓ"がトランジスタＱ1のベース"Ｂ"に接続されている。
トランジスタＱ1は、エミッタ"Ｅ"接地のｎｐｎ型トラ
ンジスタである。ブリーダ抵抗器"Ｒ"は、トランジスタ
Ｑ1 のベース"Ｂ"と大地間に接続され、トランジスタＱ
1 がオン状態からオフ状態に切り変わった時にベース"
Ｂ"からの電荷を放電する。図に示されるＮＡＮＤゲー
ト回路構成において、入力Ａ0．．．Ａn が"高"の場
合、ＮＦＥＴは全てオン状態の入力となり、ベース電流
（ロード・キャパシタンスから）が流れ始める。トラン
ジスタＱ1 は、このベース電流を増幅するので出力キャ
パシタンスが、コレクタ"Ｃ"を通ってエミッタ"Ｅ"、す
なわち、大地に急速に放電される。
【０００５】理論的には、ベース"Ｂ"の電圧は、ダイオ
ード順電圧まで、すなわち０．７ボルトまで昇圧するの
で、それによって強くトランジスタＱ1 をオンに切り替
える。ＮＦＥＴ Ｔ0．．．Ｔnは、コレクタ"Ｃ"が０．
７ボルトに低下するまで導通状態である。コレクタ"Ｃ"
が０．７ボルトに低下すると、ＮＦＥＴ Ｔ0．．．Ｔn
全体のドレインとソース間の電圧ＶDS はゼロであるの
で回路に電流は流れない。従って、トランジスタＱ1 の
飽和は、コレクタ"Ｃ"電圧が、ベース"Ｂ"電圧より低く
ならない設計によって避けられる。
【０００６】しかしながら、実際問題として、ベース"
Ｂ"のピーク電圧は、０．７ボルトの理論値とは違い、
１．４ボルトまで上がる。ベース電圧を増加させる要因
には多数の原因が考えられる。例えば、ＢｉＣＭＯＳゲ
ート素子の電流密度は非常に高い。このことは、実際の
接合開始電圧がわずかに０．７ボルトより大きいことを
意味する。さらに、エミッタ及びベースでの直列の内部
寄生抵抗が、回路性能をなお一層制限する。寄生抵抗
は、トランジスタＱ1 の開始電圧を最大０．５ボルトま
で高める。
【０００７】高ベース"Ｂ"電圧は、ＮＦＥＴ
Ｔ0．．．Ｔnのゲートとソース間の電圧ＶGS を直接に減
じるのでＮＦＥＴスタックのコンダクタンスを減じるこ
とになる。この低コンダクタンスは、ベース"Ｂ"の立上
り時間を減じるので、より遅いプル・ダウン回路を作り
出す。ＮＦＥＴスタックのコンダクタンスの損失は、Ｂ
ｉＣＭＯＳゲート回路に印加された電圧Ｖcc（図示な
し）が減少すると重大な影響を与える。ＮＦＥＴスタッ
クのゲートでの入力Ａ0．．．Ａnの電圧は、前のロジッ
ク段階からの電圧であり、この電圧が高いと必然的にＶ
cc、つまり、回路全体の電源回路をたどることによっ
て、ＮＦＥＴ Ｔ0．．．Ｔn全体のゲートとソース間の
電圧ＶGSに順次に影響を及ぼす。さらに、回路の性能
は、スタックのＦＥＴの数の増加によって影響を受け
る。直列に接続される素子（例えばＡＮＤ又はＮＡＮＤ
ゲート）の数が多くなるほど、電界効果トランジスタの
スタックのコンダクタンスが低下し、従って、プル・ダ
ウン回路の特性が悪くなる。
【０００８】以上のことから、現在入手できるＢｉＣＭ
ＯＳゲート回路よりも低電力消費で高速オペレーション
の高性能のＢｉＣＭＯＳゲート・プル・ダウン回路は、
産業界にとって好ましい重要な回路である。
【０００９】
【課題を解決するための手段】簡単に要約すると、ゲー
ト回路の出力ラインの信号を引き込むための新しいバイ
ポーラ・トランジスタの電界効果トランジスタ・ゲート
・プル・ダウン回路を提供する。基本的な実施例では、
プル・ダウン回路は、出力ラインに接続された第１導電
型のコレクタと、第１電位に接続された第１導電型のエ
ミッタと、及び第２導電型のベースから成るバイポーラ
・トランジスタを有する。バイポーラ・トランジスタを
駆動する入力回路は、バイポーラ・トランジスタのベー
スと第２電位間に接続された第２導電型の少くとも１つ
の電界効果トランジスタを有する。第２電位は、第１電
位とは別である。入力回路は、予め設定された入力に応
答し、バイポーラ・トランジスタをオン又はオフ状態に
するためにバイポーラ・トランジスタのベースに信号を
出力する。入力回路は、バイポーラ・トランジスタがオ
ン状態の間、バイポーラ・トランジスタのベースに対し
て電荷を供給し続ける。検知手段が、バイポーラ・トラ
ンジスタの飽和を検知するために備えられている。トラ
ンジスタ飽和検出後において、バイポーラ・トランジス
タのベースへの電荷のソースを断つために割込み回路手
段が、検知手段と入力回路に接続されている。最後に、
放電手段が備えられており、検知手段でトランジスタ飽
和を検知後に、バイポーラ・トランジスタのベースから
電荷を取り去る。
【００１０】本発明のさらに特定の実施例では、入力回
路は、直列に接続された第２導電型の２つの電界効果ト
ランジスタを有する。２つの電界効果トランジスタの
内、一方の直列に接続されたトランジスタは、第２電位
に接続され、他方のトランジスタは、バイポーラ・トラ
ンジスタのベースに接続されている。さらに、バイポー
ラ・トランジスタは、ｎｐｎ型トランジスタで構成で
き、及び第２導電型の電界効果トランジスタは、ｐチャ
ネルＭＯＳ電界効果トランジスタ（以後はＰＦＥＴと呼
ぶ）で構成できる。このようなケースは、第１電位は大
地であり、第２電位はゲート回路電源電圧である。検知
手段、割込み回路手段及び放電手段の特定の回路と共
に、他の回路改善手段も、ここで説明される。
【００１１】前述で要約されたように、改善されたＢｉ
ＣＭＯＳゲート・プル・ダウン回路が、本発明によって
提供される。プル・ダウン回路は、ダウンサイド・スイ
ッチング性能を良くするために、例えば、従来のＡＮ
Ｄ、ＮＡＮＤ、ＯＲ、ＮＯＲ又は否定ＣＭＯＳ論理に接
続できる。さらに、回路の低電力消費にも係わらず、こ
のプル・ダウン回路の高性能が有利に保たれる。最後
に、ここで述べたＢｉＣＭＯＳプル・ダウン回路は、こ
の回路と同機能を実行するように設計された従来のＢｉ
ＣＭＯＳデジタル・スイッチング回路では特有のある種
の既知の不利な特性を取り除く。
【００１２】
【実施例】概念的に説明すると、本発明の回路は、バイ
ポーラ・トランジスタのノード "Ｂ" の電圧変化とは無
関係の回路の電界効果トランジスタ（ＦＥＴ）のゲート
とソース間の電圧により、従来技術のＢｉＣＭＯＳゲー
ト回路スイッチングの既知の問題を取り除くことができ
る。（同じ参照文字が、同一又は類似する構成部品を指
定するのに複数の図面で使用されている。）例えば、共
通のＣＭＯＳ ＮＡＮＤゲート２０が、本発明の出力プ
ル・ダウン回路２２と共に図２で示されている。プル・
ダウン回路２２は、すべてが従来技術で周知のＡＮＤ、
ＮＡＮＤ、ＯＲ及びＮＯＲ ＣＭＯＳゲートを始めとす
る多数の異なる入力論理機能に共通である。当業者は、
また、ＮＡＮＤゲート２０がプル・ダウン回路２２と共
にプル・アップ回路２４を駆動させるように構成できる
ことが分かる。又、プル・アップ回路２４は、市販で入
手できる多数のこのような回路で構成できる。（例え
ば、エミッタ・フォロワ・トランジスタは、エミッタを
回路の出力に、コレクタを回路電源Ｖccに、及びベース
を駆動入力（ノード"Ｎ"）に結合して使用される。）
【００１３】従来のＮＡＮＤゲート２０の駆動回路で
は、各々が独立したゲート回路入力Ａ0．．．Ａnを有す
る複数のｐチャネルＭＯＳ電界効果トランジスタ（ＰＦ
ＥＴ）２６は、並列に連結される。ＰＦＥＴ２６のソー
スは、回路電源Ｖccに接続され、ドレインは、共通の出
力ノード"Ｎ"に接続される。また、受信ゲート入力
Ａ0．．．Ａnは、ＮＦＥＴ２８に接続されたｎ個直列の
ゲート・コンタクトである。ＮＦＥＴ２８のスタック
は、ノード"Ｎ"と大地間に接続されている。ノード"Ｎ"
は、図示されているようにプル・アップ回路２４とプル
・ダウン回路２２の両方に接続されている。
【００１４】プル・ダウン回路２２は、コレクタ"Ｃ"、
ベース"Ｂ"及びエミッタ"Ｅ"を有する従来のバイポーラ
・トランジスタＱ1を含む。この例では、トランジスタ
Ｑ1は、エミッタ"Ｅ"接地のｎｐｎ型トランジスタで構
成する。従来技術と同様に、コレクタ"Ｃ"は、出力負荷
に結合される。ベース"Ｂ"は、共通ソース・モードのＰ
ＦＥＴスタックによって駆動される。スタックは、第１
ＰＦＥＴ Ｔ10及び第２ＰＦＥＴ Ｔ11を含む。トラン
ジスタＴ10のソース"Ｓ"は、回路電源Ｖccに接続され、
ゲート"Ｇ"は、否定回路３０を通してトランジスタＱ1
のコレクタ"Ｃ"に接続されている。ＰＦＥＴ Ｔ10のド
レイン"Ｄ"は、ＰＦＥＴ Ｔ11のソース "Ｓ" に結合さ
れている。トランジスタＴ11のゲート"Ｇ"は、ＣＭＯＳ
ＮＡＮＤ回路２０からの制御信号出力のような予め設
定された入力信号を受信するためにノード"Ｎ"で結合さ
れている。ＰＦＥＴ Ｔ11のドレイン"Ｄ"は、バイポー
ラ・トランジスタＱ1 のベース"Ｂ"に接続されている。
否定回路３０の出力、すなわちノード"Ｈ"の値もまた、
２つのＮＦＥＴのＴ12及びＴ13のゲート制御として送ら
れる。ＮＦＥＴ Ｔ12のソース"Ｓ"は接地され、一方ド
レイン"Ｄ"は、後で説明するように電荷を除去するため
にベース"Ｂ"に結合している。同様に、ＮＦＥＴ Ｔ13
のドレインは、トランジスタＱ1 のコレクタ"Ｃ"及びそ
のソースはベース"Ｂ"に接続されている。
【００１５】例示されたＮＡＮＤゲートにおいて、入力
Ａ0．．．Ａnが高レベルに切り変わる（すなわち引き込
みモード）と、ノード"Ｎ"の電圧が急速に低下する。ノ
ード"Ｎ"の電圧が低下するので、ＰＦＥＴ Ｔ11は、ト
ランジスタＱ1 のベース"Ｂ"へ電流を流し始める。ここ
でのシナリオは、トランジスタＱ1 のコレクタ"Ｃ"にお
ける電圧が初期では高く、否定回路３０の出力は低レベ
ルであるので、それによってＰＦＥＴ Ｔ10及びＴ11を
通してベース"Ｂ"にＶccが印加される。この構成ではＰ
ＦＥＴ Ｔ11のゲートとソース間の電圧ＶGSは、ノー
ド"Ｂ"における何れの電圧変化から都合よく独立してい
ることがわかる。ベース"Ｂ"の電圧が上昇しても、トラ
ンジスタＴ11のＶGSは、不変のままである。従って、ノ
ード"Ｂ"へのＰＦＥＴ電流は、ベース電圧が上昇しても
極端には低下しない。
【００１６】１度、バイポーラ・トランジスタＱ1が作
動すると、コレクタ"Ｃ"の電圧Ｖcは低下し、Ｖcがベー
ス"Ｂ"の電圧Ｖ8^に到達しても低下し続け、トランジス
タＱ1が飽和状態になる。ＰＦＥＴ Ｔ10とＴ11は、コ
レクタ電圧Ｖcがベース電圧Ｖ8^以下になってもベース"
Ｂ"に電荷を供給し続ける。本発明では、間接的にトラ
ンジスタ飽和を認識する検知回路が備わっている。この
回路は、ＰＦＥＴＴ10とＮＦＥＴ Ｔ12及びＴ13のゲー
ト・コンタクトと結合している否定回路３０を有する。
コレクタ"Ｃ"の電圧が予め設定された低レベルに低下す
ると、高信号が否定回路３０から出力され、ＰＦＥＴ
Ｔ10とＮＦＥＴ Ｔ12及びＴ13のゲート"Ｇ" に印加さ
れる。ＰＦＥＴ Ｔ10のゲート"Ｇ"の高信号は、Ｖccか
らベース"Ｂ" への電荷の流れを中断する。それに加え
て、ＮＦＥＴ Ｔ12のゲートにおける高信号によって、
ベース"Ｂ"からの電荷を大地に逃がし始める。コレク
タ"Ｃ"での過剰電荷は、再び、ゲートで高信号を受けて
作動させられるＮＦＥＴＴ13^を通してベース"Ｂ"に移
され、大地に逃がされる。（代替の実施例として、ＮＦ
ＥＴ Ｔ13のソース"Ｓ"を直接接地することができ、Ｎ
ＦＥＴ Ｔ13^ の作動のコレクタ"Ｃ"から大地に直接に
電荷を逃がすことができる。）
【００１７】図２に関して述べたように、ＮＦＥＴ２８
は、バイポーラ・トランジスタＱ1から独立しているゲ
ートとソース間の電圧ＶGSを有する。これは、図１の従
来技術の実施例とは逆である。さらに、ＮＦＥＴ２８
は、ｎｐｎ型トランジスタＱ1のベース"Ｂ"ではなく、
ＰＦＥＴ Ｔ11^ のゲート制御"Ｇ"だけを駆動する（実
質的な電流が明らかに必要である）。さらに、１度、導
通するとトランジスタＱ1 特有の寄生抵抗は、ＰＦＥＴ
Ｔ10及びＴ11のコンダクタンスに大きな影響を与えな
い。前述の回路実施例において、ベース"Ｂ"における電
圧は、１．４ボルトを越える場合があり、トランジスタ
Ｑ1 は、コレクタ"Ｃ"の電圧を引き下げるために導通を
続ける。実施例のＣＭＯＳ否定回路のＮＦＥＴ（大き
い）及びＰＦＥＴ（小さい）は、コレクタ"Ｃ"における
電圧が、後続する回路（図示なし）のスイッチング・ス
レッショルド値とクロスした時にノード"Ｈ"の電圧が上
昇するように調整されている。ノード"Ｈ"における電圧
が上昇すると、トランジスタＱ1のベース電流は、もは
や必要とされず、トランジスタＱ1をできるだけ早く飽
和から逃がすのが最優先となる。この"回復時間"の限度
は、ＰＦＥＴ Ｔ10をオフにすると同時に、ＮＦＥＴ
Ｔ12を通して電荷を除去してベース"Ｂ"の電圧を引き下
げ始めることで決まる。ＮＦＥＴ Ｔ13は、ノード"Ｂ"
及び"Ｃ"の電圧を等しくさせる。実際例では、トランジ
スタＱ1^の飽和の期待持続時間は、実施されたシミュレ
ーションで０．４ナノ秒以下である。
【００１８】図３は、"出力降下遅延"時間と動作電圧Ｖ
ccを比較した図である。Ｘは従来の４つのＮＡＮＤ Ｂ
ｉＣＭＯＳゲート、Ｙは従来の２つのＮＡＮＤ ＢｉＣ
ＭＯＳゲートである。Ｘ’は本発明で組み立てられた４
つのＮＡＮＤ ＢｉＣＭＯＳゲート、Ｙ^ は本発明で組
み立てられた２つのＮＡＮＤ ＢｉＣＭＯＳゲートであ
る。図示されるように、従来のＮＡＮＤ ＢｉＣＭＯＳ
ゲートの両方は、回路供給電圧Ｖcc降下としてロード・
キャパシタンスを引き込むのに（例えば、４ボルトから
３ボルトへ）所要する時間は、本発明によって組み立て
られたＮＡＮＤＢｉＣＭＯＳゲートよりも相当に長いス
イッチング時間を必要とする。
【００１９】上述から改善されたＢｉＣＭＯＳゲート・
プル・ダウン回路が提供されることがわかる。プル・ダ
ウン回路は、ダウンサイド・スイッチング性能を向上さ
せるために、様々な種類の従来のＣＭＯＳ論理回路の何
れにも接続できる。さらに、回路消費エネルギの低減に
も関わらず、この高性能を維持することができる。それ
に加えて、ここで述べたＢｉＣＭＯＳプル・ダウン回路
は、従来のデジタル・スイッチング回路性能特有のある
種の既知の欠点を排除する。
【００２０】本発明の特定の実施例が、図と詳細な記述
で説明されたが、本発明はここで述べた特定の実施例に
制限されず、本発明の範囲内で多くの調整、修正及び置
換ができることに注意されたい。例えば、ここで述べた
回路への相補形回路は、本発明によって組み立てること
ができる。
【００２１】
【発明の効果】本発明によるプル・ダウン回路は、ダウ
ンサイド・スイッチング性能を向上させ、従来のデジタ
ル・スイッチング回路性能特有のある種の既知の欠点を
排除する。
【図面の簡単な説明】
【図１】従来技術のＢｉＣＭＯＳ ＮＡＮＤゲート回路
の系統図である。
【図２】本発明によるＢｉＣＭＯＳ ＮＡＮＤゲート回
路の系統図である。
【図３】従来の４つのＮＡＮＤ ＢｉＣＭＯＳゲートと
２つのＮＡＮＤ ＢｉＣＭＯＳゲート、及び本発明によ
って組み立てられた４つのＮＡＮＤ ＢｉＣＭＯＳゲー
トと２つのＮＡＮＤ ＢｉＣＭＯＳゲートとを出力降下
遅延時間で比較した図である。
フロントページの続き (72)発明者 テランス・ジョン・ジィトリック アメリカ合衆国バーモント州、コルチェス ター、チェスナット・レーン ３番地

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】ゲート回路の出力ラインの信号を引き込む
    ためのバイポーラ・トランジスタと電界効果トランジス
    タとのゲート・プル・ダウン回路であって、 上記出力ラインに接続された第１導電型のコレクタと第
    １電位に接続された第１導電型のエミッタ及び第２導電
    型のベースを有するバイポーラ・トランジスタと、 上記バイポーラ・トランジスタのベースと上記第１電位
    とは異なる第２電位との間に接続された、第２導電型の
    少くとも１つの電界効果トランジスタとを有し、上記バ
    イポーラ・トランジスタをオン又はオフ状態にさせるよ
    うに、上記バイポーラ・トランジスタのベースに信号を
    出力するために予め設定された入力に応答し、上記バイ
    ポーラ・トランジスタをオン状態に維持させるために上
    記バイポーラ・トランジスタのベースに電荷を供給し続
    ける入力回路と、 上記バイポーラ・トランジスタのオン状態時にその飽和
    を検知するための検知手段と、 上記検知手段によってトランジスタ飽和を検知後、上記
    バイポーラ・トランジスタのベースへの電荷供給源を排
    除するために、上記検知手段と上記入力回路に接続され
    た割込み回路手段と、 上記検知手段によってトランジスタ飽和の検知後、上記
    バイポーラ・トランジスタのベースから電荷を除去する
    ための放電手段とを有するプル・ダウン回路。
  2. 【請求項２】上記入力回路が、２つの直列に接続された
    第２導電型の電界効果トランジスタを有し、上記電界効
    果トランジスタの内、一方が、上記第２電位に接続さ
    れ、他方が、上記バイポーラ・トランジスタのベースに
    接続されることを特徴とする請求項１記載のプル・ダウ
    ン回路。
  3. 【請求項３】上記バイポーラ・トランジスタが、ｎｐｎ
    型トランジスタで構成し、及び第２導電型の上記電界効
    果トランジスタがＰＦＥＴで構成されることを特徴とす
    る請求項２記載のプル・ダウン回路。
  4. 【請求項４】２つの直列に接続された第２導電型の電界
    効果トランジスタの内、上記バイポーラ・トランジスタ
    のベースに接続された一方のトランジスタが、上記入力
    回路への上記設定された入力によって仕切られ、及び上
    記割込み回路手段が、上記第２電位に接続された他方の
    トランジスタのゲートへの電気的接続を有することを特
    徴とする請求項２記載のプル・ダウン回路。
  5. 【請求項５】上記検知手段が、上記バイポーラ・トラン
    ジスタのコレクタに接続された入力を有し、上記バイポ
    ーラ・トランジスタの飽和によって出力が変化するよう
    に構成された否定回路を、有することを特徴とする請求
    項１記載のプル・ダウン回路。
  6. 【請求項６】上記放電手段が、上記バイポーラ・トラン
    ジスタのベースと上記第１電位との間に接続された第１
    導電型の電界効果トランジスタを有することを特徴とす
    る請求項５記載のプル・ダウン回路。
  7. 【請求項７】上記少くとも１つのゲート回路入力信号に
    応答し、上記バイポーラ・トランジスタ入力回路への上
    記設定された入力を生成する手段をさらに有することを
    特徴とする請求項１記載のプル・ダウン回路。
  8. 【請求項８】上記生成手段が、ＡＮＤ、ＮＡＮＤ、Ｏ
    Ｒ、ＮＯＲ又は否定論理回路を作動させることを特徴と
    する請求項７記載のプル・ダウン回路。
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