JPH03253115A

JPH03253115A - ゲート回路

Info

Publication number: JPH03253115A
Application number: JP2049359A
Authority: JP
Inventors: Mitsuru Hiraki; 充平木; Kazuo Yano; 和男矢野; Katsuhiro Shimohigashi; 下東　勝博
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-03-02
Filing date: 1990-03-02
Publication date: 1991-11-12
Anticipated expiration: 2013-12-09
Also published as: JP2834258B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】【産業上の利用分野】

本発明は、ゲート回路に関し、特に、Ｂ１ＣＭＯＳゲー
ト回路に関する。

【従来の技術】

従来のＢｉＣＭＯ８回路の公知例には、特開昭５９−１
１０３４号公報、特開昭６０−１２５０１５号公報、ま
たは特開平１−１２６８２４号公報などがある。第３図に、従来例のＢ１ＣＭＯＳインバータ回路を示す
。端子１０は入力端子、端子１１は出力端子である。ま
た、端子１２は、電源電圧端子である。第３図の回路では、Ｐチャネル型ＭＯ８ＦＥ７１０８が
バイポーラトランジスタ１１２を駆動し、バイポーラト
ランジスタ１１２が出力端子１１に接続された容量性負
荷に電荷を充電する。Ｎチャネル型ＭＯＳＦＥＴＩＩＯは、バイポーラトラン
ジスタ１１３を駆動し、バイポーラトランジスタ１１３
が端子１１に接続された容量性負荷の電荷を放電する。バイポーラトランジスタ１１３が負荷の電荷を放電する
ときに、オフとなるバイポーラトランジスタ１１２のベ
ース電荷を、Ｎチャネル型ＭＯＳＦＥＴ１０９が引き抜
き、バイポーラトランジスタ１１２，１１３を貫通する
過大な電流を防ぐ、バイポーラトランジスタ１１２が負
荷に電荷を充電するときに、オフとなるバイポーラトラ
ンジスタ１１３のベース電荷を、Ｎチャネル型ＭＯＳＦ
ＥＴＩ　ｌ　１が引き抜き、バイポーラトランジスタ１
１２，１１３を貫通する過大な電流を防ぐ、端子１３お
よび１４は、ＧＮＤに接続するか、もしくは、ＧＮＤよ
り高い電位に固定する。後者の場合は、ＭＯＳＦＥＴの
ドレイン・ソース間に印加される電圧が電源電圧よりも
低くなるので、０ＭＯ５と異なり、耐圧が電源電圧より
も低いＭＯＳＦＥＴを用いても回路を構成することがで
きる。このようにして、ＢｉＣＭＯ８回路では、高速かつ低消
費電力の回路動作を実現できる。

【発明が解決しようとする課題】

今、回路の電源電圧をＶｃｃで表すこととする。バイポーラトランジスタのベース・エミッタ間には電位
差ＶＢＥが存在するため、第３図の従来ＢｉＣＭＯ８回
路では、バイポーラトランジスタ１１２が負荷容量を充
電したときにベースが達する電位ＶｃｃからＶＢＥだけ
低い電位が、ハイレベル出力値ＶＨとなる。すなわち、Ｖ）Ｉ＝　Ｖｃｃ　−ＶＩＥ　　　　　　　式（１）ハ
イレベル出力ＶＦＩが次段に入力されると、次段ではＮ
チャネル型ＭＯＳＦＥＴＩＩＯがオンになり、これがバ
イポーラトランジスタ１１３を駆動して、負荷容量の放
電動作が起こる。このとき、バイポーラトランジスタ１
１３のベース電位はＶＢＥまで上昇しているので、Ｎチ
ャネル型ＭＯＳＦＥＴＩＩＯのソース電位もＶＢＥとな
る。Ｎチャネル型ＭＯＳＦＥＴＩＩＯのゲートにはハイ
レベルＶＨが入力されているから、ゲート・ソース間に
印加される電圧Ｖａｓは。Ｖｃｓ＝　ＶＨ−ＶａＥ＝　Ｖｃｃ　−２ＶＢＥ　　式
（２）となる。負荷容量の放電動作が始まった直後は、
Ｎチャネル型ＭＯＳＦＥＴＩＩＯのドレイン電位はハイ
レベルＶｏに一致しているので、ドレイン・ソース間に
印加される電圧Ｖｏｓも、Ｖｏｓ＝ＶＨＶＢＥ：　ＶＣＣ−２ＶＢＥ　　式（３）
式（２）および式（３）は、Ｎチャネル型ＭＯＳＦＥＴ
ＩＩＯの動作に関して、電源電圧Ｖｃｃから２Ｖａεだ
け電圧をロスしていることを意味している。もし、０Ｍ
０８回路などのようにバイポーラトランジスタを含まな
い回路であれば、このようなＶＢＥに起因する電圧ロス
は起こらないから、ゲート・ソース間およびドレイン・
ソース間には電源電圧Ｖｃｃがそのまま印加される。ＭＯＳＦＥＴの電流−電圧特性図（第４図）上に、２Ｖ
ＢＨの電圧ロスがない場合の動作点Ａと、２ＶＢＨの電
圧ロスが生じる実際の動作点Ｂを示した。動作点Ａに比
べて動作点Ｂでは、ドレイン電流が減少する。これはバ
イポーラトランジスタ１１３の駆動力を弱めることにな
り、負荷容量放電速度を低下させる。電源電圧Ｖｃｃを
低下させると。電圧ロス２ＶＢＥがＶｃｃに対して占める割合が増加す
るので、この現象は顕著になり、回路のスイッチング速
度は急激に低下する。このように、従来のＢｉＣＭＯ８
回路では、低電圧で高速動作することができない。ところが近年、素子の微細化に伴い、素子耐圧が低下す
ること、高集積化に伴う消費電力の増大を極力抑える必
要があることなどから、電源を低電圧化することが避け
られない。これは、低電圧で高速動作できない従来のＢ
　ｉ　ＣＭ　ＯＳ回路にとって、大きな問題となりつつ
ある。また、一般にゲート回路の出力端子同士を結線すること
により論理演算を行なうことができれば、少ない段数で
論理が構成できるので、高速な動作が実現できるが、従
来のＢｉＣＭＯ５回路では行なえない。これは、回路に
プルアップとプルダウンの動作があり、一方のゲート回
路でプルアップ動作を、他方のゲート回路でプルダウン
動作を行なった場合、出力論理値が定まらなくなり、し
かも、電源とＧＮＤが短絡した状態になってしまうため
である。本発明の目的は、バイポーラトランジスタのベース・エ
ミッタ間電圧に起因した駆動力の低下が起こらず、電源
を低電圧化しても高速動作するＢｉｃＭＯ８回路を実現
することである。本発明の他の目的は、出力端子同士を結線した高速な論
理演算が行なうことが可能なりｉＣＭＯ８回路を実現す
ることである。

【課題を解決するための手段】

本発明では、Ｐチャネル型ＭＯＳＦＥＴを介して電源か
らベースに電流を供給することにより、プルダウン動作
を行なうバイポーラトランジスタを駆動する。第１図の
２人力ＡＮＤ回路では、Ｐチャネル型ＭＯＳＦＥＴＩＯ
Ｉと１０２がこれに相当する。また、本発明では、プリチャージ方式の回路とする。Ｐ
チャネル型ＭＯＳＦＥＴにより、出力となるバイポーラ
トランジスタのコレクタ端子を電源電圧ｖｃｃまでプリ
チャージする。第１図の２人力ＡＮＤ回路では、Ｐチャ
ネル型ＭＯＳＦＥＴＩ０３がこれに相当する。

【作用】

Ｐチャネル型ＭＯＳＦＥＴＩＯＩ、１０２のソース端子
が電源電圧Ｖｃｃに接続され、このＰチャネル型ＭＯＳ
ＦＥＴのドレイン端子によってバイポーラトランジスタ
が駆動されるため、プルダウン動作のときに、従来回路
で問題となったようなベース・エミッタ間電圧ＶＢＨに
起因する駆動力の低下が起こらず、低電圧でも高速なス
イッチングが行われる。また１本発明によるＢｉＣＭＯ８回路はプリチャージ回
路であり、プルアップ動作部がなく、プルダウン動作部
のみを備えているので、複数の出力端子を結線した高速
な論理演算を行なうことが可能となる。

【実施例】

以下、本発明の詳細な説明する。第工図は、本発明の一実施例を示すゲート回路の構成図
である。１００．１０１．１０２．１０３．１０４はＰチャネル
型ＭＯＳＦＥＴ、１０５．１０６はＮチャネル型ＭＯＳ
ＦＥＴ、１０７はＮＰＮバイポーラトランジスタである
。尚、Ｐチャネル型ＭＯＳＦＥＴＩＯＩと１０２はバイ
ポーラトランジスタ１０７のベースを駆動する論理回路
構成用のＦＥＴ、Ｐチャネル型ＭＯＳＦＥＴ１０３はプ
リチャージ素子、バイポーラトランジスタ１０７は出力
の容量性負荷を放電するためのトランジスタ、Ｎチャネ
ル型ＭＯＳＦＥＴ１０５はバイポーラトランジスタ１０
７のベース電荷を放電するためのＦＥＴとしてそれぞれ
動作する。また、Ｐチャネル型ＭＯＳＦＥＴ１００．１
０４およびＮチャネル型ＭＯＳＦＥＴ１０６は、出力を
フィードバックしてＦＥＴｌ０１．１０２のソースと電
源電圧端子間の接続を制御する部分を構成する。１と２
は入力端子、３は出力端子、６．７．８は同一の電源電
圧端子である。端子４と端子５には、第２図に示すようなそれぞれ互い
に逆相のクロック信号φ、およびφ２が入力される。な
お、各ゲートごとに新たにインバータを設け、そのイン
バータにクロック信号φ２を入力してクロック信号φ、
に相当する信号を発生させてもよい。この場合は、１相
クロツクφ２のみを各ゲートに与えればよい。まず、プリチャージを行なうために、φ１を低レベル０
（ミＧＮＤ）、φ２を高レベルＶｃｃにすると、Ｐチャ
ネル型ＭＯＳＦＥＴ１０３とＮチャネル型ＭＯＳＦＥＴ
１０５がオンとなり、Ｐチャネル型ＭＯＳＦＥＴ１０３
は出力端子３の電位をＶｃｃまで引き上げる。このとき
、Ｐチャネル型ＭＯＳＦＥＴ１０４がオフ、Ｎチャネル
型ＭＯＳＦＥＴ１０６がオンとなるので、Ｐチャネル型
ＭＯＳＦＥＴ１００はゲートの電位がＯに下がってオン
となり、Ｐチャネル型ＭＯＳＦＥＴＩＯＩと１０２のソ
ースがＶｃｃまで引き上げられるが、前段の出力もプリ
チャージされてＶｃｃとなるので、入力端子１と２の電
位もＶｃｃになり、Ｐチャネル型ＭＯＳＦＥＴＩＯＩと
１０２はオフになる。また、バイポーラトランジスタ１０７のベース電荷は、
Ｎチャネル型ＭＯＳＦＥＴ１０５を通して引き抜かれる
ので、バイポーラトランジスタｌＯ７はオフになる。次に、プリチャージを終了するためにクロック信号φ１
をＶｃｃ、φ２をＯにすると、Ｐチャネル型ＭＯＳＦＥ
Ｔ１０３とＮチャネル型ＭＯＳＦＥＴ１０５はオフとな
る。ここで、入力端子１と２の少なくとも一方に。低レベルＯの信号が入力されると、Ｐチャネル型ＭＯＳ
ＦＥＴＩＯＩまたは１０２がオンとなり、バイポーラト
ランジスタ１０７を駆動する。バイポーラトランジスタ
１０７はオンとなって、出力３に接続された容量性負荷
の放電動作を行ない、出力３の電位が低下する。出力３
の電位が低下するにつれてＰチャネル型ＭＯＳＦＥＴ１
０４がオン、Ｎチャネル型ＭＯＳＦＥＴ１０６がオフと
なるので、Ｎチャネル型ＭＯＳＦＥＴ１００はゲート電
位がＶｃｃに上昇してオフとなる。Ｎチャネル型ＭＯＳ
ＦＥＴ１００がオフとなることによって、電源電圧端子
とバイポーラトランジスタ１０７のベースとの間の電流
経路が断たれるので、負荷の放電動作終了後にバイポー
ラトランジスタ１０７のベースに定常的に電流が流れ込
むことが防がれる。バイポーラトランジスタ１０７は、
ベースに流れ込んだ電荷が蓄積されたままとなるので、
オンの状態が保たれ、出力電圧は０に達するまで低下す
る。一方、入力端子１と２のいずれも入力電圧がＶｃｃのま
まであった場合は、出力電圧もＶｃｃのままとなる。し
たがって、第１図の回路は、２人力のＡＮＤ回路になっ
ている。ところで、Ｐチャネル型ＭＯＳＦＥＴＩＯＩまたは１０
２は、バイポーラトランジスタ１０７を駆動するとき、
ソースは電源電圧Ｖｃｃに接続され、ゲートには低レベ
ル０が入力され、ドレインの電位はＶＢＨになっている
から、ゲート・ソース間とドレイン・ソース間に印加さ
れる電圧の大きさは、それぞれＶｃｃ、ＶＣＣＶＢＥで
ある。これは第４図の電流−電圧特性図では、動作点Ｃ
で表される。ドレイン・ソース間電圧がＶＢＥだけ低下するが、ゲー
ト・ソース間電圧のロスは全く起こらないので、動作点
Ａとほぼ等しいドレイン電流が流れ、バイポーラトラン
ジスタ１０７を強力に駆動することができる。したがっ
て、第５図に示すように、本発明による回路では、３■
以下の低電圧でも、従来ＢｉＣＭＯ８回路のように極端
な駆動力の低下は起こらず、高速に動作する。端子９は、ＧＮＤに接続するか、もしくは、ＧＮＤより
若干高い電位に固定する。後者の場合は、バイポーラト
ランジスタ１０７のベース端子に接続された寄生容量を
充電するために要する時間が低減され、より高速化を図
ることができる。なお、本実施例で、Ｐチャネル型ＭＯＳＦＥＴ、Ｎチャ
ネル型ＭＯＳＦＥＴ、ＮＰＮバイポーラトランジスタを
、それぞれ、Ｎチャネル型ＭＯＳＦＥＴ、Ｐチャネル型
ＭＯＳＦＥＴ、ＰＮＰパイポ−ラトランジスタに置き換
えると、２人力ＯＲ回路が得られる。また、以下の実施
例でも、同様な置き換えができる。第６図は本発明の他の実施例を示すゲート回路の構成図
で、２人力ＡＮＤ回路を示している。１１４〜１１８はＰチャネル型ＭＯＳＦＥＴ、１１９．
１２０はＮチャネル型ＭＯＳＦＥＴ、工２１はＮＰＮバ
イポーラトランジスタである。１５．１６は入力端子、
１７は出力端子、２０．２１．２２は同一の電源電圧端
子である。端子１８．１９には、プリチャージ制御用の
クロック信号φ１、φ２がそれぞれ入力される。また、
端子２３は第１図の実施例と同様にＧＮＤまたはＧＮＤ
より若干高い電位に固定される。第６図の実施例は、第１図の実施例とほとんど同じ構成
である。唯一の違いは、論理回路構成用のＰチャネル型
ＭＯＳＦＥＴ　（第１図では１０１と１０２、第６図で
は１１４と１１５）とゲートが出力の反転信号を受ける
Ｐチャネル型ＭＯＳＦＥＴ（第図１では１００、第図６
では１１６）の位置が互いに逆になっている点で、動作
は第１図の実施例と全く同じなので、説明を省略する。第７図は、本発明の他の実施例を示すゲート回路でり、
２人力ＯＲ回路を示している。１２２〜１２６はＰチャネル型ＭＯＳＦＥＴ、１２７〜
１２９はＮチャネル型ＭＯＳＦＥＴ、１３０はＮＰＮバ
イポーラトランジスタである。２４．２５は入力端子、
２６は出力端子、３０．３１．３２は同一の電源電圧端
子である。端子２７にはクロック信号φ１、端子２８と
２９にはクロック信号φ２がそれぞれ入力される。また
、端子３３は、ＧＮＤまたはＧＮＤより若干高い電位に
固定される。第１図の実施例では、論理回路構成用の複数のＰチャネ
ル型ＭＯＳＦＥＴを並列に接続することにより、ＡＮＤ
演算が行なわれた。これに対して、本実施例では、論理
回路構成用のＰチャネル型ＭＯＳＦＥＴ１２３，１２４
を直列に接続することにより、２人力のＯＲ演算を行な
うものである。本実施例では、バイポーラトランジスタ１３０のベース
電荷放電用のＮチャネル型ＭＯＳＦＥＴ１２８以外にも
、クロック信号φ２に駆動されるＮチャネル型ＭＯＳＦ
ＥＴ１２７を備えていることが、第１図の実施例と異な
っている。以下に、第１図の実施例と異なる点を重点に、動作を説
明する。プリチャージが終了すると、入力２４と２５、出力２６
の電位は、Ｖｃｃになっている。本実施例では、論理回
路構成用のＰチャネル型ＭＯＳＦＥＴ１２３と１２４は
、直列接続されているので、２人力２４と２５の両方に
低レベルＯが入力され、Ｐチャネル型ＭＯＳＦＥＴ１２
３と１２４の両方がオンになったときのみ、バイポーラ
トランジスタ１３０を駆動してプルダウン動作を行ない
、出力がＯとなる。ところが、プリチャージが終了したときに、もし、Ｐチ
ャネル型ＭＯＳＦＥＴ１２４のソースが低レベルＯより
も高い電位に保持されていたとすると、Ｐチャネル型Ｍ
ＯＳＦＥＴ１２３がオフのままでも、１２４がオンにな
るだけでＰチャネル型ＭＯＳＦＥＴ１２４のソース接合
容量からバイポーラトランジスタ１３０のベースへ電荷
の移動が生じ、バイポーラトランジスタ１３０がプルダ
ウン動作を起こしてしまう可能性がある。このような誤
動作を防ぐために、Ｐチャネル型ＭＯＳＦＥＴ１２４の
ソース電位を低レベルＯにプリチャージするＮチャネル
型ＭＯＳＦＥＴ１２７が接続されている。さらに、論理回路構成用のＰチャネル型ＭＯＳＦＥＴが
３つ以上直列接続されている場合は、最も電源電圧端子
に近いＰチャネル型ＭＯＳＦＥＴを除くすべての論理回
路構成用ＭＯＳＦＥＴのソースに、それぞれプリチャー
ジ用の同様なＮチャネル型ＭＯＳＦＥＴを接続すればよ
い。第８図は、本発明の他の実施例のゲート回路の構成図で
あり、２人力ＯＲ回路を示している。１３１〜１３５はＰチャネル型ＭＯＳＦＥＴ、１３６〜
１３９はＮチャネル型ＭＯＳＦＥＴ、１４０はＮＰＮバ
イポーラトランジスタである・３４．３５は入力端子、
３６は出力端子、３９．４０．４１は同一の電源電圧端
子である。端子３７．３８にはクロック信号φ０．φ２
がそれぞれ入力される。また、端子４２は、ＧＮＤまた
はＧＮＤより若干高い電位に固定される。本実施例では、第７図の実施例と同様に、論理回路構成
用のＰチャネル型ＭＯＳＦＥＴ１３２と１３３が直列接
続されており、２人力ＯＲ演算を行なう回路である。た
だし、第７図の実施例とは異なり、Ｐチャネル型ＭＯＳ
ＦＥＴ１３３のソース電位を低レベル０にプリチャージ
するＮチャネル型ＭＯＳＦＥＴは接続されていない。そ
のかわりに、バイポーラトランジスタ１４０のベースと
端子４２の間に、Ｎチャネル型ＭＯＳＦＥＴ１３７と１
３８が並列接続されていて、ゲートがそれぞれ人力３４
．３５を受ける。入力３４と３５のいずれかが高レベル
Ｖｃｅであれば、Ｎチャネル型ＭＯＳＦＥＴ１３７と１
３８のいずれかはオンとなるので、バイポーラトランジ
スタ１４０のベース電位は、端子４２と同電位に保たれ
、ＮＰＮバイポーラトランジスタ１４０はオンにならな
い。したがって、第７図の実施例の説明中に述べたような誤
動作はやはり起こらない。第９図は１本発明の他の実施例を示すゲート回路の構成
図であって、２つのゲート回路の出力端子を結線するこ
とにより、２人力ＡＮＤ演算を行なう例を示している。１４１〜１４４．１４８〜１５１はＰチャネル型ＭＯＳ
ＦＥＴ、１４５，１４６，１５２．１５３はＮチャネル
型ＭＯＳＦＥＴ、１４７と１５４はＮＰＮバイポーラト
ランジスタである。４３゜５０は入力端子、４６〜４８
．５３〜５５は同一の電源電圧端子、５７は２つのバッ
ファゲート回路の出力を結線した出力端子である。また
、４４と５１にはクロック信号φ１，４５と５２にはφ
２が入力される。端子４９と５６は、ＧＮＤまたはＧＮ
Ｄより若干高い電位に固定される。本発明によって提供されるゲート回路では、出力が高レ
ベルＶｃｃのときはバイポーラトランジスタがオフ、低
レベルＯのときはオンになっているから、本実施例のよ
うに各ゲート回路の出力端子を結線すると、少なくとも
１つの出力がＯであると結線したときの出力はＯとなる
。即ち、結線によってＡＮＤ演算が行なわれる。本実施例では、最も簡単な例として、２人力ＡＮＤ演算
を行なう例を示した。第１図の２人力ＡＮＤゲート回路
では、１つのバイポーラトランジスタを駆動するＰチャ
ネル型ＭＯＳＦＥＴが２つ接続されているのに対し、本
実施例では１つしか接続されておらず、ベースに接続さ
れた寄生容量が小さく、より高速化が図られている。また、ＯＲゲートや複合ゲートなど、さらに複雑なゲー
ト回路間でも、結線によるＡＮＤ演算が行なえることは
、言うまでもない。

【発明の効果】

上述のたまうに本発明によれば、バイポーラトランジス
タを駆動するＰチャネル型ＭＯＳＦＥＴは、ゲート・ソ
ース間に電源電圧と同じ大きさの電圧が印加されるので
、電源を低電圧化しても極端な駆動力低下が起こらず、
高速に動作する。また、出力端子を結線することにより、高速なＡＮＤ演
算を行なうことができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すゲート回路の構成図、
第２図は第１図の回路のクロック信号および入出力信号
のタイミングチャート、第３図は従来のＢｉＣＭＯ８回
路の構成図、第４図はＭＯＳＦＥＴの電流−電圧特性図
、第５図はゲート遅延時間の電源電圧依存性、第６図〜
第９図は本発明の他の実施例を示すゲート回路の構成図
である。符号の説明１．２，１０，１５，１６，２４，２５，３４，３５，
４３，５０・・・・・・入力端子３．１１，１７，２６
，３６，５７・・・・・・出力端子６．１０．１７，２
５．３０・・・・・・電源電圧端子１００〜１０４，１
０８，１１４〜１１８，１２２〜１２６，１３１〜１３
５．１４１〜１４４゜１４８〜１５１・・・・・・Ｐチ
ャネル型ＭＯＳＦＥＴ１０５、１０６．１０９−１１１
．１１９．１２０．１２７〜１２９，１３６−１３９，
１４５゜１４６．１５２，１５３・・・・・・Ｎチャネ
ル型ＭＯＳＦＥＴ１０７、１１２．１１３．１２１．１
３０．１４０．１４７．１５４・・・・・・ＮＰＮバ葛１図窩図７′ソ斗セージ゛葉国図 ′を涛寛圧Ｖｃｃ（Ｖ）冨図第乙図第７図冨図ｚｊ

Claims

【特許請求の範囲】１、（１）そのコレクタが出力に接続された負荷を駆動
し、そのエミッタが第１動作電位点に接続されたＮＰＮ
バイポーラトランジスタ（もしくはＰＮＰバイポーラト
ランジスタ）と、（２）そのゲートが上記出力の反転信号に応答する第１
のＰチャネル型ＭＯＳＦＥＴ（もしくはＮチャネル型Ｍ
ＯＳＦＥＴ）と、（３）上記第１のＰ（Ｎ）チャネル型ＭＯＳＦＥＴと直
列接続され、そのゲートが入力信号に応答する第２のＰ
チャネル型ＭＯＳＦＥＴ（もしくはＮチャネル型ＭＯＳ
ＦＥＴ）とを具備し、第２の動作電位点と上記ＮＰＮ（ＰＮＰ）
バイポーラトランジスタのベースを結ぶ電流経路の導通
／非導通が、上記第１のＰ（Ｎ）チャネル型ＭＯＳＦＥ
Ｔと上記第２のＰ（Ｎ）チャネル型ＭＯＳＦＥＴによっ
て制御されることを特徴とするゲート回路。２、そのソ
ースが上記第２動作電位点に接続され、そのドレインが
上記出力に接続され、そのゲートがプリチャージ制御信
号に応答するＰチャネル型ＭＯＳＦＥＴ（もしくはＮチ
ャネル型ＭＯＳＦＥＴ）を具備することを特徴とする請
求項１記載のゲート回路。３、上記ＮＰＮ（ＰＮＰ）バイポーラトランジスタの上
記ベースに接続されベース電荷の放電（もしくは充電）
を行なうＮチャネル型ＭＯＳＦＥＴ（もしくはＰチャネ
ル型ＭＯＳＦＥＴ）を具備することを特徴とする請求項
１記載のゲート回路。４、上記第２のＰ（Ｎ）チャネル型ＭＯＳＦＥＴが、並
列接続された複数のＰ（Ｎ）チャネル型ＭＯＳＦＥＴで
あることを特徴とする請求項１記載のゲート回路。５、上記第２のＰ（Ｎ）チャネル型ＭＯＳＦＥＴが、直
列接続された複数のＰ（Ｎ）チャネル型ＭＯＳＦＥＴで
あることを特徴とする請求項１記載のゲート回路。６、複数の上記出力を直接接続することにより、各出力
論理値の論理積（もしくは論理和）を生成することが可
能であることを特徴とする請求項１記載のゲート回路。