JP2785569B2 - ３ステート・バッファ回路 - Google Patents
３ステート・バッファ回路Info
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- JP2785569B2 JP2785569B2 JP4064417A JP6441792A JP2785569B2 JP 2785569 B2 JP2785569 B2 JP 2785569B2 JP 4064417 A JP4064417 A JP 4064417A JP 6441792 A JP6441792 A JP 6441792A JP 2785569 B2 JP2785569 B2 JP 2785569B2
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Description
【０００１】
【産業上の利用分野】本発明は３ステート・バッファ回
路に関する。
路に関する。
【０００２】
【従来の技術】従来、この種の３ステート・バッファ回
路には、図５の様なものがある。
路には、図５の様なものがある。
【０００３】負荷を駆動するためのＰチャネルＭＯＳＦ
ＥＴ３６とＮチャネルＭＯＳＦＥＴ３９を高電位から低
電位へ直列に接続し、入力端子の入力（ＩＮ）信号と制
御端子の制御（ＣＯＮＴ）信号とをＮＡＮＤゲート３３
へ加え、ＮＡＮＤゲート３３の出力をインバータ３４，
３５の２段を通してＰチャネルＭＯＳＦＥＴ３６のゲー
トへ加え、入力（ＩＮ）信号と制御（ＣＯＮＴ）信号の
反転信号をＮＯＲゲート３２へ加え、ＮＯＲゲート３２
の出力をインバータ３７，３８の２段を通してＮチャネ
ルＭＯＳＦＥＴ３９のゲートへ加えている。
ＥＴ３６とＮチャネルＭＯＳＦＥＴ３９を高電位から低
電位へ直列に接続し、入力端子の入力（ＩＮ）信号と制
御端子の制御（ＣＯＮＴ）信号とをＮＡＮＤゲート３３
へ加え、ＮＡＮＤゲート３３の出力をインバータ３４，
３５の２段を通してＰチャネルＭＯＳＦＥＴ３６のゲー
トへ加え、入力（ＩＮ）信号と制御（ＣＯＮＴ）信号の
反転信号をＮＯＲゲート３２へ加え、ＮＯＲゲート３２
の出力をインバータ３７，３８の２段を通してＮチャネ
ルＭＯＳＦＥＴ３９のゲートへ加えている。
【０００４】この回路は、図６の真理値表に示す様に、
制御信号ＣＯＮＴが低電位（以下“０”と略す）の時
に、出力ＯＵＴはハイ・インピーダンス（以下“Ｚ”と
略す）になり、制御信号ＣＯＮＴが高電位（以下“１”
と略す）の時に入力信号ＩＮが出力ＯＵＴへ伝送され
る。
制御信号ＣＯＮＴが低電位（以下“０”と略す）の時
に、出力ＯＵＴはハイ・インピーダンス（以下“Ｚ”と
略す）になり、制御信号ＣＯＮＴが高電位（以下“１”
と略す）の時に入力信号ＩＮが出力ＯＵＴへ伝送され
る。
【０００５】
【発明が解決しようとする課題】前述した従来の回路
は、出力段にＭＯＳＦＥＴ３６，３９を用いている為、
大面積のトランジスタが必要で、出力に大きな容量が付
く。また、ゲート容量も相当大きく、これを駆動する為
には、インバータ２段程度のバッファが必要で、入力か
ら出力までの論理段数が大きく、遅延時間が大きくなる
という欠点がある。
は、出力段にＭＯＳＦＥＴ３６，３９を用いている為、
大面積のトランジスタが必要で、出力に大きな容量が付
く。また、ゲート容量も相当大きく、これを駆動する為
には、インバータ２段程度のバッファが必要で、入力か
ら出力までの論理段数が大きく、遅延時間が大きくなる
という欠点がある。
【０００６】本発明の目的は、前記欠点を解決し、遅延
時間を小さくした３ステート・バッファ回路を提供する
ことにある。
時間を小さくした３ステート・バッファ回路を提供する
ことにある。
【０００７】
【課題を解決するための手段】本発明の３ステート・バ
ッファ回路の構成は、第１，第２の定電源間に第１，第
２のバイポーラトランジスタの第１の直列体を接続し、
前記第１の直列体の共通接続点を出力端子に接続し、前
記第１，第２のバイポーラトランジスタのベース間に第
１，第２の電界効果トランジスタの第２の直列体を接続
し、前記第２の直列体の共通接続点を前記出力端子に接
続し、前記第１の定電源と前記第２の電界効果トランジ
スタのゲートとの間に第３の電界効果トランジスタを接
続し、入力端子と前記第１のバイポーポーラトランジス
タのベースとの間に第４の電界効果トランジスタを接続
し、前記入力端子と前記第２の電界効果トランジスタの
ゲートとの間に第５の電界効果トランジスタを接続し、
前記第１，第３，第４，第５の電界効果トランジスタの
ゲートを制御端子に接続し、前記第２のバイポーラトラ
ンジスタのベースと前記第２の定電源との間に抵抗また
は電界効果トランジスタを介在させたことを特徴とす
る。
ッファ回路の構成は、第１，第２の定電源間に第１，第
２のバイポーラトランジスタの第１の直列体を接続し、
前記第１の直列体の共通接続点を出力端子に接続し、前
記第１，第２のバイポーラトランジスタのベース間に第
１，第２の電界効果トランジスタの第２の直列体を接続
し、前記第２の直列体の共通接続点を前記出力端子に接
続し、前記第１の定電源と前記第２の電界効果トランジ
スタのゲートとの間に第３の電界効果トランジスタを接
続し、入力端子と前記第１のバイポーポーラトランジス
タのベースとの間に第４の電界効果トランジスタを接続
し、前記入力端子と前記第２の電界効果トランジスタの
ゲートとの間に第５の電界効果トランジスタを接続し、
前記第１，第３，第４，第５の電界効果トランジスタの
ゲートを制御端子に接続し、前記第２のバイポーラトラ
ンジスタのベースと前記第２の定電源との間に抵抗また
は電界効果トランジスタを介在させたことを特徴とす
る。
【０００８】
【実施例】図１は本発明の第１の実施例の３ステート・
バッファ回路を示す回路図である。
バッファ回路を示す回路図である。
【０００９】図１において、本実施例のバッファ回路
は、入力端子５０と、制御端子５１と、ＮチャネルＭＯ
Ｓ電界効果トランジスタ（ＦＥＴ）１１，１２と、Ｐチ
ャネルＭＯＳＦＥＴ１３，１４，１５と、抵抗１６と、
ＮＰＮ形バイポーラトランジスタ１７，１８と、高電位
（Ｖｃｃ）端子６０と、出力（ＯＵＴ）端子６２と、低
電圧端子６１とを備えている。
は、入力端子５０と、制御端子５１と、ＮチャネルＭＯ
Ｓ電界効果トランジスタ（ＦＥＴ）１１，１２と、Ｐチ
ャネルＭＯＳＦＥＴ１３，１４，１５と、抵抗１６と、
ＮＰＮ形バイポーラトランジスタ１７，１８と、高電位
（Ｖｃｃ）端子６０と、出力（ＯＵＴ）端子６２と、低
電圧端子６１とを備えている。
【００１０】トランジスタ１７のベースと入力端子５０
との間に、ＦＥＴ１１が介在し、トランジスタ１７，１
８は直列接続され、その共通接続点を出力端子６２とな
し、ＦＥＴ１４，１５はトランジスタ１７，１８のベー
ス間に直列接続され、その共通接続点を出力端子６２と
なし、制御端子５１はＦＥＴ１１，１２，１３，１４の
ゲートに接続し、入力端子５０とＦＥＴ１５のゲートと
間にはＦＥＴ１２を介在させ、ＦＥＴ１５のゲートと高
電位端子６０との間にＦＥＴ１３が接続され、トランジ
スタ１８のベースと低電圧端子６１との間に抵抗１６が
接続される。
との間に、ＦＥＴ１１が介在し、トランジスタ１７，１
８は直列接続され、その共通接続点を出力端子６２とな
し、ＦＥＴ１４，１５はトランジスタ１７，１８のベー
ス間に直列接続され、その共通接続点を出力端子６２と
なし、制御端子５１はＦＥＴ１１，１２，１３，１４の
ゲートに接続し、入力端子５０とＦＥＴ１５のゲートと
間にはＦＥＴ１２を介在させ、ＦＥＴ１５のゲートと高
電位端子６０との間にＦＥＴ１３が接続され、トランジ
スタ１８のベースと低電圧端子６１との間に抵抗１６が
接続される。
【００１１】即ち、本実施例のバッファ回路は、入力信
号を第１のＮチャネルＭＯＳＦＥＴ１１のソースと第２
のＮチャネルＭＯＳＦＥＴ１２のソースに加え、制御信
号を前記第１のＮチャネルＭＯＳＦＥＴ１１との前記第
２のＮチャネルＭＯＳＦＥＴ１２と第１のＰチャネルＭ
ＯＳＦＥＴ１３と第２のＰチャネルＭＯＳＦＥＴ１４の
各ゲートにそれぞれ加え、前記第１のＰチャネルＭＯＳ
ＦＥＴ１４のソースを高電位に接続し、前記第１のＮチ
ャネル形ＭＯＳＦＥＴ１１のドレインと前記第２のＰチ
ャネルＭＯＳＦＥＴ１４のソースを第１のＮＰＮ形トラ
ンジスタ１７のベースへ接続し、前記第１のＮＰＮ形ト
ランジスタ１７のコレクタを高電位に接続し、前記第２
のＮチャネルＭＯＳＦＥＴ１２のドレインと前記第１の
ＰチャネルＭＯＳＦＥＴ１３のドレインを接続して、第
３のＰチャネルＭＯＳＦＥＴ１５のゲートへ接続し、前
記第３のＰチャネルＭＯＳＦＥＴ１５のドレインを第２
のＮＰＮ形トランジスタ１８のベースへ接続し、前記第
２のＮＰＮ形トランジスタ１８のベースから負荷素子を
通して低電位へ接続し、前記第２のＮＰＮ形トランジス
タ１８のエミッタを低電位へ接続し、前記第１のＮＰＮ
形トランジスタ１７のエミッタと前記第２のＰチャネル
ＭＯＳＦＥＴ１４のドレインと前記第３のＰチャネルＭ
ＯＳＦＥＴ１５のソースと前記第２のＮＰＮ形トランジ
スタ１８のコレクタとを互いに接続して出力端子とした
ことを特徴とする。
号を第１のＮチャネルＭＯＳＦＥＴ１１のソースと第２
のＮチャネルＭＯＳＦＥＴ１２のソースに加え、制御信
号を前記第１のＮチャネルＭＯＳＦＥＴ１１との前記第
２のＮチャネルＭＯＳＦＥＴ１２と第１のＰチャネルＭ
ＯＳＦＥＴ１３と第２のＰチャネルＭＯＳＦＥＴ１４の
各ゲートにそれぞれ加え、前記第１のＰチャネルＭＯＳ
ＦＥＴ１４のソースを高電位に接続し、前記第１のＮチ
ャネル形ＭＯＳＦＥＴ１１のドレインと前記第２のＰチ
ャネルＭＯＳＦＥＴ１４のソースを第１のＮＰＮ形トラ
ンジスタ１７のベースへ接続し、前記第１のＮＰＮ形ト
ランジスタ１７のコレクタを高電位に接続し、前記第２
のＮチャネルＭＯＳＦＥＴ１２のドレインと前記第１の
ＰチャネルＭＯＳＦＥＴ１３のドレインを接続して、第
３のＰチャネルＭＯＳＦＥＴ１５のゲートへ接続し、前
記第３のＰチャネルＭＯＳＦＥＴ１５のドレインを第２
のＮＰＮ形トランジスタ１８のベースへ接続し、前記第
２のＮＰＮ形トランジスタ１８のベースから負荷素子を
通して低電位へ接続し、前記第２のＮＰＮ形トランジス
タ１８のエミッタを低電位へ接続し、前記第１のＮＰＮ
形トランジスタ１７のエミッタと前記第２のＰチャネル
ＭＯＳＦＥＴ１４のドレインと前記第３のＰチャネルＭ
ＯＳＦＥＴ１５のソースと前記第２のＮＰＮ形トランジ
スタ１８のコレクタとを互いに接続して出力端子とした
ことを特徴とする。
【００１２】図１において、本実施例は、出力段に２つ
のバイポーラトランジスタ１７，１８をＶｃｃと低電位
との間に直列に接続し、ＮＰＮ形トランジスタ１７がオ
ンすると、出力ＯＵＴは“１”になり、ＮＰＮ形トラン
ジスタ１８がオンすると出力ＯＵＴは“０”になり、両
方のトランジスタがオフの時出力ＯＵＴは“Ｚ”とな
る。
のバイポーラトランジスタ１７，１８をＶｃｃと低電位
との間に直列に接続し、ＮＰＮ形トランジスタ１７がオ
ンすると、出力ＯＵＴは“１”になり、ＮＰＮ形トラン
ジスタ１８がオンすると出力ＯＵＴは“０”になり、両
方のトランジスタがオフの時出力ＯＵＴは“Ｚ”とな
る。
【００１３】入力信号ＩＮと制御信号ＣＯＮＴとのＡＮ
Ｄ信号でＮＰＮ形トランジスタ１７を駆動し、入力信号
ＩＮが“０”で制御信号ＣＯＮＴが“１”の時のＰチャ
ネルＭＯＳＦＥＴ１５をオンさせ、ＮＰＮトランジスタ
１８を駆動している。抵抗１６は、出力ＯＵＴが“０”
から“１”になる時に、ＮＰＮ形トランジスタ１８のベ
ース電荷を放電するものである。
Ｄ信号でＮＰＮ形トランジスタ１７を駆動し、入力信号
ＩＮが“０”で制御信号ＣＯＮＴが“１”の時のＰチャ
ネルＭＯＳＦＥＴ１５をオンさせ、ＮＰＮトランジスタ
１８を駆動している。抵抗１６は、出力ＯＵＴが“０”
から“１”になる時に、ＮＰＮ形トランジスタ１８のベ
ース電荷を放電するものである。
【００１４】次に図２の真理値表を用いて動作を詳しく
説明する。制御信号ＣＯＮＴが“０”の時、入力信号Ｉ
Ｎには関らず、ＮチャネルＭＯＳＦＥＴ１１はオフ、Ｐ
チャネルＭＯＳＦＥＴ１４はオンになるので、ＮＰＮ形
トランジスタ１７はベース電荷が放電されてオフにな
る。またＮチャネルＭＯＳＦＥＴ１２はオフ、Ｐチャネ
ルＭＯＳＦＥＴ１３はオンになるので、Ｂ点のレベルは
“１”になり、ＰチャネルＭＯＳＦＥＴ１５はオフにし
て、ＮＰＮ形トランジスタ１８はオフになる。従って、
出力ＯＵＴは“Ｚ”になる。
説明する。制御信号ＣＯＮＴが“０”の時、入力信号Ｉ
Ｎには関らず、ＮチャネルＭＯＳＦＥＴ１１はオフ、Ｐ
チャネルＭＯＳＦＥＴ１４はオンになるので、ＮＰＮ形
トランジスタ１７はベース電荷が放電されてオフにな
る。またＮチャネルＭＯＳＦＥＴ１２はオフ、Ｐチャネ
ルＭＯＳＦＥＴ１３はオンになるので、Ｂ点のレベルは
“１”になり、ＰチャネルＭＯＳＦＥＴ１５はオフにし
て、ＮＰＮ形トランジスタ１８はオフになる。従って、
出力ＯＵＴは“Ｚ”になる。
【００１５】入力信号ＩＮが“０”で制御信号ＣＯＮＴ
が“１”の時、ＮチャネルＭＯＳＦＥＴ１１はオン、Ｐ
チャネルＭＯＳＦＥＴ１４はオフになるので、Ａ点のレ
ベルは“１”になり、ＮＰＮ形トランジスタ１７はオフ
になる。またＮチャネルＭＯＳＦＥＴ１２はオン、Ｐチ
ャネルＭＯＳＦＥＴ１３はオフになるので、Ｂ点のレベ
ルは“０”になり、ＰチャネルＭＯＳＦＥＴ１５はオン
して、ＮＰＮ形トランジスタ１８はオンになる。従っ
て、出力ＯＵＴは“０”になる。
が“１”の時、ＮチャネルＭＯＳＦＥＴ１１はオン、Ｐ
チャネルＭＯＳＦＥＴ１４はオフになるので、Ａ点のレ
ベルは“１”になり、ＮＰＮ形トランジスタ１７はオフ
になる。またＮチャネルＭＯＳＦＥＴ１２はオン、Ｐチ
ャネルＭＯＳＦＥＴ１３はオフになるので、Ｂ点のレベ
ルは“０”になり、ＰチャネルＭＯＳＦＥＴ１５はオン
して、ＮＰＮ形トランジスタ１８はオンになる。従っ
て、出力ＯＵＴは“０”になる。
【００１６】入力信号ＩＮが“１”で制御信号ＣＯＮＴ
が“１”の時、ＮチャネルＭＯＳＦＥＴ１１はオン、Ｐ
チャネルＭＯＳＦＥＴ１４はオフになるので、Ａ点のレ
ベルは“１”になり、ＮＰＮ形トランジスタ１７はオン
になる。また、ＮチャネルＭＯＳＦＥＴ１２はオン、Ｐ
チャネルＭＯＳＦＥＴ１３はオフにはるので、Ｂ点のは
“１”になり、ＰチャネルＭＯＳＦＥＴ１５はオフし
て、ＮＰＮ形トランジスタ１８はオフになる。従って、
出力ＯＵＴは“１”になる。この様に図１の回路は３ス
テート・バッファ回路として動作する。
が“１”の時、ＮチャネルＭＯＳＦＥＴ１１はオン、Ｐ
チャネルＭＯＳＦＥＴ１４はオフになるので、Ａ点のレ
ベルは“１”になり、ＮＰＮ形トランジスタ１７はオン
になる。また、ＮチャネルＭＯＳＦＥＴ１２はオン、Ｐ
チャネルＭＯＳＦＥＴ１３はオフにはるので、Ｂ点のは
“１”になり、ＰチャネルＭＯＳＦＥＴ１５はオフし
て、ＮＰＮ形トランジスタ１８はオフになる。従って、
出力ＯＵＴは“１”になる。この様に図１の回路は３ス
テート・バッファ回路として動作する。
【００１７】図３は本発明の第２の実施例の３ステート
・バッファ回路を示す回路図である。
・バッファ回路を示す回路図である。
【００１８】図３において、本実施例のバッファ回路
は、図１の回路の抵抗１６の代わりにＮチャネルＭＯＳ
ＦＥＴ２６を用いたものである。ＦＥＴ２６のゲートは
出力端子に接続されている。その他の部分は、図１と同
様であるので、説明を省略する。
は、図１の回路の抵抗１６の代わりにＮチャネルＭＯＳ
ＦＥＴ２６を用いたものである。ＦＥＴ２６のゲートは
出力端子に接続されている。その他の部分は、図１と同
様であるので、説明を省略する。
【００１９】図３の動作は、図４の真理値表に示す様
に、入力信号ＩＮが“１”で制御信号ＣＯＮＴが“１”
の時に出力ＯＵＴが“１”になり、ＮチャネルＭＯＳＦ
ＥＴ２６がオンしてＮＰＮ形トランジスタ２８のベース
電荷を放電している。それ以外の時には、ＮチャネルＭ
ＯＳＦＥＴ２６はオフしている。
に、入力信号ＩＮが“１”で制御信号ＣＯＮＴが“１”
の時に出力ＯＵＴが“１”になり、ＮチャネルＭＯＳＦ
ＥＴ２６がオンしてＮＰＮ形トランジスタ２８のベース
電荷を放電している。それ以外の時には、ＮチャネルＭ
ＯＳＦＥＴ２６はオフしている。
【００２０】
【発明の効果】以上説明したように、本発明は、出力段
にバイポーラトランジスタを使用することにより、小面
積で大容量負荷を駆動することができ、また従来例より
も論理段数並びに素子数を削減することができ、入力か
ら出力までの遅延時間を短くすることができるという効
果がある。
にバイポーラトランジスタを使用することにより、小面
積で大容量負荷を駆動することができ、また従来例より
も論理段数並びに素子数を削減することができ、入力か
ら出力までの遅延時間を短くすることができるという効
果がある。
【図１】本発明の第１の実施例のステート・バッファ回
路の回路図である。
路の回路図である。
【図２】図１の回路動作を説明するための真理値表を示
す図である。
す図である。
【図３】本発明の第２の実施例の回路図である。
【図４】図３の回路動作を説明するための真理値表を示
す図である。
す図である。
【図５】従来例の３ステート・バッファ回路の回路図で
ある。
ある。
【図６】図５の回路動作を説明するための真理値表を示
す図である。
す図である。
ＩＮ 入力信号 ＣＯＮＴ 制御信号 Ｖｃｃ 高電位 ＯＵＴ 出力信号 ３１，３４，３５，３７，３８ インバータ ３３ ２入力ＮＡＮＤゲート ３２ ２入力ＮＯＲゲート １３，１４，１５，２３，２４，２５，３６ Ｐチャ
ネルＭＯＳＦＥＴ １１，１２，２１，２２，２６，３９ ＮチャネルＭ
ＯＳＦＥＴ １７，１８，２７，２８ ＮＰＮ形トランジスタ １６ 抵抗 ５０ 入力端子 ５１ 制御端子 ６０ 高電位端子 ６１ 低電位端子 ６２ 出力端子
ネルＭＯＳＦＥＴ １１，１２，２１，２２，２６，３９ ＮチャネルＭ
ＯＳＦＥＴ １７，１８，２７，２８ ＮＰＮ形トランジスタ １６ 抵抗 ５０ 入力端子 ５１ 制御端子 ６０ 高電位端子 ６１ 低電位端子 ６２ 出力端子
Claims (1)
- 【請求項１】 第１，第２の定電源間に第１，第２のバ
イポーラトランジスタの第１の直列体を接続し、前記第
１の直列体の共通接続点を出力端子に接続し、前記第
１，第２のバイポーラトランジスタのベース間に第１，
第２の電界効果トランジスタの第２の直列体を接続し、
前記第２の直列体の共通接続点を前記出力端子に接続
し、前記第１の定電源と前記第２の電界効果トランジス
タのゲートとの間に第３の電界効果トランジスタを接続
し、入力端子と前記第１のバイポーポーラトランジスタ
のベースとの間に第４の電界効果トランジスタを接続
し、前記入力端子と前記第２の電界効果トランジスタの
ゲートとの間に第５の電界効果トランジスタを接続し、
前記第１，第３，第４，第５の電界効果トランジスタの
ゲートを制御端子に接続し、前記第２のバイポーラトラ
ンジスタのベースと前記第２の定電源との間に抵抗また
は電界効果トランジスタを介在させたことを特徴とする
３ステート・バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4064417A JP2785569B2 (ja) | 1992-03-23 | 1992-03-23 | ３ステート・バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4064417A JP2785569B2 (ja) | 1992-03-23 | 1992-03-23 | ３ステート・バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05268052A JPH05268052A (ja) | 1993-10-15 |
| JP2785569B2 true JP2785569B2 (ja) | 1998-08-13 |
Family
ID=13257690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4064417A Expired - Fee Related JP2785569B2 (ja) | 1992-03-23 | 1992-03-23 | ３ステート・バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2785569B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100347148B1 (ko) * | 2000-10-06 | 2002-08-03 | 주식회사 하이닉스반도체 | 출력 구동 회로 |
-
1992
- 1992-03-23 JP JP4064417A patent/JP2785569B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05268052A (ja) | 1993-10-15 |
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Legal Events
| Date | Code | Title | Description |
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