KR100347148B1 - 출력 구동 회로 - Google Patents

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Abstract

본 발명은 출력구동회로에 관한 것으로, 서로 다른 전원전압을 사용하는 디바이스와의 인터페이스를 용이하게 할 수 있도록 한 것이다. 이를 위하여 본 발명은 출력인에이블신호가 게이트에, 소스와 기판에 접지전압이 인가된 제1 엔모스트랜지스터와; 게이트에 상기 출력인에이블신호가 인가되고, 소스에 상기 제1 엔모스트랜지스터의 드레인에 접속된 제1 피모스트랜지스터와; 소스에 전원전압이 인가되고, 게이트에 상기 제1 엔모스트랜지스터의 드레인이, 드레인에 상기 제1 피모스트랜지스터의 드레인이 접속된 제2 피모스트랜지스터와; 게이트에 제1 구동신호가 인가되고, 소스에 상기 제2 피모스트랜지스터의 드레인이, 기판이 상기 제1,제2 피모스트랜지터의 기판과 공통 접속된 제3 피모스트랜지스터와; 콜렉터에 상기 제3 피모스트랜지스터의 드레인이 접속되고, 게이트에 제2 구동신호가, 에미터에 접지전압이 인가된 피엔피형트랜지스터와; 소스에 전원전압이 인가되고, 게이트에 상기 제3 피모스트랜지스터의 드레인이 접속되며, 기판이 드레인에 공통 접속된 제4 피모스트랜지스터와; 게이트에 전원전압이 인가되고, 소스에 상기 제3 피모스트랜지스터의 드레인이, 드레인에 상기 제3 피모스트랜지스터의 드레인이 접속된 제5 피모스트랜지스터와; 상기 제4,5 피모스트랜지스터의 기판은 상기 제1,2,3 피모스트랜지스터의 기판과 공통 접속되고, 상기 피엔피형트랜지스터의 콜렉터측에서 출력신호가 출력되도록 구성한다.

Description

출력 구동 회로{OUTPUT DRIVING CIRCUIT}
본 발명은 출력 구동회로에 관한 것으로, 특히 서로 다른 전원전압을 사용하는 디바이스와의 인터페이스를 용이하게 할 수 있도록 한 출력구동회로에 관한 것이다.
도1은 종래 출력 구동회로의 구성을 보인 회로도로서, 이에 도시된 바와같이 출력인에이블신호(OE)와 데이터를 입력받아 낸드연산하는 낸드게이트(NA1)와;상기 출력인에이블신호(OE)를 반전하는 인버터(IN1)와; 상기 인버터(IN1)의 출력신호와 상기 데이터를 입력받아 이를 노아 연산하는 노아게이트(NOR1)와; 기판과 소스에 전원전압(VDD)이 인가되고, 게이트에 상기 낸드게이트(NA1)의 출력신호가 인가된 피모스트랜지스터(PM1)와; 기판과 소스에 접지전압(VSS)이 인가되고, 게이트에 상기 노아게이트(NOR1)의 출력신호가 인가되며, 드레인에 상기 피모스트랜지스터 (PM1)의 드레인이 접속된 엔모스트랜지스터(NM1)와; 상기 엔모스트랜지스터 (NM1)의 드레인측에서 출력신호가 출력되도록 구성되며, 이와같이 구성된 종래 장치의 동작을 설명한다.
먼저, 출력인에이블신호(OE)가 '하이'이면, 낸드게이트(NA1) 및 노아게이트 (NOR1)의 출력은 데이터의 역상이 되고, 이에 따라 상기 데이터의 상태에 따라 피모스트랜지스터(PM1) 또는 엔모스트랜지스터(NM1)중 어느 하나가 턴온되어, 전원전압(VDD) 레벨 또는 접지전압(VSS) 레벨의 신호를 출력하게 된다.
한편, 출력인에이블신호(OE)가 '로우'이면, 낸드게이트(NA1)의 출력은 데이터에 상관없이 항상 '하이' 상태가 되어 피모스트랜지스터(PM1)는 턴오프되고, 노아게이트(NOR1)의 출력은 데이터에 상관없이 항상 '로우' 상태가 되어 엔모스트랜지스터(NM1)는 턴오프되며, 이에 따라 하이 임피턴스 상태의 신호가 출력되는데, 이때 상기 출력단에 전원전압(VDD) 보다 더 큰 전압이 걸리게 되면 출력단이 트리 스+테이트를 유지하지 못한다.
도2는 상기 도1의 단면도로서, 출력전압이 VDD+Vton(PN다이오드 턴온전압)이상이 되면 피모스트랜지스터(PM1)의 드레인과 N-웰 벌크 사이의 PN다이오드가 턴온되어 출력단과 전원전압(VDD) 사이에 전류패스가 형성되고, 출력전압이 VDD-Vton (PN다이오드 턴온전압) 보다 낮은 전압이 걸리게 되면, 엔모스트랜지스터(NM1)의 드레인과 기판사이의 PN다이오드가 턴온되어 출력단과 접지전압(VSS) 사이에 전류패스가 형성되어 전류가 흐르게 되는데, 이와같이 전원전압(VDD) 보다 더 큰 전압이 출력단에 걸리게 되면 전원전압(VDD) 또는 접지전압(VSS) 방향으로 전류패스가 형성되어 과도한 전류가 디바이스내로 흐르게 되고, 이로 인해 디바이스가 손상되게 된다.
도3은 미국 특허 4,782,250의 회로도로서, 전원전압(VDD) 보다 높은 전압이 출력단에 걸렸을 때 그 전원전압(VDD) 방향으로 전류패스가 형성되지 않도록 한 것으로, 이에 도시한 바와같이 출력인에이블신호(OE)와 데이터를 입력받아 낸드연산하는 낸드게이트(NA10)와; 상기 출력인에이블신호(OE)를 반전하는 인버터(IN10)와; 게이트에 전원전압(VDD)이, 기판에 접지전압(VSS)이 인가된 제1 엔모스트랜지스터(NM10)와; 드레인에 상기 제1 엔모스트랜지스터(NM10)의 소스가 접속되고, 게이트에 출력인에이블신호(OE)가, 소스와 기판에 접지전압(VSS)이 인가된 제2 엔모스트랜지스터(NM11)와; 상기 인버터(IN10)의 출력신호와 데이터를 입력받아 노아연산하는 노아게이트(NOR10)와; 소스에 상기 제1 엔모스트랜지스터(NM10)의 드레인이 접속되고, 게이트에 출력인에이블신호(OE)가 인가된 제1 피모스트랜지스터(PM10)와; 게이트에 상기 제1 엔모스트랜지스터(NM10)의 드레인이, 드레인에 상기 제1 피모스트랜지스터(PM10)의 드레인이 접속되고, 소스에 전원전압(VDD)이 인가된 제2 피모스트랜지스터(PM11)와; 게이트에 상기 낸드게이트(NA10)의 출력신호가 인가되고, 소스에 상기 제2 피모스트랜지스터(PM11)의 드레인이, 기판에 상기 제2 피모스트랜지스터(PM11)의 기판이 접속된 제3 피모스트랜지스터(PM12)와; 소스에 전원전압 (VDD)이 인가되고, 기판과 드레인에 상기 제3 피모스트랜지스터(PM12)의 기판이, 게이트에 상기 제3 피모스트랜지스터(PM12)의 드레인이 접속된 제4 피모스트랜지스터 (PM13)와; 게이트에 전원전압(VDD)이, 기판에 접지전압 (VSS)이 인가되고, 드레인에 상기 제3 피모스트랜지스터(PM12)의 드레인이 접속된 제3 엔모스트랜지스터 (NM12)와; 게이트에 상기 노아게이트(NOR10)의 출력신호가, 소스와 기판에 접지전압 (VSS)이 인가되고, 드레인에 상기 제3 엔모스트랜지스터(NM12)의 드레인이 접속된 제4 엔모스트랜지스터 (NM13)와; 상기 제3 엔모스트랜지스터(NM12)의 드레인측에서 출력신호가 출력되도록 구성하며, 이와같이 구성된 장치의 동작을 간략히 설명한다.
우선, 출력인에이블신호(OE)가 '하이'이면 도4와 같은 등가회로를 이루는데,즉 제2 엔모스트랜지스터(NM11)가 턴온되어 피모스트랜지스터 (PM11)의 게이트에 접지전압 (VSS)이 인가되어 턴온되고, 피모스트랜지스터 (PM10)는 턴오프된다.
이때, 피모스트랜지스터(PM13)의 소스에 인가된 전원전압(VDD)이 출력전압 (OUTPUT) 보다 높을 경우에 그 피모스트랜지스터(PM13)는 턴온되어 피모스트랜지스터(PM11),(PM12)의 벌크 바이어스를 전원전압(VDD)에 연결시키고, 상기 피모스트랜지스터(PM13)의 소스에 인가된 전원전압(VDD)이 출력전압(OUTPUT) 보다 낮을 경우에 그 피모스트랜지스터(PM13)는 오프되어 상기 피모스트랜지스터(PM11),(PM12)의 벌크 바이어스는 플로우팅된다.
한편, 출력인에이블신호(OE)가 '로우'이면 도5와 같은 등가회로를 이루는데, 즉 출력전압(OUTPUT)이 전원전압(VDD) 보다 높은 전압 (VDD+Vtpmos)으로 걸리게 되면, 피모스트랜지스터(PM12)는 턴온되고, 이때 피모스트랜지스터(PM11)의 게이트와 드레인이 동일전압이므로 그 피모스트랜지스터(PM11)는 턴오프되어 전원전압(VDD)과 출력전압(OUTPUT) 사이에 전류 패스가 형성되지 않는다.
그러나, 상기 출력전압(OUTPUT)이 접지전압(VSS) 보다 낮은 전압으로 걸리게 되면 엔모스트랜지스터(NM)의 드레인과 기판사이의 다이오드가 턴온되어 출력단과 접지전압(VSS) 사이에 전류패스가 형성된다.
즉, 상기와 같이 동작하는 종래장치는 출력전압이 접지전압 보다 낮은 전압으로 걸릴 경우에 출력단과 접지전압단 사이에 전류패스가 형성되어 과도한 전류가 디바이스내로 흐름으로 인하여 디바이스가 손상되는 문제점이 있었다.
또한, 전원전압 보다 더 큰 전압이 출력단에 걸리게 되면 전원전압 또는 접지전압 방향으로 전류패스가 형성되어 과도한 전류가 디바이스내로 흐름으로 인하여 디바이스가 손상되는 문제점이 있었다.
따라서, 상기와 같은 문제점을 감안하여 창안한 본 발명은 싱글웰 공정으로 네가티브전원 또는 그라운드 전원보다 더 낮은 전압이 출력단에 걸렸을 경우에도 전류패스가 형성되지 않도록 하여 서로 다른 전원전압을 가진 디바이스간의 인터페이스를 수행하도록 한 출력구동회로를 제공함에 그 목적이 있다.
도1은 종래 출력구동회로의 실시예에 대한 구성을 보인 회로도.
도2는 도1에 있어서의 단면도.
도3은 종래 출력구동회로의 실시예에 대한 구성을 보인 회로도.
도4는 도3에 있어서, 출력인에이블신호가 하이일때의 등가회로도.
도5는 도3에 있어서, 출력인에이블신호가 로우일때의 등가회로도.
도6은 본 발명 출력구동회로의 구성을 보인 회로도.
도7은 도6에 있어서, 출력인에이블신호가 하이일 때의 등가회로도.
도8은 도6에 있어서, 출력인에이블신호가 로우일 때의 등가회로도.
도9는 도6에 있어서, 제2 구동신호를 생성하는 베이스신호발생부의 구성을 보인 회로도.
*****도면의 주요부분에 대한 부호의 설명*****
100:베이스신호발생부
상기와 같은 목적을 달성하기 위한 본 발명은 출력인에이블신호가 게이트에, 소스와 기판에 접지전압이 인가된 제1 엔모스트랜지스터와; 게이트에 상기 출력인에이블신호가 인가되고, 소스에 상기 제1 엔모스트랜지스터의 드레인에 접속된 제1 피모스트랜지스터와; 소스에 전원전압이 인가되고, 게이트에 상기 제1 엔모스트랜지스터의 드레인이, 드레인에 상기 제1 피모스트랜지스터의 드레인이 접속된 제2 피모스트랜지스터와; 게이트에 제1 구동신호가 인가되고, 소스에 상기 제2 피모스트랜지스터의 드레인이, 기판이 상기 제1,제2 피모스트랜지터의 기판과 공통 접속된 제3 피모스트랜지스터와; 콜렉터에 상기 제3 피모스트랜지스터의 드레인이 접속되고, 게이트에 제2 구동신호가, 에미터에 접지전압이 인가된 피엔피형트랜지스터와; 소스에 전원전압이 인가되고, 게이트에 상기 제3 피모스트랜지스터의 드레인이 접속되며, 기판이 드레인에 공통 접속된 제4 피모스트랜지스터와; 게이트에 전원전압이 인가되고, 소스에 상기 제3 피모스트랜지스터의 드레인이, 드레인에 상기 제3피모스트랜지스터의 드레인이 접속된 제5 피모스트랜지스터와; 상기 제4,5 피모스트랜지스터의 기판은 상기 제1,2,3 피모스트랜지스터의 기판과 공통 접속되고, 상기 피엔피형트랜지스터의 콜렉터측에서 출력신호가 출력되도록 구성한 것을 특징으로 한다.
이하, 본 발명에 의한 출력구동회로의 작용 및 효과를 첨부한 도면을 참조하여 상세히 설명한다.
도6은 본 발명 출력 구동회로의 구성을 보인 회로도로서, 이에 도시한 바와같이 출력인에이블신호(OE)가 게이트에, 소스와 기판에 접지전압 (VSS)이 인가된 제1 엔모스트랜지스터(NM100)와; 게이트에 상기 출력인에이블신호(OE)가 인가되고, 소스에 상기 제1 엔모스트랜지스터(NM100)의 드레인에 접속된 제1 피모스트랜지스터(PM102)와; 소스에 전원전압(VDD)이 인가되고, 게이트에 상기 제1 엔모스트랜지스터 (NM100)의 드레인이, 드레인에 상기 제1 피모스트랜지스터(PM102)의 드레인이 접속된 제2 피모스트랜지스터(PM100)와; 게이트에 제1 구동신호(DRV1)가 인가되고, 소스에 상기 제2 피모스트랜지스터(PM100)의 드레인이, 기판이 상기 제1,제2 피모스트랜지터 (PM102)(PM100)의 기판과 공통 접속된 제3 피모스트랜지스터(PM101)와; 콜렉터에 상기 제3 피모스트랜지스터(PM101)의 드레인이 접속되고, 게이트에 제2 구동신호(DRV2)가, 에미터에 접지전압(VSS)이 인가된 피엔피형트랜지스터(Q1)와; 소스에 전원전압(VDD)이 인가되고, 게이트에 상기 제3 피모스트랜지스터 (PM101)의 드레인이 접속되며, 기판이 드레인에 공통 접속된 제4 피모스트랜지스터(PM103)와; 게이트에 전원전압(VDD)이 인가되고, 소스에 상기 제3 피모스트랜지스터 (PM101)의드레인이, 드레인에 상기 제3 피모스트랜지스터(PM101)의 드레인이 접속된 제5 피모스트랜지스터(PM104)와; 상기 제4,5 피모스트랜지스터(PM103),(PM104)의 기판은 상기 제1,2,3 피모스트랜지스터(PM100~102)의 기판과 공통 접속되고, 상기 피엔피형트랜지스터 (Q1)의 콜렉터측에서 출력신호(OUTPUT)가 출력되도록 구성하며, 이와같이 구성한 본 발명의 동작을 설명한다.
먼저, 피모스트랜지스터(PM100),(PM101)는 풀업 저항으로서의 역활을 하고, 피엔피형트랜지스터(Q1)는 풀다운 저항의 역활을 수행하게 되는데, 출력인에이블신호(OE)가 '하이'상태일 때 피모스트랜지스터(PM102)가 턴오프되고, 엔모스트랜지스터 (NM100)가 턴온되어 피모스트랜지스터 (PM100)의 게이트에 접지전압(VSS)이 인가되며, 이로 인해 그 피모스트랜지스터(PM100)는 턴온된다.
이때, 피모스트랜지스터(PM103)(PM104)는 상기 피모스트랜지스터 (P100~P102)의 벌크(BULK) 바이어스를 전원전압(VDD),출력노드(OUTPUT)중 높은 전위쪽으로 연결시키는데, 여기서, 상기 전원전압이 출력노드에 걸리는 전압보다 높으면 피모스트랜지스터(PM103)가 턴온되어 상기 피모스트랜지스터((PM100~102)의 벌크 바이어스가 전원전압측에 연결되고, 전원전압이 출력노드에 걸리는 전압보다 낮은 전압이면 피모스트랜지스터(PM104)가 턴온되어 벌크(BULK) 바이어스(BIAS)가 출력노드로 연결된다.
여기서, 도7은 상기 출력인에이블신호(OE)가 '하이'상태일 때의 등가회로로서, 제1 구동신호(DRV1)와 제2 구동신호(DRV2)에 따라 출력 (OUTPUT)이 결정되는데, 그 제1 구동신호(DRV1)와 제2 구동신호(DRV2)는 서로 반전된 레벨을 가진 신호이다.
상기 제1 구동신호(DRV1)가 '로우'이면 피모스트랜지스터(PM101)가 턴온되어 출력신호는 '하이' 상태가 되고, 상기 제2 구동신호(DRV2)가 '로우'가 되면 피엔피형트랜지스터(Q1)가 턴온되어 출력신호는 '로우' 상태가 된다.
도8은 출력인에이블신호(OE)가 '로우'상태일 때의 등가회로도로서, 제1 구동신호(DRV1)가 '하이' 상태가 되면 제2 구동신호(DRV2)는 플로우팅 상태가 되어 피모스트랜지스터(PM101)와 피엔피형트랜지스터(Q1)를 턴오프시키게 되고, 이에 따라 출력(OUTPUT)은 트리 스테이트 상태가 된다.
이때, 출력단(OUTPUT)에 전원전압(VDD) 보다 높은 전압이 걸리게 되면, 피모스트랜지스터(PM104)가 턴온되고, 피모스트랜지스터(PM103)는 턴오프되어 피모스트랜지스터(PM100),(PM101)의 벌크 바이어스는 출력단에 연결된다.
이에 따라, 상기 피모스트랜지스터(PM101)는 턴온되고, 피모스트랜지스터 (PM100)는 턴오프되어 출력단(OUTPUT)과 전원전압(VDD) 사이에 전류패스가 형성되지 않는다.
이때, 상기 피엔피형트랜지스터(Q1)의 에미터와 베이스 사이의 다이오드가 턴온되어 출력단(OUTPUT)과 전원전압(VDD) 사이로 전류패스가 형성될 수 있는데, 제2 구동신호(DRV2)를 이용하여 상기 출력단(OUTPUT)에 접지전압(VSS) 보다 낮은 전압이 걸리도록 하면 어느쪽으로도 전류패스가 형성되지 않는다.
여기서, 상기 제2 구동신호(DRV2)는 제1 구동신호(DRV1)와 출력인에이블신호 (OE)에 의해 베이스신호발생부(100)에서 발생하는데, 도9는 베이스신호발생부(100)의 구성을 보인 회로도로서, 이에 도시한 바와같이 게이트에 출력인에이블신호(OE)가, 소스와 기판에 전원전압(VDD)이 인가되고, 드레인에 제1 구동신호(DRV1)가 인가된 피모스트랜지스터(PM105)와; 게이트에 제2 구동신호(DRV2)가, 소스에 전원전압(VDD)이 인가된 피모스트랜지스터(PM106)와; 게이트에 출력인에이블신호(OE)가, 기판과 소스에 접지전압 (VSS)이 인가된 제1 엔모스트랜지스터(NM101)와; 게이트에 상기 제1 엔모스트랜지스터(NM101)의 드레인이, 소스에 상기 피모스트랜지스터 (PM106)의 드레인이 접속되고, 기판이 상기 피모스트랜지스터(PM106)의 기판과 접속된 피모스트랜지스터(PM107)와; 게이트에 출력인에이블신호(OE)가 인가되고, 소스에 상기 엔모스트랜지스터 (NM101)의 드레인이 접속되며, 기판이 상기 피모스트랜지스터(PM107)와 접속된 피모스트랜지스터(PM108)와; 게이트에 출력인에이블신호(OE)가 인가되고, 드레인에 상기 피모스트랜지스터 (PM 108)의 드레인이 접속되고, 기판에 접지전압(VSS)이 인가된 엔모스트랜지스터 (NM102)와; 게이트에 제1 구동신호(DRV1)가, 소스와 기판에 접지전압 (VSS)이 인가되고, 드레인에 상기 엔모스트랜지스터(NM102)의 소스가 접속된 엔모스트랜지스터(NM103)와; 소스에 전원전압(VDD)이 인가되고, 기판과 드레인이 상기 피모스트랜지스터 (PM108)의 기판에 접속되며, 게이트에 상기 엔모스트랜지스터(NM102)의 드레인이 접속된 피모스트랜지스터 (PM109)와; 기판과 소스가 상기 피모스트랜지스터(PM109)의 드레인에 접속되고, 게이트에 전원전압(VDD)이 인가되며, 드레인에 상기 엔모스트랜지스터(NM102)의 드레인이 접속된 피모스트랜지스터(PM110)와; 상기 피모스트랜지스터 (PM110)의 드레인측에서 제2 구동신호(DRV2)가 출력되도록 구성하고, 이와같이구성된 장치의 동작을 설명한다.
우선, 상기 피모스트랜지스터(PM106)(PM107)와 엔모스트랜지스터 (NM102) ,(NM103)는 인버터로서 동작하고, 피모스트랜지스터 (PM109) ,(PM110)는 피모스트랜지스터(PM106~PM108)의 벌크 바이어스를 잡아주기 위한 트랜지스터이다.
상기 엔모스트랜지스터(NM101)는 출력인에이블신호(OE)가 '하이'일때, 피모스트랜지스터(PM107)의 게이트 전압을 접지전압(VSS)으로 연결시켜 피모스트랜지스터(PM107)를 턴온시킨다.
그리고, 피모스트랜지스터(PM108)는 출력인에이블신호(OE)가 '로우'인 상태에서 턴온되어 피모스트랜지스터(PM107)의 게이트와 드레인을 쇼트시키고, 피모스트랜지스터(PM105)는 출력인에이블신호(OE)가 '로우'일 때 턴온되어 제1 구동신호 (DRV1)를 전압전압(VDD)으로 연결시킴으로써 피모스트랜지스터(PM101)를 턴오프시킨다.
즉, 출력인에이블신호(OE)가 '하이' 상태이면, 피모스트랜지스터 (PM108) (PM110)가 턴오프되고, 엔모스트랜지스터(NM101),(NM102)가 턴온된다.
이에 따라, 피모스트랜지스터(PM107)(PM109)는 턴온되고, 피모스트랜지스터 (PMPM110)는 턴오프되어, 피모스트랜지스터((PM106~PM108)의 벌크 바이어스는 전원전압(VDD)으로 연결된다.
이때, 제1 구동신호(DRV1)가 '하이'가 되면, 엔모스트랜지스터 (NM103)은 턴온되고, 피모스트랜지스터(PM106)는 턴오프되면서 제2 구동신호(DRV2)는 '로우'레벨이 되며, 이에 의해 피엔피형트랜지스터(Q1)는 턴온되어 출력(OUTPUT)은 '로우'가 된다.
한편, 상기 제1 구동신호(DRV1)가 '로우'가 되면, 피모스트랜지스터 (PM106)가 턴온, 엔모스트랜지스터(NM103)는 턴오프되고, 이에 따라 피엔피형트랜지스터 (Q1)는 턴오프, 피모스트랜지스터(PM101)가 턴온되어 출력 (OUTPUT)은 '하이'가 된다.
반대로, 상기 출력인에이블신호(OE)가 '로우'인 경우, 피모스트랜지스터 (PM102),(PM105),(PM108)가 턴온되고, 엔모스트랜지스터 (NM101) ,(NM102),(NM100)가 턴오프된다.
이때, 출력단(OUTPUT)에 전원전압(VDD) 보다 높은 전압이 걸리게 되면, 피모스트랜지스터 (PM100)는 턴오프되므로 출력단(OUTPUT)과 피모스트랜지스터 (PM100) ,(PM 101)를 통한 전원전압(VDD)으로의 전류 패스가 형성되지 않는다.
따라서, 피엔피형트랜지스터(Q1)의 에미터와 베이스 정션(Juction)의 PN다이오드에 의하여 제2 구동신호(DRV2)의 레벨은 '출력전압-Vton(다이오드 턴온전압)' 정도가 되고, 엔모스트랜지스터(NM102)가 턴오프,피모스트랜지스터(PM107)는 턴오프되어 전원전압(VDD), 접지전압(VSS) 어느 방향으로도 전류패스가 형성되지 않는다.
이상에서 상세히 설명한 바와같이 본 발명은 싱글웰 공정으로 네가티브전원 또는 그라운드 전원보다 더 낮은 전압이 출력단에 걸렸을 경우에도 전류패스가 형성되지 않도록 하여 서로 다른 전원전압을 가진 디바이스간의 인터페이스를 용이하게 수행하는 효과가 있다.

Claims (4)

  1. 출력인에이블신호(OE)가 게이트에, 소스와 기판에 접지전압(VSS)이 인가된 제1 엔모스트랜지스터(NM100)와; 게이트에 상기 출력인에이블신호 (OE)가 인가되고, 소스에 상기 제1 엔모스트랜지스터 (NM100)의 드레인에 접속된 제1 피모스트랜지스터(PM102)와; 소스에 전원전압(VDD)이 인가되고, 게이트에 상기 제1 엔모스트랜지스터 (NM100)의 드레인이, 드레인에 상기 제1 피모스트랜지스터(PM102)의 드레인이 접속된 제2 피모스트랜지스터 (PM100)와; 게이트에 제1 구동신호(DRV1)가 인가되고, 소스에 상기 제2 피모스트랜지스터(PM100)의 드레인이, 기판이 상기 제1,제2 피모스트랜지터 (PM102)(PM100)의 기판과 공통 접속된 제3 피모스트랜지스터(PM101)와; 콜렉터에 상기 제3 피모스트랜지스터(PM101)의 드레인이 접속되고, 게이트에 제2 구동신호(DRV2)가, 에미터에 접지전압(VSS)이 인가된 피엔피형트랜지스터(Q1)와; 소스에 전원전압(VDD)이 인가되고, 게이트에 상기 제3 피모스트랜지스터 (PM101)의 드레인이 접속되며, 기판이 드레인에 공통 접속된 제4 피모스트랜지스터 (PM103) 와; 게이트에 전원전압(VDD)이 인가되고, 소스에 상기 제3 피모스트랜지스터 (PM101)의 드레인이, 드레인에 상기 제3 피모스트랜지스터(PM101)의 드레인이 접속된 제5 피모스트랜지스터(PM104)와; 상기 제4,5 피모스트랜지스터(PM103),(PM104)의 기판은 상기 제1,2,3 피모스트랜지스터(PM100~102)의 기판과 공통 접속되고, 상기 피엔피형트랜지스터(Q1)의 콜렉터측에서 출력신호(OUTPUT)가 출력되도록 구성한 것을 특징으로 하는 출력구동회로.
  2. 제1 항에 있어서, 제1 구동신호(DRV1)와 출력인에이블신호(OE)에 의해 제2 구동신호를 발생하는 베이스신호발생부(100)를 포함하는 것을 특징으로 하는 출력구동회로.
  3. 제2 항에 있어서, 제1 구동신호와 제2 구동신호는 위상이 서로 반대인 것을 특징으로 하는 출력구동회로.
  4. 제2 항에 있어서, 베이스신호발생부(100)는 게이트에 출력인에이블신호(OE)가, 소스와 기판에 전원전압(VDD)이 인가되고, 드레인에 제1 구동신호(DRV1)가 인가된 피모스트랜지스터(PM105)와; 게이트에 제2 구동신호(DRV2)가, 소스에 전원전압(VDD)이 인가된 피모스트랜지스터 (PM106)와; 게이트에 출력인에이블신호(OE)가, 기판과 소스에 접지전압 (VSS)이 인가된 제1 엔모스트랜지스터(NM101)와; 게이트에 상기 제1 엔모스트랜지스터(NM101)의 드레인이, 소스에 상기 피모스트랜지스터 (PM106)의 드레인이 접속되고, 기판이 상기 피모스트랜지스터(PM106)의 기판과 접속된 피모스트랜지스터(PM107)와; 게이트에 출력인에이블신호(OE)가 인가되고, 소스에 상기 엔모스트랜지스터 (NM101)의 드레인이 접속되며, 기판이 상기 피모스트랜지스터(PM107)와 접속된 피모스트랜지스터(PM108)와; 게이트에 출력인에이블신호(OE)가 인가되고, 드레인에 상기 피모스트랜지스터 (PM108)의 드레인이 접속되고, 기판에 접지전압(VSS)이 인가된 엔모스트랜지스터 (NM102)와; 게이트에 제1 구동신호(DRV1)가, 소스와 기판에 접지전압(VSS)이 인가되고, 드레인에 상기 엔모스트랜지스터(NM102)의 소스가 접속된 엔모스트랜지스터(NM103)와; 소스에 전원전압(VDD)이 인가되고, 기판과 드레인이 상기 피모스트랜지스터 (PM108)의 기판에 접속되며, 게이트에 상기 엔모스트랜지스터(NM102)의 드레인이 접속된 피모스트랜지스터 (PM109)와; 기판과 소스가 상기 피모스트랜지스터(PM109)의 드레인에 접속되고, 게이트에 전원전압(VDD)이 인가되며, 드레인에 상기 엔모스트랜지스터(NM102)의 드레인이 접속된 피모스트랜지스터(PM110)와; 상기 피모스트랜지스터(PM110)의 드레인측에서 제2 구동신호(DRV2)가 출력되도록 구성한 것을 특징으로 하는 출력구동회로.
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