JP3190169B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- Japan
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- circuit
- test
- transistor
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【０００１】
【産業上の利用分野】本発明はテスト回路内蔵の半導体
集積回路に関するもので、より特定的には製品出荷時等
における内部回路の動作試験の際にテスト回路へ外部か
ら信号を入力するためのテスト入力回路に係わる。
集積回路に関するもので、より特定的には製品出荷時等
における内部回路の動作試験の際にテスト回路へ外部か
ら信号を入力するためのテスト入力回路に係わる。
【０００２】
【従来の技術】従来、ＬＳＩには一般にその内部回路の
動作試験を行うためにテスト回路が内蔵されている。こ
のテスト回路を用いた試験を行う場合は、外部端子から
の制御信号によってテスト回路を作動させ、このテスト
回路から被テスト回路にテスト信号を供給し、これに対
する被テスト回路の応答を確認する。よって、テスト回
路をＬＳＩ外部より操作するための信号系統がこのＬＳ
Ｉには当然に備えられている。
動作試験を行うためにテスト回路が内蔵されている。こ
のテスト回路を用いた試験を行う場合は、外部端子から
の制御信号によってテスト回路を作動させ、このテスト
回路から被テスト回路にテスト信号を供給し、これに対
する被テスト回路の応答を確認する。よって、テスト回
路をＬＳＩ外部より操作するための信号系統がこのＬＳ
Ｉには当然に備えられている。
【０００３】図３は最も初期に採用されていたテスト入
力回路の説明図である。
力回路の説明図である。
【０００４】この図に示すように、ＬＳＩ３０１の外部
ピンの中にテスト専用のピン３０２を設け、このピン３
０２から被テスト回路に制御信号を供給する。この制御
信号の電圧条件によりテストファンクションとノーマル
ファンクションとを区分する。よって、例えば出荷時
に、外部ピンをテストファンクションの電圧条件に設定
して被テスト回路を作動させる。その後は、外部ピンを
ノーマルファンクションの電圧条件にバイアスした状態
でボード上に実装しておくことで、テスト回路を非作動
の状態に保持し、内部回路をノーマルファンクションで
動作させることができる。
ピンの中にテスト専用のピン３０２を設け、このピン３
０２から被テスト回路に制御信号を供給する。この制御
信号の電圧条件によりテストファンクションとノーマル
ファンクションとを区分する。よって、例えば出荷時
に、外部ピンをテストファンクションの電圧条件に設定
して被テスト回路を作動させる。その後は、外部ピンを
ノーマルファンクションの電圧条件にバイアスした状態
でボード上に実装しておくことで、テスト回路を非作動
の状態に保持し、内部回路をノーマルファンクションで
動作させることができる。
【０００５】しかしながら、ＬＳＩの集積度は高くなる
一方であり、これに伴って多機能化し、必要とする外部
ピン数も増大する傾向にある。そんな中で、ノーマルフ
ァンクションモードの際に使用しないテスト専用のピン
にもバイアス配線を施さなければならないことが、とく
に配線ピン数が多いほど実装作業上で余分なものとなり
煩わしくなるときが出てきた。
一方であり、これに伴って多機能化し、必要とする外部
ピン数も増大する傾向にある。そんな中で、ノーマルフ
ァンクションモードの際に使用しないテスト専用のピン
にもバイアス配線を施さなければならないことが、とく
に配線ピン数が多いほど実装作業上で余分なものとなり
煩わしくなるときが出てきた。
【０００６】そこで、ノーマルファンクション用の外部
ピンをテスト用にも兼用する手法が案出された。
ピンをテスト用にも兼用する手法が案出された。
【０００７】図４は、この手法に係る従来のテスト入力
回路の構成を示すものである。
回路の構成を示すものである。
【０００８】この図において、４０１はノーマルファン
クション入力回路、４０２は被テスト回路であり、ノー
マルファンクション入力回路４０１の入力端にあたるノ
ードｎ2 が外部ピンに接続される。
クション入力回路、４０２は被テスト回路であり、ノー
マルファンクション入力回路４０１の入力端にあたるノ
ードｎ2 が外部ピンに接続される。
【０００９】４０３はテスト入力回路であり、動作電圧
設定回路４０４とバッファ回路４０５とを備えている。
動作電圧設定回路４０４はノードｎ41に対し順方向にダ
イオード接続されたＮＭＯＳトランジスタ４０４１，−
２とプルダウン用のＮＭＯＳトランジスタ４０４３とか
ら構成されており、トランジスタ４０４２，４０４３の
共通接続ノードｎ42の電位はトランジスタ４０４１，４
０４２のＶGS分だけノードｎ41の電位より下がったもの
となる。このノードｎ42がバッファ回路４０５の入力端
に接続され、このバッファ回路４０５はノードｎ42の電
圧条件によって制御されるようになっている。これによ
って、ノードｎ41の電圧条件次第でノーマルファンクシ
ョン入力回路４０１とバッファ回路４０５とを選択的に
動作させることが可能とされている。
設定回路４０４とバッファ回路４０５とを備えている。
動作電圧設定回路４０４はノードｎ41に対し順方向にダ
イオード接続されたＮＭＯＳトランジスタ４０４１，−
２とプルダウン用のＮＭＯＳトランジスタ４０４３とか
ら構成されており、トランジスタ４０４２，４０４３の
共通接続ノードｎ42の電位はトランジスタ４０４１，４
０４２のＶGS分だけノードｎ41の電位より下がったもの
となる。このノードｎ42がバッファ回路４０５の入力端
に接続され、このバッファ回路４０５はノードｎ42の電
圧条件によって制御されるようになっている。これによ
って、ノードｎ41の電圧条件次第でノーマルファンクシ
ョン入力回路４０１とバッファ回路４０５とを選択的に
動作させることが可能とされている。
【００１０】図５はノーマルファンクション入力回路４
０１とバッファ回路４０５との動作電圧条件の相違を図
解するものである。
０１とバッファ回路４０５との動作電圧条件の相違を図
解するものである。
【００１１】この図において、Ｖmin は通常動作保障範
囲（つまり、ノーマルファンクション入力回路４０１を
動作させる範囲）の最小値、Ｖmax は通常動作保障範囲
の最大値、ΔＶ1 は２ＶTH（Ｖmax ）以上・デバイス限
界以下の電圧範囲、ΔＶ2 はテスト動作許容範囲（つま
り、バッファ回路４０５を動作させる範囲）である。図
のように、ノーマルファンクション入力回路４０１の動
作保障範囲はトランジスタ４０４１，４０４２の２ＶTH
分未満の範囲に収容される。ノーマルファンクション入
力回路４０１の動作保障範囲の最大値Ｖmax と、この２
ＶTHとの関係はＶmax <<２ＶTHであり、このような関係
にある２ＶGS以上の電圧でバッファ回路４０５を動作さ
せる。よって、テスト時には２ＶTHより十分に大きく、
かつデバイス限界より十分に小さいΔＶ2 の範囲でノー
ドｎ41に接続された外部ピンの電圧を印加することによ
り、ノーマルファンクション入力回路４０１は動作させ
ずに、バッファ回路４０５だけを動作させ、通常使用時
にはＶmin 〜Ｖmax の範囲で当該外部ピンに電圧を印加
することにより、バッファ回路４０５は動作させずノー
マルファンクション入力回路４０１だけ動作させること
ができる。
囲（つまり、ノーマルファンクション入力回路４０１を
動作させる範囲）の最小値、Ｖmax は通常動作保障範囲
の最大値、ΔＶ1 は２ＶTH（Ｖmax ）以上・デバイス限
界以下の電圧範囲、ΔＶ2 はテスト動作許容範囲（つま
り、バッファ回路４０５を動作させる範囲）である。図
のように、ノーマルファンクション入力回路４０１の動
作保障範囲はトランジスタ４０４１，４０４２の２ＶTH
分未満の範囲に収容される。ノーマルファンクション入
力回路４０１の動作保障範囲の最大値Ｖmax と、この２
ＶTHとの関係はＶmax <<２ＶTHであり、このような関係
にある２ＶGS以上の電圧でバッファ回路４０５を動作さ
せる。よって、テスト時には２ＶTHより十分に大きく、
かつデバイス限界より十分に小さいΔＶ2 の範囲でノー
ドｎ41に接続された外部ピンの電圧を印加することによ
り、ノーマルファンクション入力回路４０１は動作させ
ずに、バッファ回路４０５だけを動作させ、通常使用時
にはＶmin 〜Ｖmax の範囲で当該外部ピンに電圧を印加
することにより、バッファ回路４０５は動作させずノー
マルファンクション入力回路４０１だけ動作させること
ができる。
【００１２】ところが、微細化が進むほど小さくなるた
め、テストモードとノーマルモードとの間のテスト動作
許容範囲を十分大きくとる事が難しくなってきており、
外来ノイズが原因でノーマルファンクションでの安定し
た動作が危ぶまれるようになってきた。
め、テストモードとノーマルモードとの間のテスト動作
許容範囲を十分大きくとる事が難しくなってきており、
外来ノイズが原因でノーマルファンクションでの安定し
た動作が危ぶまれるようになってきた。
【００１３】現用の技術で安定した動作を望むには図３
に示す方式を採用せざるを得ず、何か良策の出現が切望
されることとなった。
に示す方式を採用せざるを得ず、何か良策の出現が切望
されることとなった。
【００１４】
【発明が解決しようとする課題】このように従来のテス
ト入力回路は微細化されたＬＳＩにとって、実装上ある
いは動作の信頼性確保上、不都合な構成となっている。
ト入力回路は微細化されたＬＳＩにとって、実装上ある
いは動作の信頼性確保上、不都合な構成となっている。
【００１５】本発明は上記従来技術の有する問題点に鑑
みてなされたもので、その目的とするところは実装時に
必ずしも配線を施す必要がなく、かつノーマルモードで
の安定動作を確保し得るテスト入力回路を提供すること
にある。
みてなされたもので、その目的とするところは実装時に
必ずしも配線を施す必要がなく、かつノーマルモードで
の安定動作を確保し得るテスト入力回路を提供すること
にある。
【００１６】
【課題を解決するための手段】本発明の半導体集積回路
は、被テスト回路にテスト信号を供給するテスト回路
と、上記被テスト回路を形成するトランジスタより高い
ゲート耐圧を有し、該ゲート電極が外部入力端子に接続
され、その出力信号により上記テスト回路を活性化させ
るフィールドトランジスタと、このフィールドトランジ
スタが導通しているとき、このフィールドトランジスタ
出力端子の電位を設定する抵抗素子とを備えていること
を特徴とする。
は、被テスト回路にテスト信号を供給するテスト回路
と、上記被テスト回路を形成するトランジスタより高い
ゲート耐圧を有し、該ゲート電極が外部入力端子に接続
され、その出力信号により上記テスト回路を活性化させ
るフィールドトランジスタと、このフィールドトランジ
スタが導通しているとき、このフィールドトランジスタ
出力端子の電位を設定する抵抗素子とを備えていること
を特徴とする。
【００１７】フィールドトランジスタのゲート酸化膜は
素子分離酸化膜以外にも層間分離酸化膜を採用する構成
とすることができる。
素子分離酸化膜以外にも層間分離酸化膜を採用する構成
とすることができる。
【００１８】また、フィールドトランジスタのゲート電
極はノンコネクトピンあるいはテストピンとして定義さ
れた外部入力端子に接続される。
極はノンコネクトピンあるいはテストピンとして定義さ
れた外部入力端子に接続される。
【００１９】
【作用】本発明によれば、被テスト回路よりもゲート耐
圧が高いフィールドトランジスタによりテスト入力回路
を形成する構成となっているため、入力インピーダンス
は非常に高く、ノンコネクト状態と同等の状態にするこ
とができる。よって、実装時にその誤動作防止のため、
ゲートバイアス配線を施す必要がない。また、微妙な動
作電圧の設定を必要としないため、ノーマルモードでの
安定な動作を確保することができる。
圧が高いフィールドトランジスタによりテスト入力回路
を形成する構成となっているため、入力インピーダンス
は非常に高く、ノンコネクト状態と同等の状態にするこ
とができる。よって、実装時にその誤動作防止のため、
ゲートバイアス配線を施す必要がない。また、微妙な動
作電圧の設定を必要としないため、ノーマルモードでの
安定な動作を確保することができる。
【００２０】
【実施例】以下に本発明の実施例について図面を参照し
つつ説明する。
つつ説明する。
【００２１】図１（Ａ）、（Ｂ）は本発明の一実施例に
係るテスト入力回路の構成を示すもので、ある。
係るテスト入力回路の構成を示すもので、ある。
【００２２】まず、同図（Ａ）は回路線図であり、１１
はテスト回路、１２は被テスト回路であり、テスト回路
１１は被テスト回路１２へテスト信号を供給するバッフ
ァである。
はテスト回路、１２は被テスト回路であり、テスト回路
１１は被テスト回路１２へテスト信号を供給するバッフ
ァである。
【００２３】１３はフィールドトランジスタであり、こ
のフィールドトランジスタ１３は被テスト回路１２を構
成するトランジスタより高いゲート耐圧を有するもので
あり、そのゲート電極にあたるノードｎ1 はＬＳＩ上で
ノンコネクトピンあるいはテストピンとして定義された
外部ピンに接続される。このトランジスタ１３のドレイ
ンは電源電位Ｖccに接続され、ソースにはプルダウン用
の受動抵抗素子１４に接続されており、テスト回路１１
の入力端は、このトランジスタ１３のソースと受動抵抗
素子１４との接続ノードｎ2 に接続されている。
のフィールドトランジスタ１３は被テスト回路１２を構
成するトランジスタより高いゲート耐圧を有するもので
あり、そのゲート電極にあたるノードｎ1 はＬＳＩ上で
ノンコネクトピンあるいはテストピンとして定義された
外部ピンに接続される。このトランジスタ１３のドレイ
ンは電源電位Ｖccに接続され、ソースにはプルダウン用
の受動抵抗素子１４に接続されており、テスト回路１１
の入力端は、このトランジスタ１３のソースと受動抵抗
素子１４との接続ノードｎ2 に接続されている。
【００２４】図１（Ｂ）は素子構造を示すもので、１０
１はＮ型基板であり、この基板１０１にはＰ型ウェル１
０２が形成されるとともに、素子領域を分離する領域分
離酸化膜１０３が形成されている。テスト回路１１のバ
ッファはＰ型ウェル１０２上の一素子領域に作られたＮ
ＭＯＳトランジスタ１１１と基板１０１のＮ型領域上の
一素子領域に作られたＰＭＯＳトランジスタ１１２とか
らなるＣＭＯＳインバータとして形成されている。すな
わち、Ｐ型ウェル１０２の対応する素子領域には多結晶
シリコンからなる導電膜１１３とゲート酸化膜１１４と
からなるゲート電極が形成され、そのゲート電極直下の
チャネル形成領域各側にはＮ+ 型ソース領域１１５とＮ
+ 型ドレイン領域１１６とが形成されている。基板１０
１のＰ型ウェル１０２に隣接するＮ型領域上には導電膜
１１７とゲート酸化膜１１８とからなるゲート電極が形
成され、このゲート電極直下のチャネル形成領域各側に
はＰ+ 型ドレイン領域１１９とＰ+ 型ソース領域１２０
とが形成されている。トランジスタ１１１のゲート電極
とトランジスタ１１７のゲート電極との共通点が当該イ
ンバータの入力端子となり、図１（Ａ）のノードｎ2 に
対応する。トランジスタ１１１のドレイン領域１１６と
トランジスタ１１２のドレイン領域１１９との接続点が
当該インバータの出力端子となり、図１（Ａ）に示すノ
ードｎ3 に対応する。
１はＮ型基板であり、この基板１０１にはＰ型ウェル１
０２が形成されるとともに、素子領域を分離する領域分
離酸化膜１０３が形成されている。テスト回路１１のバ
ッファはＰ型ウェル１０２上の一素子領域に作られたＮ
ＭＯＳトランジスタ１１１と基板１０１のＮ型領域上の
一素子領域に作られたＰＭＯＳトランジスタ１１２とか
らなるＣＭＯＳインバータとして形成されている。すな
わち、Ｐ型ウェル１０２の対応する素子領域には多結晶
シリコンからなる導電膜１１３とゲート酸化膜１１４と
からなるゲート電極が形成され、そのゲート電極直下の
チャネル形成領域各側にはＮ+ 型ソース領域１１５とＮ
+ 型ドレイン領域１１６とが形成されている。基板１０
１のＰ型ウェル１０２に隣接するＮ型領域上には導電膜
１１７とゲート酸化膜１１８とからなるゲート電極が形
成され、このゲート電極直下のチャネル形成領域各側に
はＰ+ 型ドレイン領域１１９とＰ+ 型ソース領域１２０
とが形成されている。トランジスタ１１１のゲート電極
とトランジスタ１１７のゲート電極との共通点が当該イ
ンバータの入力端子となり、図１（Ａ）のノードｎ2 に
対応する。トランジスタ１１１のドレイン領域１１６と
トランジスタ１１２のドレイン領域１１９との接続点が
当該インバータの出力端子となり、図１（Ａ）に示すノ
ードｎ3 に対応する。
【００２５】次に、トランジスタ１３はＰ型ウェル１０
２内に形成されている。すなわち、基板１０１上の全面
には層間分離酸化膜１０４が形成されており、Ｐ型ウェ
ル１０２上の領域分離酸化膜１０３と層間分離酸化膜１
０４とがトランジスタ１２のゲート酸化膜１３１を構成
している。このゲート酸化膜１３１上にはゲート電極膜
としての導電膜１３０が被着され、これがノードｎ1 に
対応する。このゲート酸化膜１３１を形成する領域分離
酸化膜１０３と各側に隣設された領域分離酸化膜１０３
との間の領域にＮ+ ドレイン領域１３２とＮ+ ソース領
域１３３とが形成されている。ソース領域１３３はノー
ドｎ2 に接続され、受動抵抗素子１４は、これと共通に
ノードｎ2 に接続されている。
２内に形成されている。すなわち、基板１０１上の全面
には層間分離酸化膜１０４が形成されており、Ｐ型ウェ
ル１０２上の領域分離酸化膜１０３と層間分離酸化膜１
０４とがトランジスタ１２のゲート酸化膜１３１を構成
している。このゲート酸化膜１３１上にはゲート電極膜
としての導電膜１３０が被着され、これがノードｎ1 に
対応する。このゲート酸化膜１３１を形成する領域分離
酸化膜１０３と各側に隣設された領域分離酸化膜１０３
との間の領域にＮ+ ドレイン領域１３２とＮ+ ソース領
域１３３とが形成されている。ソース領域１３３はノー
ドｎ2 に接続され、受動抵抗素子１４は、これと共通に
ノードｎ2 に接続されている。
【００２６】ゲート酸化膜１３１は領域分離酸化膜１０
３と層間分離酸化膜１０４とを合わせて１００００オン
グストローム程度以上の厚さを有しており、この通常の
ゲート酸化膜厚２００オングストローム、ゲート耐圧１
５Ｖという値に対し、スト回路１２を構成するトランジ
スタのゲート酸化膜は十分高いゲート耐圧を有するため
入力端子ｎ1 のサージに対して静電破壊を生じないもの
である。
３と層間分離酸化膜１０４とを合わせて１００００オン
グストローム程度以上の厚さを有しており、この通常の
ゲート酸化膜厚２００オングストローム、ゲート耐圧１
５Ｖという値に対し、スト回路１２を構成するトランジ
スタのゲート酸化膜は十分高いゲート耐圧を有するため
入力端子ｎ1 のサージに対して静電破壊を生じないもの
である。
【００２７】入力ノードｎ1 に入力電圧を印加したとき
ソース／ドレインに電流が流れるＶth（しきい値）はウ
ェル１０２内のゲート電極１３１直下の領域における不
純物濃度で決定され、例えば１２Ｖに設定することがで
きる。ノードｎ1 への入力電圧Ｖin＞１２Ｖにおいてフ
ィールドトランジスタ１３のｇｍで決定される電流ＩD
が流れる。
ソース／ドレインに電流が流れるＶth（しきい値）はウ
ェル１０２内のゲート電極１３１直下の領域における不
純物濃度で決定され、例えば１２Ｖに設定することがで
きる。ノードｎ1 への入力電圧Ｖin＞１２Ｖにおいてフ
ィールドトランジスタ１３のｇｍで決定される電流ＩD
が流れる。
【００２８】よって、受動抵抗素子１４により決まるノ
ードｎ2 の電位Ｖ1 が電位Ｖ1 ＞Ｖthのときテスト回路
は活性化してテストモードとなり、電位Ｖ1 を可変する
ことによってテスト回路１１を通して被テスト回路１２
にテスト信号を入力することができる。逆に、入力電圧
Ｖ1 ＜１２Ｖのときはテスト回路は非活性化状態とな
る。
ードｎ2 の電位Ｖ1 が電位Ｖ1 ＞Ｖthのときテスト回路
は活性化してテストモードとなり、電位Ｖ1 を可変する
ことによってテスト回路１１を通して被テスト回路１２
にテスト信号を入力することができる。逆に、入力電圧
Ｖ1 ＜１２Ｖのときはテスト回路は非活性化状態とな
る。
【００２９】このように、被テスト回路１２よりもゲー
ト耐圧が高いフィールドトランジスタ１３によりテスト
入力回路を形成する構成となっているため、入力インピ
ーダンスは非常に高く、ノンコネクト状態と同等の状態
にすることができる。よって、実装時にその誤動作防止
のため、ゲートバイアス配線を施す必要がない。また、
微妙な動作電圧の設定を必要としないため、ノーマルモ
ードでの安定な動作を確保することができる。さらに、
入力端子ｎ1 にフィールドトランジスタ１３に対する入
力保護回路を設ける必要がないため、その分、回路構成
が簡素化されることとなる。
ト耐圧が高いフィールドトランジスタ１３によりテスト
入力回路を形成する構成となっているため、入力インピ
ーダンスは非常に高く、ノンコネクト状態と同等の状態
にすることができる。よって、実装時にその誤動作防止
のため、ゲートバイアス配線を施す必要がない。また、
微妙な動作電圧の設定を必要としないため、ノーマルモ
ードでの安定な動作を確保することができる。さらに、
入力端子ｎ1 にフィールドトランジスタ１３に対する入
力保護回路を設ける必要がないため、その分、回路構成
が簡素化されることとなる。
【００３０】図２（Ａ）は本発明の第２実施例に係るテ
スト入力回路の構成を示すもので、この図に示すものは
トランジスタ１３とは逆導電型であるＰＭＯＳフィール
ドトランジスタ１３′を備え、そのドレインにプルダウ
ン受動抵抗素子１４′が挿入されている。ｎ2'は、この
トランジスタ１３′のドレインと抵抗素子１４′との接
続ノードであり、このテスト入力回路の出力端子にあた
る。
スト入力回路の構成を示すもので、この図に示すものは
トランジスタ１３とは逆導電型であるＰＭＯＳフィール
ドトランジスタ１３′を備え、そのドレインにプルダウ
ン受動抵抗素子１４′が挿入されている。ｎ2'は、この
トランジスタ１３′のドレインと抵抗素子１４′との接
続ノードであり、このテスト入力回路の出力端子にあた
る。
【００３１】本実施例のテスト入力回路の場合にはゲー
トへ印加する電圧の極性が図１に示す第１実施例のもの
と逆になる他は、この第１実施例のものと同様で、同等
の作用効果が得られる。
トへ印加する電圧の極性が図１に示す第１実施例のもの
と逆になる他は、この第１実施例のものと同様で、同等
の作用効果が得られる。
【００３２】図２（Ｂ）は本発明の第３実施例に係るテ
スト入力回路の構成を示すもので、この図に示すものは
トランジスタ１３と同一の導電型であるＮＭＯＳフィー
ルドトランジスタ１３″を備え、ここでは、そのドレイ
ンにプルアップ受動抵抗素子１４″が挿入されている
点、換言すればトランジスタ１３″が接地線側に挿入さ
れている点が第１実施例と異なっている。ｎ2'' は、こ
のトランジスタ１３″のドレインと抵抗素子１４″との
接続ノードであり、このテスト入力回路の出力端子にあ
たる。
スト入力回路の構成を示すもので、この図に示すものは
トランジスタ１３と同一の導電型であるＮＭＯＳフィー
ルドトランジスタ１３″を備え、ここでは、そのドレイ
ンにプルアップ受動抵抗素子１４″が挿入されている
点、換言すればトランジスタ１３″が接地線側に挿入さ
れている点が第１実施例と異なっている。ｎ2'' は、こ
のトランジスタ１３″のドレインと抵抗素子１４″との
接続ノードであり、このテスト入力回路の出力端子にあ
たる。
【００３３】本実施例のテスト入力回路の場合には、ト
ランジスタ１３″に対するバイアス条件が変わる他は、
この第１実施例のものと同様で、同等の作用効果が得ら
れる。因みに、第１実施例の回路ではトランジスタ１３
に流れる電流ＩD が抵抗素子１４に流れることによる電
圧降下分だけ接地電位ＶSSより高い電圧がノードｎ2の
電位として設定されたが、本第３実施例の回路ではトラ
ンジスタ１３″に流れる電流ＩD'' が抵抗素子１４″に
流れることにより電圧降下分だけ電源電位Ｖccより低い
電圧がノードｎ2 の電位として設定される。よって、そ
れに応じてノードｎ1 の入力電圧を設定することとな
る。
ランジスタ１３″に対するバイアス条件が変わる他は、
この第１実施例のものと同様で、同等の作用効果が得ら
れる。因みに、第１実施例の回路ではトランジスタ１３
に流れる電流ＩD が抵抗素子１４に流れることによる電
圧降下分だけ接地電位ＶSSより高い電圧がノードｎ2の
電位として設定されたが、本第３実施例の回路ではトラ
ンジスタ１３″に流れる電流ＩD'' が抵抗素子１４″に
流れることにより電圧降下分だけ電源電位Ｖccより低い
電圧がノードｎ2 の電位として設定される。よって、そ
れに応じてノードｎ1 の入力電圧を設定することとな
る。
【００３４】本実施例によっても上記実施例と同等の作
用効果が得られることとなる。
用効果が得られることとなる。
【００３５】なお、上記実施例ではプルダウンあるいは
プルアップ抵抗として受動抵抗素子を採用する構成とな
っているが、これには限定されず、ダイオード、トラン
ジスタ等の能動抵抗素子を採用することもできる。
プルアップ抵抗として受動抵抗素子を採用する構成とな
っているが、これには限定されず、ダイオード、トラン
ジスタ等の能動抵抗素子を採用することもできる。
【００３６】
【発明の効果】以上説明したように本発明によれば、被
テスト回路よりもゲート耐圧が高いフィールドトランジ
スタによりテスト入力回路を形成する構成となっている
ため、入力インピーダンスは非常に高く、ノンコネクト
状態と同等の状態にすることができる。よって、実装時
にその誤動作防止のため、ゲートバイアス配線を施す必
要がない。また、微妙な動作電圧の設定を必要としない
ため、ノーマルモードでの安定な動作を確保することが
できる。さらに、入力保護回路が不要になるため、その
分だけ回路構成が簡素化される。
テスト回路よりもゲート耐圧が高いフィールドトランジ
スタによりテスト入力回路を形成する構成となっている
ため、入力インピーダンスは非常に高く、ノンコネクト
状態と同等の状態にすることができる。よって、実装時
にその誤動作防止のため、ゲートバイアス配線を施す必
要がない。また、微妙な動作電圧の設定を必要としない
ため、ノーマルモードでの安定な動作を確保することが
できる。さらに、入力保護回路が不要になるため、その
分だけ回路構成が簡素化される。
【図１】本発明の第１実施例に係るテスト入力回路の構
成を回路図（Ａ）及び素子断面図（Ｂ）として示す図。
成を回路図（Ａ）及び素子断面図（Ｂ）として示す図。
【図２】本発明の第２実施例（Ａ）及び第３実施例
（Ｂ）に係るテスト入力回路の構成を示す回路図。
（Ｂ）に係るテスト入力回路の構成を示す回路図。
【図３】テスト専用ピンを設ける従来のテスト入力回路
の構成を説明するためにＩＣのピンの配置を示す平面
図。
の構成を説明するためにＩＣのピンの配置を示す平面
図。
【図４】ノーマルファンクションピンをテストピンとし
て兼用する従来のテスト入力回路の構成を示す回路図。
て兼用する従来のテスト入力回路の構成を示す回路図。
【図５】図４に示す回路のノーマルファンクション動作
時及びテストファンクション動作時の動作電圧範囲を示
す説明図。
時及びテストファンクション動作時の動作電圧範囲を示
す説明図。
１１ テスト回路 １２ 被テスト回路 １３，１３′，１３″ フィールドトランジスタ １４，１４′，１４″ テスト回路活性化電位設定用の
プルダウンあるいはプルアップ受動抵抗素子 ｎ1 ノンコネクトピンあるいはテストピンに接続され
る入力端子ノード ｎ2 テスト回路活性化電位設定端子ノード ｎ3 テスト回路の出力端子ノード １０１ Ｎ型基板 １０２ Ｐ型ウェル １０３ 素子領域分離酸化膜 １０４ 層間分離酸化膜 １３１ ゲート酸化膜 １３２ ドレイン領域 １３３ ソース領域
プルダウンあるいはプルアップ受動抵抗素子 ｎ1 ノンコネクトピンあるいはテストピンに接続され
る入力端子ノード ｎ2 テスト回路活性化電位設定端子ノード ｎ3 テスト回路の出力端子ノード １０１ Ｎ型基板 １０２ Ｐ型ウェル １０３ 素子領域分離酸化膜 １０４ 層間分離酸化膜 １３１ ゲート酸化膜 １３２ ドレイン領域 １３３ ソース領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 G01R 31/28 H01L 21/66 H01L 21/82 H01L 21/822
Claims (3)
- 【請求項１】被テスト回路にテスト信号を供給するテス
ト回路と、 前記被テスト回路を形成するトランジスタより高いゲー
ト耐圧を有し、該ゲート電極が外部入力端子に接続さ
れ、その出力信号により前記テスト回路を活性化させる
フィールドトランジスタと、 該フィールドトランジスタが導通しているとき該フィー
ルドトランジスタ出力端子の電位を設定する抵抗素子と
を備えている半導体集積回路。 - 【請求項２】フィールドトランジスタのゲート酸化膜は
層間分離酸化膜を含んでいることを特徴とする請求項１
記載の半導体集積回路。 - 【請求項３】フィールドトランジスタのゲート電極はノ
ンコネクトピンあるいはテストピンとして定義された外
部入力端子に接続されることを特徴とする請求項１，２
のうちいずれか１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11708293A JP3190169B2 (ja) | 1993-05-19 | 1993-05-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11708293A JP3190169B2 (ja) | 1993-05-19 | 1993-05-19 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06334124A JPH06334124A (ja) | 1994-12-02 |
| JP3190169B2 true JP3190169B2 (ja) | 2001-07-23 |
Family
ID=14702952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11708293A Expired - Fee Related JP3190169B2 (ja) | 1993-05-19 | 1993-05-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3190169B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6509140B1 (en) | 1999-03-29 | 2003-01-21 | Intel Corporation | Microlens formed of negative photoresist |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03281915A (ja) * | 1990-03-29 | 1991-12-12 | Mazda Motor Corp | 吸気多弁式エンジン |
-
1993
- 1993-05-19 JP JP11708293A patent/JP3190169B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6509140B1 (en) | 1999-03-29 | 2003-01-21 | Intel Corporation | Microlens formed of negative photoresist |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06334124A (ja) | 1994-12-02 |
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