JPH08181598A - 半導体装置 - Google Patents
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- JPH08181598A JPH08181598A JP6325573A JP32557394A JPH08181598A JP H08181598 A JPH08181598 A JP H08181598A JP 6325573 A JP6325573 A JP 6325573A JP 32557394 A JP32557394 A JP 32557394A JP H08181598 A JPH08181598 A JP H08181598A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
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Abstract
(57)【要約】
【目的】 半導体装置におけるＣＭＯＳ出力バッファで
のラッチアップを防止する。 【構成】 電源電位Ｖｃｃと接地電位Ｖｓｓ間に直列に
接続されたＰＭＯＳ２１及びＮＭＯＳ２２は、出力バッ
ファ制御回路４０からのデータ信号Ｇ１，Ｇ２に基づ
き、オン、オフ動作して出力信号を生成する。Ｖｐｐ発
生回路５０は、電源電位Ｖｃｃよりも高い電位Ｖｐｐを
生成し、ＰＭＯＳ２１のバックゲートバイアスは電位Ｖ
ｐｐに設定される。サージ電圧によるラッチアップトリ
ガ電流が生じても、ＰＭＯＳ２１のバックゲートバイア
スがＶｐｐに設定されているので、Ｎウエル抵抗で生じ
る電位差が小さくなり、Ｎウエル２と基板１間に存在す
る寄生バイポーラトランジスタのベース電位は、電位Ｖ
ｐｐ近傍になる。よって、基板１に流れ込む電流が抑え
られ、ラッチアップ強度が向上する。
のラッチアップを防止する。 【構成】 電源電位Ｖｃｃと接地電位Ｖｓｓ間に直列に
接続されたＰＭＯＳ２１及びＮＭＯＳ２２は、出力バッ
ファ制御回路４０からのデータ信号Ｇ１，Ｇ２に基づ
き、オン、オフ動作して出力信号を生成する。Ｖｐｐ発
生回路５０は、電源電位Ｖｃｃよりも高い電位Ｖｐｐを
生成し、ＰＭＯＳ２１のバックゲートバイアスは電位Ｖ
ｐｐに設定される。サージ電圧によるラッチアップトリ
ガ電流が生じても、ＰＭＯＳ２１のバックゲートバイア
スがＶｐｐに設定されているので、Ｎウエル抵抗で生じ
る電位差が小さくなり、Ｎウエル２と基板１間に存在す
る寄生バイポーラトランジスタのベース電位は、電位Ｖ
ｐｐ近傍になる。よって、基板１に流れ込む電流が抑え
られ、ラッチアップ強度が向上する。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ（Ｃomplemen
tary-Metal Oxide Semiconductor IC)で構成された出力
バッファを搭載した半導体装置に関するものである。
tary-Metal Oxide Semiconductor IC)で構成された出力
バッファを搭載した半導体装置に関するものである。
【０００２】
【従来の技術】従来のＣＭＯＳで構成された出力バッフ
ァ（以下、ＣＭＯＳ出力バッファという）を有する半導
体装置は、例えばＰ型基板に形成されている。そのＣＭ
ＯＳ出力バッファは、電源電位Ｖｃｃと接地電位Ｖｓｓ
間に直列に接続されたＰチャネル型電界効果トランジス
タ（以下、ＰＭＯＳという）とＮチャネル型電界効果ト
ランジスタ（以下、ＮＭＯＳという）を備えている。Ｐ
ＭＯＳ及びＮＭＯＳのドレイン同士が接続されると共に
出力端子に接続され、それらＰＭＯＳ及びＮＭＯＳのソ
ースが、電源電位Ｖｃｃと接地電位Ｖｓｓにそれぞれ接
続されている。Ｐ型基板にはＮ型ウエルが形成されてい
る。Ｎ型ウエル中にＰＭＯＳが形成され、そのＮ型ウエ
ルは電源電位Ｖｃｃにバイアスされている。一方、Ｐ型
基板は、入力ピンの電位がアンダーシュートしてもＮウ
エルとＰ型基板間が順方向バイアスとならないように、
負の電位Ｖｂｂにバイアスされている。これらＰＭＯＳ
とＮＭＯＳの各ゲートに与えられる電位が共に接地電位
Ｖｓｓレベルのとき、出力端子からハイレベルの信号が
出力され、各ゲートに与えられる電位が共に電位Ｖｃｃ
レベルのときロウレベルの信号が出力される。
ァ（以下、ＣＭＯＳ出力バッファという）を有する半導
体装置は、例えばＰ型基板に形成されている。そのＣＭ
ＯＳ出力バッファは、電源電位Ｖｃｃと接地電位Ｖｓｓ
間に直列に接続されたＰチャネル型電界効果トランジス
タ（以下、ＰＭＯＳという）とＮチャネル型電界効果ト
ランジスタ（以下、ＮＭＯＳという）を備えている。Ｐ
ＭＯＳ及びＮＭＯＳのドレイン同士が接続されると共に
出力端子に接続され、それらＰＭＯＳ及びＮＭＯＳのソ
ースが、電源電位Ｖｃｃと接地電位Ｖｓｓにそれぞれ接
続されている。Ｐ型基板にはＮ型ウエルが形成されてい
る。Ｎ型ウエル中にＰＭＯＳが形成され、そのＮ型ウエ
ルは電源電位Ｖｃｃにバイアスされている。一方、Ｐ型
基板は、入力ピンの電位がアンダーシュートしてもＮウ
エルとＰ型基板間が順方向バイアスとならないように、
負の電位Ｖｂｂにバイアスされている。これらＰＭＯＳ
とＮＭＯＳの各ゲートに与えられる電位が共に接地電位
Ｖｓｓレベルのとき、出力端子からハイレベルの信号が
出力され、各ゲートに与えられる電位が共に電位Ｖｃｃ
レベルのときロウレベルの信号が出力される。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
ＣＭＯＳ出力バッファを有した半導体装置では、次のよ
うな課題があった。負の電位Ｖｂｂをオンチップで発生
させているダイナミック型ランダムアクセスメモリ（以
下、ＤＲＡＭという）等において、ＣＭＯＳで構成され
た出力バッファは、静電気等で発生する正のサージに対
するラッチアップ耐性が低いという問題があった。図２
は、ラッチアップ現象を説明するための出力バッファの
断面図であり、この図を参照しつつ、従来技術の課題を
説明する。図２は、Ｐ型基板１とそれに形成されたＮウ
エル２とを示している。Ｎウエル２に、ドレイン３とソ
ース４とゲート５からなるＰＭＯＳが形成され、Ｐ型基
板１にはドレイン６とソース７とゲート８からなるＮＭ
ＯＳが形成されている。Ｎウエル２にはバイアス電位Ｖ
ｃｃに接続されたアクティブ領域９が形成され、Ｐ型基
板１にはバイアス電位Ｖｂｂに接続されたアクティブ領
域１０が形成されている。このような構成のＣＭＯＳ出
力バッファには、図２のような寄生バイポーラトランジ
スタ１１，１２，１３，１４，１５が存在する。トラン
ジスタ１１，１２はｎｐｎ型バイポーラトランジスタと
なり、トランジスタ１３〜１５はｐｎｐ型バイポーラト
ランジスタとなる。
ＣＭＯＳ出力バッファを有した半導体装置では、次のよ
うな課題があった。負の電位Ｖｂｂをオンチップで発生
させているダイナミック型ランダムアクセスメモリ（以
下、ＤＲＡＭという）等において、ＣＭＯＳで構成され
た出力バッファは、静電気等で発生する正のサージに対
するラッチアップ耐性が低いという問題があった。図２
は、ラッチアップ現象を説明するための出力バッファの
断面図であり、この図を参照しつつ、従来技術の課題を
説明する。図２は、Ｐ型基板１とそれに形成されたＮウ
エル２とを示している。Ｎウエル２に、ドレイン３とソ
ース４とゲート５からなるＰＭＯＳが形成され、Ｐ型基
板１にはドレイン６とソース７とゲート８からなるＮＭ
ＯＳが形成されている。Ｎウエル２にはバイアス電位Ｖ
ｃｃに接続されたアクティブ領域９が形成され、Ｐ型基
板１にはバイアス電位Ｖｂｂに接続されたアクティブ領
域１０が形成されている。このような構成のＣＭＯＳ出
力バッファには、図２のような寄生バイポーラトランジ
スタ１１，１２，１３，１４，１５が存在する。トラン
ジスタ１１，１２はｎｐｎ型バイポーラトランジスタと
なり、トランジスタ１３〜１５はｐｎｐ型バイポーラト
ランジスタとなる。
【０００４】ここで、バイポーラトランジスタのオン電
圧、つまりビルトインポテンシャルをＢＰ（通常、約
０．８Ｖ程度である）、及びＰＭＯＳの閾値電圧をＶｔ
ｐとする。電圧Ｖｔｐ＞ＢＰの場合に、出力端子ＯＵＴ
からの正のサージ電圧がＶｃｃ＋ＢＰ程度まで上昇する
と、トランジスタ１３，１４がＰＭＯＳよりも先にオン
となる。トランジスタ１４を流れる電流は電源Ｖｃｃ側
に流れ、トランジスタ１３を流れる電流は基板１に流れ
込む。このとき、各トランジスタ１３，１４を流れる電
流はポテンシャルが異なるため、トランジスタ１３に流
れる電流の方が大きくなる。即ち、大部分の電流が基板
１に流れる。図示しないバイアス電位Ｖｂｂ発生回路の
電流供給能力は、スタンバイ電流を低く抑えるためにそ
れ程高くはない。正のサージによって基板１に流れ込む
電流と、バイアス電位Ｖｂｂ発生回路の電流供給能力を
比較すると、圧倒的に基板１に流れ込む電流の方が大き
く、また、基板抵抗１６の抵抗値は通常かなり大きいの
で、トランジスタ１１のベースの電位が急激に上昇す
る。基板１に電流が流れる込むと、基板１の電位Ｖｂｂ
が急激に上昇し、トランジスタ１１がオン状態になる。
よって、電源Ｖｃｃ→Ｎウエル抵抗１７→トランジスタ
１１→接地電位Ｖｓｓの経路で流れ、この電流がラッチ
アップのトリガ電流となる。
圧、つまりビルトインポテンシャルをＢＰ（通常、約
０．８Ｖ程度である）、及びＰＭＯＳの閾値電圧をＶｔ
ｐとする。電圧Ｖｔｐ＞ＢＰの場合に、出力端子ＯＵＴ
からの正のサージ電圧がＶｃｃ＋ＢＰ程度まで上昇する
と、トランジスタ１３，１４がＰＭＯＳよりも先にオン
となる。トランジスタ１４を流れる電流は電源Ｖｃｃ側
に流れ、トランジスタ１３を流れる電流は基板１に流れ
込む。このとき、各トランジスタ１３，１４を流れる電
流はポテンシャルが異なるため、トランジスタ１３に流
れる電流の方が大きくなる。即ち、大部分の電流が基板
１に流れる。図示しないバイアス電位Ｖｂｂ発生回路の
電流供給能力は、スタンバイ電流を低く抑えるためにそ
れ程高くはない。正のサージによって基板１に流れ込む
電流と、バイアス電位Ｖｂｂ発生回路の電流供給能力を
比較すると、圧倒的に基板１に流れ込む電流の方が大き
く、また、基板抵抗１６の抵抗値は通常かなり大きいの
で、トランジスタ１１のベースの電位が急激に上昇す
る。基板１に電流が流れる込むと、基板１の電位Ｖｂｂ
が急激に上昇し、トランジスタ１１がオン状態になる。
よって、電源Ｖｃｃ→Ｎウエル抵抗１７→トランジスタ
１１→接地電位Ｖｓｓの経路で流れ、この電流がラッチ
アップのトリガ電流となる。
【０００５】Ｎウエル抵抗１７も比較的大きな抵抗であ
り、トリガ電流が流れると、その抵抗１７の両端の点
Ａ，Ｂに、トリガ電流量に応じた電位差が生じる。その
ため、トランジスタ１５のベース電位が低くなる。一
方、トランジスタ１５のエミッタの電位は電源電位Ｖｃ
ｃであるので、該トランジスタ１５のべース・エミッタ
間に電位差が生じ、該電位差が電圧ＢＰよりも大きくな
れば、トランジスタ１５がオンする。そのため、電源電
位Ｖｃｃから基板１へ電流が流れ、再び基板１の電位Ｖ
ｂｂが上昇する。結果として、電源Ｖｃｃ→Ｎウエル抵
抗１７→トランジスタ１１→接地電位Ｖｓｓの経路で電
流が流れ、点Ａ，Ｂ間の電位差がさらに大きくなり、最
終的にラッチアップに至り、電源電位Ｖｃｃから接地電
位Ｖｓｓに電流が流れ続ける。その結果、半導体装置が
発熱し、半導体装置が破壊される可能性がある。一方、
電圧Ｖｔｐ＞ＢＰのとき、ラッチアップにはならない
が、ＰＭＯＳの閾値電圧Ｖｔｐを下げると、出力端子Ｏ
ＵＴから電源電位Ｖｃｃに電流が流れる出力ピンリーク
が発生し易くなり、また、電源ノイズにより、出力バッ
ファの誤動作も発生する可能性があった。
り、トリガ電流が流れると、その抵抗１７の両端の点
Ａ，Ｂに、トリガ電流量に応じた電位差が生じる。その
ため、トランジスタ１５のベース電位が低くなる。一
方、トランジスタ１５のエミッタの電位は電源電位Ｖｃ
ｃであるので、該トランジスタ１５のべース・エミッタ
間に電位差が生じ、該電位差が電圧ＢＰよりも大きくな
れば、トランジスタ１５がオンする。そのため、電源電
位Ｖｃｃから基板１へ電流が流れ、再び基板１の電位Ｖ
ｂｂが上昇する。結果として、電源Ｖｃｃ→Ｎウエル抵
抗１７→トランジスタ１１→接地電位Ｖｓｓの経路で電
流が流れ、点Ａ，Ｂ間の電位差がさらに大きくなり、最
終的にラッチアップに至り、電源電位Ｖｃｃから接地電
位Ｖｓｓに電流が流れ続ける。その結果、半導体装置が
発熱し、半導体装置が破壊される可能性がある。一方、
電圧Ｖｔｐ＞ＢＰのとき、ラッチアップにはならない
が、ＰＭＯＳの閾値電圧Ｖｔｐを下げると、出力端子Ｏ
ＵＴから電源電位Ｖｃｃに電流が流れる出力ピンリーク
が発生し易くなり、また、電源ノイズにより、出力バッ
ファの誤動作も発生する可能性があった。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、第１の電源電位と該第１の電源電位よりも低い第２
の電源電位との間に直列に接続された第１の導電型の第
１のＭＯＳトランジスタ及び第２の導電型の第２のＭＯ
Ｓトランジスタを有し、各ゲートにそれぞれ与えられた
電位に基づき該第１及び第２のトランジスタがオン、オ
フ動作して出力信号を生成する出力バッファを備えた半
導体装置において、次のような構成にしている。即ち、
第１の発明の半導体装置は、第１のＭＯＳトランジスタ
のバックゲートバイアスを第１の電源電位よりも高い第
３の電源電位に設定する構成としている。第２の半導体
装置は、第１のＭＯＳトランジスタを形成するウエル
に、該第１のＭＯＳトランジスタのバックゲートバイア
スをとるためのアクティブ領域を、該第１のＭＯＳトラ
ンジスタを囲うように配置している。第３の発明の半導
体装置は、第１の電源電位と第２のＭＯＳトランジスタ
の間に該第１のＭＯＳトランジスタに並列の第１の導電
型の第３のＭＯＳトランジスタを設けている。そして、
第３のＭＯＳトランジスタのゲートを第１の電源電位に
接続し、該第３のトランジスタのバックゲートバイアス
を第１の電源電位または該第１の電源電位よりも高い電
位に設定する構成としている。
に、第１の電源電位と該第１の電源電位よりも低い第２
の電源電位との間に直列に接続された第１の導電型の第
１のＭＯＳトランジスタ及び第２の導電型の第２のＭＯ
Ｓトランジスタを有し、各ゲートにそれぞれ与えられた
電位に基づき該第１及び第２のトランジスタがオン、オ
フ動作して出力信号を生成する出力バッファを備えた半
導体装置において、次のような構成にしている。即ち、
第１の発明の半導体装置は、第１のＭＯＳトランジスタ
のバックゲートバイアスを第１の電源電位よりも高い第
３の電源電位に設定する構成としている。第２の半導体
装置は、第１のＭＯＳトランジスタを形成するウエル
に、該第１のＭＯＳトランジスタのバックゲートバイア
スをとるためのアクティブ領域を、該第１のＭＯＳトラ
ンジスタを囲うように配置している。第３の発明の半導
体装置は、第１の電源電位と第２のＭＯＳトランジスタ
の間に該第１のＭＯＳトランジスタに並列の第１の導電
型の第３のＭＯＳトランジスタを設けている。そして、
第３のＭＯＳトランジスタのゲートを第１の電源電位に
接続し、該第３のトランジスタのバックゲートバイアス
を第１の電源電位または該第１の電源電位よりも高い電
位に設定する構成としている。
【０００７】
【作用】以上のように、半導体装置を構成しているの
で、第１の発明では、サージ電圧によってトリガ電流が
発生しても、出力バッファ中の第１のＭＯＳトランジス
タと基板間に存在する寄生バイポーラトランジスタのベ
ース電位が、第１のＭＯＳトランジスタのバックゲート
バイアスを第１の電源電位にした場合よりも高くなる。
よって、その寄生トランジスタを流れる電流が抑えられ
る。第２の発明によれば、第１のＭＯＳトランジスタの
バックゲートバイアスをとるアクティブ領域を第１のＭ
ＯＳトランジスタの周囲に形成することによって、ウエ
ル抵抗が減じられ、ウエル抵抗で生じる電位差が小さく
なる。そのため、出力バッファ中の第１のＭＯＳトラン
ジスタと基板間に存在する寄生バイポーラトランジスタ
のベース電位が高くなり、その第１のＭＯＳトランジス
タと基板間に存在する寄生バイポーラトランジスタを流
れる電流が、抑えられる。第３の発明によれば、サージ
電圧が出力端子に生じたとき、第１のＭＯＳトランジス
タのドレインとソース間に寄生するバイポーラトランジ
スタと、第３のＭＯＳトランジスタのドレインとソース
間に寄生するバイポーラトランジスタとを介して、第１
の電源電位に電流が流れる。よって、第１のＭＯＳトラ
ンジスタのソースから基板に流れる電流が減少し、ラッ
チアップトリガ電流が小さくなる。従って、前記課題を
解決できるのである。
で、第１の発明では、サージ電圧によってトリガ電流が
発生しても、出力バッファ中の第１のＭＯＳトランジス
タと基板間に存在する寄生バイポーラトランジスタのベ
ース電位が、第１のＭＯＳトランジスタのバックゲート
バイアスを第１の電源電位にした場合よりも高くなる。
よって、その寄生トランジスタを流れる電流が抑えられ
る。第２の発明によれば、第１のＭＯＳトランジスタの
バックゲートバイアスをとるアクティブ領域を第１のＭ
ＯＳトランジスタの周囲に形成することによって、ウエ
ル抵抗が減じられ、ウエル抵抗で生じる電位差が小さく
なる。そのため、出力バッファ中の第１のＭＯＳトラン
ジスタと基板間に存在する寄生バイポーラトランジスタ
のベース電位が高くなり、その第１のＭＯＳトランジス
タと基板間に存在する寄生バイポーラトランジスタを流
れる電流が、抑えられる。第３の発明によれば、サージ
電圧が出力端子に生じたとき、第１のＭＯＳトランジス
タのドレインとソース間に寄生するバイポーラトランジ
スタと、第３のＭＯＳトランジスタのドレインとソース
間に寄生するバイポーラトランジスタとを介して、第１
の電源電位に電流が流れる。よって、第１のＭＯＳトラ
ンジスタのソースから基板に流れる電流が減少し、ラッ
チアップトリガ電流が小さくなる。従って、前記課題を
解決できるのである。
【０００８】
【実施例】第１の実施例 図１は、本発明の第１の実施例の半導体装置の要部を示
す図であり、図１の（１）には、ＣＭＯＳ出力バッファ
とその周辺の回路が示され、図１の（２）には、ＣＭＯ
Ｓ出力バッファの断面図が示されている。図１の半導体
装置のＣＭＯＳ出力バッファ２０は、第１の電源電位Ｖ
ｃｃと第２の電源電位である接地電位Ｖｓｓ間に接続さ
れた第１のＭＯＳトランジスタであるＰＭＯＳ２１と第
２のＭＯＳトランジスタであるＮＭＯＳ２２とで構成さ
れている。ＰＭＯＳ２１のソースが電源電位Ｖｃｃに接
続され、ＮＭＯＳ２２のソースが接地電位Ｖｓｓに接続
されている。ＰＭＯＳ２１とＮＭＯＳ２２のドレイン同
士が接続され、それらドレインは出力端子ＯＵＴに接続
されている。各ＰＭＯＳ２１とＮＭＯＳ２２のゲートに
は、出力バッファ制御回路４０の２つの出力Ｇ１，Ｇ２
がそれぞれ入力される接続となっている。この半導体装
置には、例えば一般的な昇圧回路で構成されたオンチッ
プのＶｐｐ発生回路５０が設けられている。Ｖｐｐ発生
回路５０も、電源電位Ｖｃｃと接地電位Ｖｓｓ間に接続
され、Ｖｐｐ発生回路５０の出力する第３の電源電位Ｖ
ｐｐが、ＰＭＯＳ２１のバックゲートに接続されてい
る。Ｖｐｐ発生回路５０は、電源電位Ｖｃｃ＋α（α＞
０）の電位を出力する機能を有している。即ち、Ｖｐｐ
発生回路５０の出力電位は、電源投入の後に昇圧電位Ｖ
ｃｃ＋αとなり、その昇圧電位は電源を切るまでその電
位に保持されて、ＰＭＯＳ２１のバックゲートバイアス
となる。出力バッファ制御回路４０は出力バッファ２０
を制御するものであり、例えばＤＲＡＭのメモリアレイ
からの読出したデータに対応する信号Ｇ１，Ｇ２をＰＭ
ＯＳ２１，ＮＭＯＳ２２のゲートに与える機能を有して
いる。出力バッファ２０、出力バッファ制御回路４０及
びＶｐｐ発生回路５０は、例えばＰ型基板１に形成され
ている。
す図であり、図１の（１）には、ＣＭＯＳ出力バッファ
とその周辺の回路が示され、図１の（２）には、ＣＭＯ
Ｓ出力バッファの断面図が示されている。図１の半導体
装置のＣＭＯＳ出力バッファ２０は、第１の電源電位Ｖ
ｃｃと第２の電源電位である接地電位Ｖｓｓ間に接続さ
れた第１のＭＯＳトランジスタであるＰＭＯＳ２１と第
２のＭＯＳトランジスタであるＮＭＯＳ２２とで構成さ
れている。ＰＭＯＳ２１のソースが電源電位Ｖｃｃに接
続され、ＮＭＯＳ２２のソースが接地電位Ｖｓｓに接続
されている。ＰＭＯＳ２１とＮＭＯＳ２２のドレイン同
士が接続され、それらドレインは出力端子ＯＵＴに接続
されている。各ＰＭＯＳ２１とＮＭＯＳ２２のゲートに
は、出力バッファ制御回路４０の２つの出力Ｇ１，Ｇ２
がそれぞれ入力される接続となっている。この半導体装
置には、例えば一般的な昇圧回路で構成されたオンチッ
プのＶｐｐ発生回路５０が設けられている。Ｖｐｐ発生
回路５０も、電源電位Ｖｃｃと接地電位Ｖｓｓ間に接続
され、Ｖｐｐ発生回路５０の出力する第３の電源電位Ｖ
ｐｐが、ＰＭＯＳ２１のバックゲートに接続されてい
る。Ｖｐｐ発生回路５０は、電源電位Ｖｃｃ＋α（α＞
０）の電位を出力する機能を有している。即ち、Ｖｐｐ
発生回路５０の出力電位は、電源投入の後に昇圧電位Ｖ
ｃｃ＋αとなり、その昇圧電位は電源を切るまでその電
位に保持されて、ＰＭＯＳ２１のバックゲートバイアス
となる。出力バッファ制御回路４０は出力バッファ２０
を制御するものであり、例えばＤＲＡＭのメモリアレイ
からの読出したデータに対応する信号Ｇ１，Ｇ２をＰＭ
ＯＳ２１，ＮＭＯＳ２２のゲートに与える機能を有して
いる。出力バッファ２０、出力バッファ制御回路４０及
びＶｐｐ発生回路５０は、例えばＰ型基板１に形成され
ている。
【０００９】図１の（２）のように、Ｐ型基板１に形成
されたＮウエル２中に、ＰＭＯＳ２１のドレイン２１及
びソース２１ｂが形成され、そのドレイン２１とソース
２１ｂの間には、ＰＭＯＳ２１のゲート２１ｃが形成さ
れている。一方、ＮＭＯＳ２１のドレイン２２ａとソー
ス２２ｂは、Ｐ型基板１中に形成され、そのドレイン２
２ａとソース２２ｂの間には、ＮＭＯＳ２２のゲート２
２ｃが形成されている。なお、入力ピンがアンダーシュ
ートしても、Ｐ型基板１とＮウエル２間が順方向となる
のを防ぐために、Ｐ型基板１は負の電圧Ｖｂｂにバイア
スされている。次に、図１の半導体装置の動作につい
て、説明する。例えば、ＤＲＡＭ中のメモリセルに格納
されているデータが、相補ビット線対及びセンスアンプ
等を介して読出され、出力バッファ制御回路４０に与え
られる。出力バッファ制御回路４０は、読出されたデー
タに対応するデータ信号Ｇ１，Ｇ２を、ＰＭＯＳ２１，
ＮＭＯＳ２２のゲート２１ｃ，２２ｃにそれぞれ出力す
る。各データ信号Ｇ１，Ｇ２のレベルが共に接地電位Ｖ
ｓｓの場合、ＰＭＯＳ２１がオフ、及びＮＭＯＳ２２が
オンとなる。よって、出力端子ＯＵＴからは、ハイレベ
ルが出力される。各データ信号Ｇ１，Ｇ２のレベルが共
に電源電位Ｖｃｃの場合、ＰＭＯＳ２１がオン、及びＮ
ＭＯＳ２２がオフとなる。よって、出力端子ＯＵＴから
は、ロウレベルが出力される。本実施例の半導体装置に
おけるラッチアップ強度について、説明する。本実施例
では、ＰＭＯＳ２１のバックゲートバイアスを電源電位
Ｖｃｃよりも高い電位Ｖｐｐに設定しているので、ラッ
チアップ強度が向上する。
されたＮウエル２中に、ＰＭＯＳ２１のドレイン２１及
びソース２１ｂが形成され、そのドレイン２１とソース
２１ｂの間には、ＰＭＯＳ２１のゲート２１ｃが形成さ
れている。一方、ＮＭＯＳ２１のドレイン２２ａとソー
ス２２ｂは、Ｐ型基板１中に形成され、そのドレイン２
２ａとソース２２ｂの間には、ＮＭＯＳ２２のゲート２
２ｃが形成されている。なお、入力ピンがアンダーシュ
ートしても、Ｐ型基板１とＮウエル２間が順方向となる
のを防ぐために、Ｐ型基板１は負の電圧Ｖｂｂにバイア
スされている。次に、図１の半導体装置の動作につい
て、説明する。例えば、ＤＲＡＭ中のメモリセルに格納
されているデータが、相補ビット線対及びセンスアンプ
等を介して読出され、出力バッファ制御回路４０に与え
られる。出力バッファ制御回路４０は、読出されたデー
タに対応するデータ信号Ｇ１，Ｇ２を、ＰＭＯＳ２１，
ＮＭＯＳ２２のゲート２１ｃ，２２ｃにそれぞれ出力す
る。各データ信号Ｇ１，Ｇ２のレベルが共に接地電位Ｖ
ｓｓの場合、ＰＭＯＳ２１がオフ、及びＮＭＯＳ２２が
オンとなる。よって、出力端子ＯＵＴからは、ハイレベ
ルが出力される。各データ信号Ｇ１，Ｇ２のレベルが共
に電源電位Ｖｃｃの場合、ＰＭＯＳ２１がオン、及びＮ
ＭＯＳ２２がオフとなる。よって、出力端子ＯＵＴから
は、ロウレベルが出力される。本実施例の半導体装置に
おけるラッチアップ強度について、説明する。本実施例
では、ＰＭＯＳ２１のバックゲートバイアスを電源電位
Ｖｃｃよりも高い電位Ｖｐｐに設定しているので、ラッ
チアップ強度が向上する。
【００１０】図３は、図１中のＣＭＯＳ出力バッファの
断面図である。図３には、Ｐ型基板１に形成されている
Ｎウエル２と、ドレイン２１ａとソース２１ｂとゲート
２１ｃで構成されるＰＭＯＳ２１と、ドレイン２２ａと
ソース２２ｂとゲート２２ｃで構成されるＮＭＯＳ２２
と、バイアス電位Ｖｐｐに接続されるＮウエル２中のア
クティブ領域２４と、バイアス電位Ｖｂｂに接続される
基板１中のアクティブ領域２５とが示されている。出力
バッファ２０には、図３のような寄生バイポーラトラン
ジスタ３１，３２，３３，３４，３５が存在する。トラ
ンジスタ３１，３２はｎｐｎ型バイポーラトランジスタ
となり、トランジスタ３３〜３５はｐｎｐ型バイポーラ
トランジスタとなる。バイポーラトランジスタのオン電
圧つまりビルトインポテンシャルをＢＰ、及びＰＭＯＳ
２１の閾値電圧をＶｔｐとする。電位Ｖｃｃより高い電
位Ｖｐｐが、Ｖｐｐ≦Ｖｃｃ＋（Ｖｔｐ−ＢＰ）のと
き、出力端子ＯＵＴからの正のサージ電圧がＶｃｃ＋Ｂ
Ｐ程度まで上昇すると、トランジスタ３３，３４がＰＭ
ＯＳ２２よりも先にオンとなる。トランジスタ３４を流
れる電流は電源Ｖｃｃ側に流れ、トランジスタ３３を流
れる電流が基板１に流れ込む。このとき、各トランジス
タ３３，３４を流れる電流はポテンシャルが異なるた
め、トランジスタ３３に流れる電流の方が大きくなり、
大部分の電流が基板１に流れる。図示しないバイアス電
位Ｖｂｂ発生回路の電流供給能力は、スタンバイ電流を
低く抑えるためにそれ程高くはない。そのため、正のサ
ージによって基板１に流れ込む電流と、バイアス電位Ｖ
ｂｂ発生回路の電流供給能力を比較すると、圧倒的に基
板１に流れ込む電流の方が大きく、また、基板抵抗３６
が通常かなり大きいので、トランジスタ３１のベースの
電位が急激に上昇する。よって、基板１に電流が流れる
込むと、基板１の電位Ｖｂｂが急激に上昇し、トランジ
スタ３１がオン状態になる。
断面図である。図３には、Ｐ型基板１に形成されている
Ｎウエル２と、ドレイン２１ａとソース２１ｂとゲート
２１ｃで構成されるＰＭＯＳ２１と、ドレイン２２ａと
ソース２２ｂとゲート２２ｃで構成されるＮＭＯＳ２２
と、バイアス電位Ｖｐｐに接続されるＮウエル２中のア
クティブ領域２４と、バイアス電位Ｖｂｂに接続される
基板１中のアクティブ領域２５とが示されている。出力
バッファ２０には、図３のような寄生バイポーラトラン
ジスタ３１，３２，３３，３４，３５が存在する。トラ
ンジスタ３１，３２はｎｐｎ型バイポーラトランジスタ
となり、トランジスタ３３〜３５はｐｎｐ型バイポーラ
トランジスタとなる。バイポーラトランジスタのオン電
圧つまりビルトインポテンシャルをＢＰ、及びＰＭＯＳ
２１の閾値電圧をＶｔｐとする。電位Ｖｃｃより高い電
位Ｖｐｐが、Ｖｐｐ≦Ｖｃｃ＋（Ｖｔｐ−ＢＰ）のと
き、出力端子ＯＵＴからの正のサージ電圧がＶｃｃ＋Ｂ
Ｐ程度まで上昇すると、トランジスタ３３，３４がＰＭ
ＯＳ２２よりも先にオンとなる。トランジスタ３４を流
れる電流は電源Ｖｃｃ側に流れ、トランジスタ３３を流
れる電流が基板１に流れ込む。このとき、各トランジス
タ３３，３４を流れる電流はポテンシャルが異なるた
め、トランジスタ３３に流れる電流の方が大きくなり、
大部分の電流が基板１に流れる。図示しないバイアス電
位Ｖｂｂ発生回路の電流供給能力は、スタンバイ電流を
低く抑えるためにそれ程高くはない。そのため、正のサ
ージによって基板１に流れ込む電流と、バイアス電位Ｖ
ｂｂ発生回路の電流供給能力を比較すると、圧倒的に基
板１に流れ込む電流の方が大きく、また、基板抵抗３６
が通常かなり大きいので、トランジスタ３１のベースの
電位が急激に上昇する。よって、基板１に電流が流れる
込むと、基板１の電位Ｖｂｂが急激に上昇し、トランジ
スタ３１がオン状態になる。
【００１１】もし、ＰＭＯＳ２１のバックゲートバイア
スが電源電位Ｖｃｃである場合、電源Ｖｃｃ→Ｎウエル
抵抗３７→トランジスタ３１→接地電位Ｖｓｓの経路で
トリガ電流が流れる。トリガ電流が流れると、ウエル抵
抗３７の両端の点Ａ，Ｂにトリガ電流量に応じた電位差
が生じ、トランジスタ３５のベース電位が低くなる。よ
って、トランジスタ３５のべース・エミッタ間に電位差
が生じ、トランジスタ３５がオンする。そのため、電源
電位Ｖｃｃから基板１へ電流が流れて、再び基板１の電
位Ｖｂｂが上昇し、結果として、電源Ｖｃｃ→Ｎウエル
抵抗３７→トランジスタ３１→接地電位Ｖｓｓの経路で
電流が流れ、点Ａ，Ｂ間の電位差がさらに大きくなり、
最終的にラッチアップに至る。ところが、本実施例では
ＰＭＯＳ２１のバックゲートバイアスが電位Ｖｐｐとな
っている。バックゲートバイアスが電位Ｖｃｃに接続さ
れた場合と比較して、トリガ電流が流れたときに、トラ
ンジスタ３５のベース電位が高くなる。即ち、トランジ
スタ３５を流れる電流が抑えられ、ラッチアップ強度が
向上する。一方、電位Ｖｐｐ≧Ｖｃｃ＋（Ｖｔｐ−Ｂ
Ｐ）の場合には、正のサージ電圧にかかわらずＰＭＯＳ
２１が、トランジスタ３３，３４よりも先にオンする。
そのため、正のサージ電圧によって流れる電流は、ＰＭ
ＯＳ２１及び外部端子を介して電源電位Ｖｃｃ側に流れ
る。即ち、基板１には電流が流れ込まないので、ラッチ
アップを防止できる。以上のように、本実施例によれ
ば、ＣＭＯＳ出力バッファにおけるＰＭＯＳ２１のバッ
クゲートバイアスを電源電位Ｖｃｃよりも高い電位Ｖｐ
ｐに設定しているので、半導体装置のラッチアップ強度
を向上することができる。即ち、ラッチアップによる半
導体装置の破壊が防止できる。
スが電源電位Ｖｃｃである場合、電源Ｖｃｃ→Ｎウエル
抵抗３７→トランジスタ３１→接地電位Ｖｓｓの経路で
トリガ電流が流れる。トリガ電流が流れると、ウエル抵
抗３７の両端の点Ａ，Ｂにトリガ電流量に応じた電位差
が生じ、トランジスタ３５のベース電位が低くなる。よ
って、トランジスタ３５のべース・エミッタ間に電位差
が生じ、トランジスタ３５がオンする。そのため、電源
電位Ｖｃｃから基板１へ電流が流れて、再び基板１の電
位Ｖｂｂが上昇し、結果として、電源Ｖｃｃ→Ｎウエル
抵抗３７→トランジスタ３１→接地電位Ｖｓｓの経路で
電流が流れ、点Ａ，Ｂ間の電位差がさらに大きくなり、
最終的にラッチアップに至る。ところが、本実施例では
ＰＭＯＳ２１のバックゲートバイアスが電位Ｖｐｐとな
っている。バックゲートバイアスが電位Ｖｃｃに接続さ
れた場合と比較して、トリガ電流が流れたときに、トラ
ンジスタ３５のベース電位が高くなる。即ち、トランジ
スタ３５を流れる電流が抑えられ、ラッチアップ強度が
向上する。一方、電位Ｖｐｐ≧Ｖｃｃ＋（Ｖｔｐ−Ｂ
Ｐ）の場合には、正のサージ電圧にかかわらずＰＭＯＳ
２１が、トランジスタ３３，３４よりも先にオンする。
そのため、正のサージ電圧によって流れる電流は、ＰＭ
ＯＳ２１及び外部端子を介して電源電位Ｖｃｃ側に流れ
る。即ち、基板１には電流が流れ込まないので、ラッチ
アップを防止できる。以上のように、本実施例によれ
ば、ＣＭＯＳ出力バッファにおけるＰＭＯＳ２１のバッ
クゲートバイアスを電源電位Ｖｃｃよりも高い電位Ｖｐ
ｐに設定しているので、半導体装置のラッチアップ強度
を向上することができる。即ち、ラッチアップによる半
導体装置の破壊が防止できる。
【００１２】第２の実施例 図４（１）（２）は、本発明の第２の実施例を示すＣＭ
ＯＳ出力バッファの断面図であり、図１と共通する要素
には共通の符号が付されている。本実施例は、第１の実
施例における出力バッファ２０の構造を変更した半導体
装置であり、他の構造は図１と同様になっている。図１
と同様に、Ｐ型基板１に形成されたＮウエル２中に、Ｐ
ＭＯＳ２１のドレイン２１及びソース２１ｂが形成さ
れ、そのドレイン２１とソース２１ｂの間には、ＰＭＯ
Ｓ２１のゲート２１ｃが形成されている。ＮＭＯＳ２１
のドレイン２２ａとソース２２ｂが、Ｐ型基板１中に形
成され、そのドレイン２２ａとソース２２ｂの間にはＮ
ＭＯＳ２２のゲート２２ｃが形成されている。Ｐ型基板
１は入力ピンがアンダーシュートしても、Ｐ型基板とＮ
ウエル間が順方向となるのを防ぐために、負の電圧Ｖｂ
ｂにバイアスされている。図４の（１）のＣＭＯＳ出力
バッファにおいては、図１におけるＰＭＯＳ２１のバッ
クゲートバイアスを設定するアクティブ領域２４が、ア
クティブ領域２６に変更されている。アクティブ領域２
６はＰＭＯＳ２１を形成するＮウエル２のエッジに、該
ＰＭＯＳ２１を囲うように形成されている。このような
構成の半導体装置も、第１の実施例と同様に動作する。
例えばＤＲＡＭ中のメモリセルに格納されているデータ
が、相補ビット線対及びセンスアンプ等を介して読出さ
れ、出力バッファ制御回路４０に与えられる。出力バッ
ファ制御回路４０は、読出されたデータに対応するデー
タ信号Ｇ１，Ｇ２をＰＭＯＳ２１，ＮＭＯＳ２２のゲー
ト２１ｃ，２２ｃにそれぞれ出力する。各データ信号Ｇ
１，Ｇ２のレベルが共に接地電位Ｖｓｓの場合、ＰＭＯ
Ｓ２１がオフ、及びＮＭＯＳ２２がオンとなる。よっ
て、出力端子ＯＵＴからは、ハイレベルが出力される。
各データ信号Ｇ１，Ｇ２のレベルが共に電源電位Ｖｃｃ
の場合、ＰＭＯＳ２１がオン、及びＮＭＯＳ２２がオフ
となる。よって、出力端子ＯＵＴからは、ロウレベルが
出力される。
ＯＳ出力バッファの断面図であり、図１と共通する要素
には共通の符号が付されている。本実施例は、第１の実
施例における出力バッファ２０の構造を変更した半導体
装置であり、他の構造は図１と同様になっている。図１
と同様に、Ｐ型基板１に形成されたＮウエル２中に、Ｐ
ＭＯＳ２１のドレイン２１及びソース２１ｂが形成さ
れ、そのドレイン２１とソース２１ｂの間には、ＰＭＯ
Ｓ２１のゲート２１ｃが形成されている。ＮＭＯＳ２１
のドレイン２２ａとソース２２ｂが、Ｐ型基板１中に形
成され、そのドレイン２２ａとソース２２ｂの間にはＮ
ＭＯＳ２２のゲート２２ｃが形成されている。Ｐ型基板
１は入力ピンがアンダーシュートしても、Ｐ型基板とＮ
ウエル間が順方向となるのを防ぐために、負の電圧Ｖｂ
ｂにバイアスされている。図４の（１）のＣＭＯＳ出力
バッファにおいては、図１におけるＰＭＯＳ２１のバッ
クゲートバイアスを設定するアクティブ領域２４が、ア
クティブ領域２６に変更されている。アクティブ領域２
６はＰＭＯＳ２１を形成するＮウエル２のエッジに、該
ＰＭＯＳ２１を囲うように形成されている。このような
構成の半導体装置も、第１の実施例と同様に動作する。
例えばＤＲＡＭ中のメモリセルに格納されているデータ
が、相補ビット線対及びセンスアンプ等を介して読出さ
れ、出力バッファ制御回路４０に与えられる。出力バッ
ファ制御回路４０は、読出されたデータに対応するデー
タ信号Ｇ１，Ｇ２をＰＭＯＳ２１，ＮＭＯＳ２２のゲー
ト２１ｃ，２２ｃにそれぞれ出力する。各データ信号Ｇ
１，Ｇ２のレベルが共に接地電位Ｖｓｓの場合、ＰＭＯ
Ｓ２１がオフ、及びＮＭＯＳ２２がオンとなる。よっ
て、出力端子ＯＵＴからは、ハイレベルが出力される。
各データ信号Ｇ１，Ｇ２のレベルが共に電源電位Ｖｃｃ
の場合、ＰＭＯＳ２１がオン、及びＮＭＯＳ２２がオフ
となる。よって、出力端子ＯＵＴからは、ロウレベルが
出力される。
【００１３】ここで、本実施例の半導体装置におけるラ
ッチアップ強度について説明する。ＰＭＯＳ２１とＮＭ
ＯＳ２２には、図４の（２）に示すような寄生バイポー
ラトランジスタ３１〜３５が存在するが、ＰＭＯＳ２１
のバックゲートバイアスを電源電位Ｖｃｃよりも高い電
位Ｖｐｐに設定しているので、第１の実施例と同様に、
ラッチアップ強度が向上している。また、アクティブ領
域２６がＰＭＯＳ２１を囲うように形成されているの
で、Ｎウエル抵抗３８の抵抗値は、第１の実施例におけ
るＮウエル抵抗３７よりも、小さくなる。そのため、ト
ランジスタ３３，３５のベース電位が、電位Ｖｐｐレベ
ル近傍に安定して維持される。そのため、基板１に流れ
込む電流が抑えられ、第１の実施例に比べて、さらにラ
ッチアップ強度が向上する。以上のように、本実施例に
よれば、ＣＭＯＳ出力バッファ２０におけるＰＭＯＳ２
１のバックゲートバイアスを電源電位Ｖｃｃよりも高い
電位Ｖｐｐに設定しているので、第１の実施例と同様
に、半導体装置のラッチアップ強度を向上することがで
きる。また、ＰＭＯＳ２１のバックゲートバイアスを設
定するアクティブ領域２６がＰＭＯＳ２１を囲うように
形成されているので、さらにラッチアップ強度を向上で
きる。
ッチアップ強度について説明する。ＰＭＯＳ２１とＮＭ
ＯＳ２２には、図４の（２）に示すような寄生バイポー
ラトランジスタ３１〜３５が存在するが、ＰＭＯＳ２１
のバックゲートバイアスを電源電位Ｖｃｃよりも高い電
位Ｖｐｐに設定しているので、第１の実施例と同様に、
ラッチアップ強度が向上している。また、アクティブ領
域２６がＰＭＯＳ２１を囲うように形成されているの
で、Ｎウエル抵抗３８の抵抗値は、第１の実施例におけ
るＮウエル抵抗３７よりも、小さくなる。そのため、ト
ランジスタ３３，３５のベース電位が、電位Ｖｐｐレベ
ル近傍に安定して維持される。そのため、基板１に流れ
込む電流が抑えられ、第１の実施例に比べて、さらにラ
ッチアップ強度が向上する。以上のように、本実施例に
よれば、ＣＭＯＳ出力バッファ２０におけるＰＭＯＳ２
１のバックゲートバイアスを電源電位Ｖｃｃよりも高い
電位Ｖｐｐに設定しているので、第１の実施例と同様
に、半導体装置のラッチアップ強度を向上することがで
きる。また、ＰＭＯＳ２１のバックゲートバイアスを設
定するアクティブ領域２６がＰＭＯＳ２１を囲うように
形成されているので、さらにラッチアップ強度を向上で
きる。
【００１４】第３の実施例 図５は、本発明の第３の実施例の半導体装置の要部を示
す図であり、図１と共通する要素には共通の符号が付さ
れている。図５の（１）には、ＣＭＯＳ出力バッファと
その周辺の回路が示され、図５の（２）にはＣＭＯＳ出
力バッファの断面図が示されている。本実施例の半導体
装置には、第１の実施例と同様の、出力バッファ制御回
路４０とＶｐｐ発生回路５０とを備え、出力バッファ２
０とは異なる出力バッファ６０を設けている。この半導
体装置のＣＭＯＳ出力バッファ６０は、電源電位Ｖｃｃ
と接地電位Ｖｓｓ間に直列に接続された図１と同様のＰ
ＭＯＳ２１及びＮＭＯＳ２２を有し、さらに、第３のＭ
ＯＳトランジスタであるＰＭＯＳ６１を設けている。Ｐ
ＭＯＳ６１のドレインは、ＰＭＯＳ２１及びＮＭＯＳ２
２のドレインに接続され、ソースが電源電位Ｖｃｃに接
続されている。即ち、ＰＭＯＳ６１は、電源電位Ｖｃｃ
とＮＭＯＳ２２のドレイン間に、ＰＭＯＳ２１に並列に
接続されている。ＰＭＯＳ６１のゲートは電源電位Ｖｃ
ｃに接続され、そのＰＭＯＳ６１のバックゲートバイア
スが、電位Ｖｐｐに設定されている。ＰＭＯＳ６１が設
けられることにより、図５の（２）のような寄生バイポ
ーラトランジスタが、ＣＭＯＳ出力バッファ６０中のＮ
ウエル２に形成される。即ち、図３に示された寄生バイ
ポーラトランジスタ３１〜３５に、寄生バイポーラトラ
ンジスタ７１〜７３が追加された構造となる。
す図であり、図１と共通する要素には共通の符号が付さ
れている。図５の（１）には、ＣＭＯＳ出力バッファと
その周辺の回路が示され、図５の（２）にはＣＭＯＳ出
力バッファの断面図が示されている。本実施例の半導体
装置には、第１の実施例と同様の、出力バッファ制御回
路４０とＶｐｐ発生回路５０とを備え、出力バッファ２
０とは異なる出力バッファ６０を設けている。この半導
体装置のＣＭＯＳ出力バッファ６０は、電源電位Ｖｃｃ
と接地電位Ｖｓｓ間に直列に接続された図１と同様のＰ
ＭＯＳ２１及びＮＭＯＳ２２を有し、さらに、第３のＭ
ＯＳトランジスタであるＰＭＯＳ６１を設けている。Ｐ
ＭＯＳ６１のドレインは、ＰＭＯＳ２１及びＮＭＯＳ２
２のドレインに接続され、ソースが電源電位Ｖｃｃに接
続されている。即ち、ＰＭＯＳ６１は、電源電位Ｖｃｃ
とＮＭＯＳ２２のドレイン間に、ＰＭＯＳ２１に並列に
接続されている。ＰＭＯＳ６１のゲートは電源電位Ｖｃ
ｃに接続され、そのＰＭＯＳ６１のバックゲートバイア
スが、電位Ｖｐｐに設定されている。ＰＭＯＳ６１が設
けられることにより、図５の（２）のような寄生バイポ
ーラトランジスタが、ＣＭＯＳ出力バッファ６０中のＮ
ウエル２に形成される。即ち、図３に示された寄生バイ
ポーラトランジスタ３１〜３５に、寄生バイポーラトラ
ンジスタ７１〜７３が追加された構造となる。
【００１５】本実施例の半導体装置においても、第１，
第２の半導体装置と同様に、例えばＤＲＡＭ中のメモリ
セルに格納されているデータが、相補ビット線対及びセ
ンスアンプ等を介して読出され、出力バッファ制御回路
４０に与えられる。出力バッファ制御回路４０は、読出
されたデータに対応するデータ信号Ｇ１，Ｇ２をＰＭＯ
Ｓ２１，ＮＭＯＳ２２のゲート２１ｃ，２２ｃにそれぞ
れ出力する。各データ信号Ｇ１，Ｇ２のレベルが共に接
地電位Ｖｓｓの場合、ＰＭＯＳ２１がオフ、及びＮＭＯ
Ｓ２２がオンとなる。よって、出力端子ＯＵＴからは、
ハイレベルが出力される。各データ信号Ｇ１，Ｇ２のレ
ベルが共に電源電位Ｖｃｃの場合、ＰＭＯＳ２１がオ
ン、及びＮＭＯＳ２２がオフとなる。よって、出力端子
ＯＵＴからは、ロウレベルが出力される。
第２の半導体装置と同様に、例えばＤＲＡＭ中のメモリ
セルに格納されているデータが、相補ビット線対及びセ
ンスアンプ等を介して読出され、出力バッファ制御回路
４０に与えられる。出力バッファ制御回路４０は、読出
されたデータに対応するデータ信号Ｇ１，Ｇ２をＰＭＯ
Ｓ２１，ＮＭＯＳ２２のゲート２１ｃ，２２ｃにそれぞ
れ出力する。各データ信号Ｇ１，Ｇ２のレベルが共に接
地電位Ｖｓｓの場合、ＰＭＯＳ２１がオフ、及びＮＭＯ
Ｓ２２がオンとなる。よって、出力端子ＯＵＴからは、
ハイレベルが出力される。各データ信号Ｇ１，Ｇ２のレ
ベルが共に電源電位Ｖｃｃの場合、ＰＭＯＳ２１がオ
ン、及びＮＭＯＳ２２がオフとなる。よって、出力端子
ＯＵＴからは、ロウレベルが出力される。
【００１６】次に、この半導体装置におけるラッチアッ
プ強度について説明する。本実施例も、第１及び第２の
実施例と同様に、ＰＭＯＳ２１及びＰＭＯＳ６１のバッ
クゲートバイアスが、電源電位Ｖｃｃよりも高い電位Ｖ
ｐｐに設定されている。そのため、ラッチアップ強度が
向上している。さらに、本実施例ではＰＭＯＳ６１に寄
生バイポーラトランジスタ７２が存在するので、正のサ
ージが発生したとき、バイポーラトランジスタ３４とバ
イポーラトランジスタ７２に分散して電流が流れ、出力
端子ＯＵＴから電源電位Ｖｃｃ側に電流が流れる。よっ
て、基板１に流れる込む電流が減少する、つまり、ラッ
チアップトリガ電流が抑制される。従って、ラッチアッ
プ強度がさらに向上している。なお、ＰＭＯＳ６１のゲ
ート幅を大きくすると、さらに、その効果が高くなる。
以上のように、本実施例では、ＣＭＯＳ出力バッファ中
のＰＭＯＳ２１に並列のＰＭＯＳ６１を設けている。そ
のため、ラッチアップトリガ電流を抑制することが可能
となり、半導体装置のラッチアップ強度を向上できる。
なお、本発明は、上記実施例に限定されず種々の変形が
可能である。その変形例としては、例えば次のようなも
のがある。
プ強度について説明する。本実施例も、第１及び第２の
実施例と同様に、ＰＭＯＳ２１及びＰＭＯＳ６１のバッ
クゲートバイアスが、電源電位Ｖｃｃよりも高い電位Ｖ
ｐｐに設定されている。そのため、ラッチアップ強度が
向上している。さらに、本実施例ではＰＭＯＳ６１に寄
生バイポーラトランジスタ７２が存在するので、正のサ
ージが発生したとき、バイポーラトランジスタ３４とバ
イポーラトランジスタ７２に分散して電流が流れ、出力
端子ＯＵＴから電源電位Ｖｃｃ側に電流が流れる。よっ
て、基板１に流れる込む電流が減少する、つまり、ラッ
チアップトリガ電流が抑制される。従って、ラッチアッ
プ強度がさらに向上している。なお、ＰＭＯＳ６１のゲ
ート幅を大きくすると、さらに、その効果が高くなる。
以上のように、本実施例では、ＣＭＯＳ出力バッファ中
のＰＭＯＳ２１に並列のＰＭＯＳ６１を設けている。そ
のため、ラッチアップトリガ電流を抑制することが可能
となり、半導体装置のラッチアップ強度を向上できる。
なお、本発明は、上記実施例に限定されず種々の変形が
可能である。その変形例としては、例えば次のようなも
のがある。
【００１７】（１） 第１〜第３の実施例では、半導体
装置がＤＲＡＭの場合を説明しているが、ラッチアップ
現象は、ＣＭＯＳ出力バッファを有するすべての半導体
装置で問題であり、各種の対策が必要となっている。本
発明はそれらすべて半導体装置に適用が可能であり、別
段の対策を講じることなく簡素な構成でラッチアップ強
度を向上できる。 （２） 第２及び第３の実施例では、第１の実施例と同
様に、ＰＭＯＳ２１のバックゲートバイアスを電源電位
Ｖｃｃよりも高い電位Ｖｐｐに設定しているが、ＰＭＯ
Ｓ２１のバックゲートバイアスを電源電位Ｖｃｃとして
いる場合でも、同様にラッチアップ強度が、従来に比べ
て向上する。 （３） 第１〜第３の実施例では、Ｐ型基板１の電位間
をＶｂｂにバイアスしているが、接地電位Ｖｓｓに設定
している場合にも適用可能である。この場合、Ｎウエル
２のバイアスが電位Ｖｃｃよりも高くしているので、Ｐ
ＭＯＳ２１，６１でのリーク電流を小さくできるという
効果が、期待できる。 （４） 第１〜第３の実施例では、Ｐ型基板１に形成さ
れた半導体装置について説明をしているが、Ｎ型基板に
形成された半導体装置についても、適用が可能である。
装置がＤＲＡＭの場合を説明しているが、ラッチアップ
現象は、ＣＭＯＳ出力バッファを有するすべての半導体
装置で問題であり、各種の対策が必要となっている。本
発明はそれらすべて半導体装置に適用が可能であり、別
段の対策を講じることなく簡素な構成でラッチアップ強
度を向上できる。 （２） 第２及び第３の実施例では、第１の実施例と同
様に、ＰＭＯＳ２１のバックゲートバイアスを電源電位
Ｖｃｃよりも高い電位Ｖｐｐに設定しているが、ＰＭＯ
Ｓ２１のバックゲートバイアスを電源電位Ｖｃｃとして
いる場合でも、同様にラッチアップ強度が、従来に比べ
て向上する。 （３） 第１〜第３の実施例では、Ｐ型基板１の電位間
をＶｂｂにバイアスしているが、接地電位Ｖｓｓに設定
している場合にも適用可能である。この場合、Ｎウエル
２のバイアスが電位Ｖｃｃよりも高くしているので、Ｐ
ＭＯＳ２１，６１でのリーク電流を小さくできるという
効果が、期待できる。 （４） 第１〜第３の実施例では、Ｐ型基板１に形成さ
れた半導体装置について説明をしているが、Ｎ型基板に
形成された半導体装置についても、適用が可能である。
【００１８】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、第１のＭＯＳトランジスタのバックゲートバ
イアスを第１の電源電位よりも高い第３の電源電位に設
定する構成としているので、第１のＭＯＳトランジスタ
と基板間に存在する寄生バイポーラトランジスタのベー
ス電位が、第１のＭＯＳトランジスタのバックゲートバ
イアスを第１の電源電位にした場合よりも高くなる。よ
って、その寄生トランジスタを流れる電流が抑えられ、
半導体装置におけるラッチ強度を向上することができ
る。第２の発明によれば、第１のＭＯＳトランジスタの
バックゲートバイアスをとるためのアクティブ領域を該
第１のＭＯＳトランジスタを囲うように配置しているの
で、ウエル抵抗で生じる電位差が小さくなり、第１のＭ
ＯＳトランジスタと基板間に存在する寄生バイポーラト
ランジスタのベース電位が高くなり、その第１のＭＯＳ
トランジスタと基板間に存在する寄生バイポーラトラン
ジスタを流れる電流が抑えられ、半導体装置におけるラ
ッチ強度を向上することができる。第３の発明によれ
ば、第１のＭＯＳトランジスタに並列の第３のＭＯＳト
ランジスタを設け、該第３のトランジスタのバックゲー
トには第１の電源電位または該第１の電源電位よりも高
い電位を与える構成としている。そのため、サージ電圧
が出力端子に生じたとき、第１のＭＯＳトランジスタの
ドレインとソース間に寄生するバイポーラトランジスタ
と、第３のＭＯＳトランジスタのドレインとソース間に
寄生するバイポーラトランジスタとを介して、第１の電
源電位に電流が分散して流れ、ラッチアップトリガ電流
を抑制することができる。よって、半導体装置のラッチ
アップ強度が向上する。
によれば、第１のＭＯＳトランジスタのバックゲートバ
イアスを第１の電源電位よりも高い第３の電源電位に設
定する構成としているので、第１のＭＯＳトランジスタ
と基板間に存在する寄生バイポーラトランジスタのベー
ス電位が、第１のＭＯＳトランジスタのバックゲートバ
イアスを第１の電源電位にした場合よりも高くなる。よ
って、その寄生トランジスタを流れる電流が抑えられ、
半導体装置におけるラッチ強度を向上することができ
る。第２の発明によれば、第１のＭＯＳトランジスタの
バックゲートバイアスをとるためのアクティブ領域を該
第１のＭＯＳトランジスタを囲うように配置しているの
で、ウエル抵抗で生じる電位差が小さくなり、第１のＭ
ＯＳトランジスタと基板間に存在する寄生バイポーラト
ランジスタのベース電位が高くなり、その第１のＭＯＳ
トランジスタと基板間に存在する寄生バイポーラトラン
ジスタを流れる電流が抑えられ、半導体装置におけるラ
ッチ強度を向上することができる。第３の発明によれ
ば、第１のＭＯＳトランジスタに並列の第３のＭＯＳト
ランジスタを設け、該第３のトランジスタのバックゲー
トには第１の電源電位または該第１の電源電位よりも高
い電位を与える構成としている。そのため、サージ電圧
が出力端子に生じたとき、第１のＭＯＳトランジスタの
ドレインとソース間に寄生するバイポーラトランジスタ
と、第３のＭＯＳトランジスタのドレインとソース間に
寄生するバイポーラトランジスタとを介して、第１の電
源電位に電流が分散して流れ、ラッチアップトリガ電流
を抑制することができる。よって、半導体装置のラッチ
アップ強度が向上する。
【図１】本発明の第１の実施例の半導体装置の要部を示
す図である。
す図である。
【図２】ラッチアップ現象を説明するための出力バッフ
ァの断面図である。
ァの断面図である。
【図３】図１中のＣＭＯＳ出力バッファの断面図であ
る。
る。
【図４】本発明の第２の実施例を示すＣＭＯＳ出力バッ
ファの断面図である。
ファの断面図である。
【図５】本発明の第３の実施例の半導体装置の要部を示
す図である。
す図である。
１ Ｐ型基板 ２ Ｎウエル ２０，６０ 出力バッファ ２１，６１ ＰＭＯＳ ２２ ＮＭＯＳ ２４，２６ アクティブ領域 ３１〜３５，７１〜７３ 寄生バイポーラトランジ
スタ ３６ 基板抵抗 ３７，３８ ウエル抵抗 ５０ Ｖｐｐ発生回路
スタ ３６ 基板抵抗 ３７，３８ ウエル抵抗 ５０ Ｖｐｐ発生回路
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 27/08 ３３１ Ｄ Ｈ０３Ｋ 17/08 Ｃ 9184−5Ｋ 17/687 19/003 Ｃ 19/0948 Ｈ０１Ｌ 27/04 Ｈ 9184−5Ｋ Ｈ０３Ｋ 17/687 Ｆ 19/094 Ｂ
Claims (3)
- 【請求項１】 第１の電源電位と該第１の電源電位より
も低い第２の電源電位との間に直列に接続された第１の
導電型の第１のＭＯＳトランジスタ及び第２の導電型の
第２のＭＯＳトランジスタを有し、各ゲートにそれぞれ
与えられた電位に基づき該第１及び第２のトランジスタ
がオン、オフ動作して出力信号を生成する出力バッファ
を備えた半導体装置において、 前記第１のＭＯＳトランジスタのバックゲートバイアス
を前記第１の電源電位よりも高い第３の電源電位に設定
する構成としたことを特徴とする半導体装置。 - 【請求項２】 第１の電源電位と該第１の電源電位より
も低い第２の電源電位との間に直列に接続された第１の
導電型の第１のＭＯＳトランジスタ及び第２の導電型の
第２のＭＯＳトランジスタを有し、各ゲートにそれぞれ
与えられた電位に基づき該第１及び第２のトランジスタ
がオン、オフ動作して出力信号を生成する出力バッファ
を備えた半導体装置において、 前記第１のＭＯＳトランジスタを形成するウエルに、該
第１のＭＯＳトランジスタのバックゲートバイアスをと
るためのアクティブ領域を該第１のＭＯＳトランジスタ
を囲うように配置したことを特徴とする半導体装置。 - 【請求項３】 第１の電源電位と該第１の電源電位より
も低い第２の電源電位との間に直列に接続された第１の
導電型の第１のＭＯＳトランジスタ及び第２の導電型の
第２のＭＯＳトランジスタを有し、各ゲートにそれぞれ
与えられた電位に基づき該第１及び第２のトランジスタ
がオン、オフ動作して出力信号を生成する出力バッファ
を備えた半導体装置において、 前記第１の電源電位と前記第２のＭＯＳトランジスタの
間に前記第１のＭＯＳトランジスタに並列の前記第１の
導電型の第３のＭＯＳトランジスタを設け、 前記第３のＭＯＳトランジスタのゲートは前記第１の電
源電位に接続され、かつ該第３のトランジスタのバック
ゲートバイアスは前記第１の電源電位または該第１の電
源電位よりも高い電位に設定される構成としたことを特
徴とする半導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6325573A JPH08181598A (ja) | 1994-12-27 | 1994-12-27 | 半導体装置 |
| TW084111166A TW365085B (en) | 1994-12-27 | 1995-10-21 | Semiconductor apparatus |
| EP95119653A EP0720295B1 (en) | 1994-12-27 | 1995-12-13 | Semiconductor device |
| DE69522789T DE69522789T2 (de) | 1994-12-27 | 1995-12-13 | Halbleitervorrichtung |
| US08/576,614 US5686752A (en) | 1994-12-27 | 1995-12-21 | Semiconductor device having a CMOS element as a buffer |
| KR1019950058776A KR100318298B1 (ko) | 1994-12-27 | 1995-12-27 | 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6325573A JPH08181598A (ja) | 1994-12-27 | 1994-12-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08181598A true JPH08181598A (ja) | 1996-07-12 |
Family
ID=18178402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6325573A Withdrawn JPH08181598A (ja) | 1994-12-27 | 1994-12-27 | 半導体装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5686752A (ja) |
| EP (1) | EP0720295B1 (ja) |
| JP (1) | JPH08181598A (ja) |
| KR (1) | KR100318298B1 (ja) |
| DE (1) | DE69522789T2 (ja) |
| TW (1) | TW365085B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004059841A1 (ja) * | 2002-12-25 | 2004-07-15 | Nec Corporation | 接地スイッチ回路 |
| JP2008098749A (ja) * | 2006-10-06 | 2008-04-24 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| JP2011028789A (ja) * | 2009-07-21 | 2011-02-10 | Fujitsu Semiconductor Ltd | 半導体集積回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09321214A (ja) * | 1996-05-30 | 1997-12-12 | Mitsubishi Electric Corp | 半導体装置 |
| EP0911974B1 (en) * | 1997-10-24 | 2003-04-09 | STMicroelectronics S.r.l. | Improved output circuit for integrated circuits |
| JPH11145311A (ja) * | 1997-11-13 | 1999-05-28 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6414360B1 (en) * | 1998-06-09 | 2002-07-02 | Aeroflex Utmc Microelectronic Systems, Inc. | Method of programmability and an architecture for cold sparing of CMOS arrays |
| US6228726B1 (en) | 2000-03-06 | 2001-05-08 | Taiwan Semiconductor Manufacturing Company | Method to suppress CMOS device latchup and improve interwell isolation |
| WO2002000004A2 (en) * | 2001-07-05 | 2002-01-03 | Telefonaktiebolaget Lm Ericsson (Publ) | Detrimental latch-up avoidans in digital circuits |
| US7773442B2 (en) | 2004-06-25 | 2010-08-10 | Cypress Semiconductor Corporation | Memory cell array latchup prevention |
| US9842629B2 (en) | 2004-06-25 | 2017-12-12 | Cypress Semiconductor Corporation | Memory cell array latchup prevention |
| US20060119382A1 (en) * | 2004-12-07 | 2006-06-08 | Shumarayev Sergey Y | Apparatus and methods for adjusting performance characteristics of programmable logic devices |
| US7330049B2 (en) * | 2006-03-06 | 2008-02-12 | Altera Corporation | Adjustable transistor body bias generation circuitry with latch-up prevention |
| US20080235541A1 (en) * | 2007-03-19 | 2008-09-25 | Powerchip Semiconductor Corp. | Method for testing a word line failure |
| KR101153565B1 (ko) | 2010-02-01 | 2012-06-12 | 한국과학기술원 | Ｒｆ 스위치 회로 |
| JP4988892B2 (ja) * | 2010-03-23 | 2012-08-01 | 株式会社沖データ | 駆動装置、プリントヘッド及び画像形成装置 |
| US8283979B2 (en) * | 2011-01-19 | 2012-10-09 | Harman International Industries, Incorporated | Amplifier system for a power converter |
| US10366992B2 (en) * | 2017-08-30 | 2019-07-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device including transistors sharing gates |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1559583A (en) * | 1975-07-18 | 1980-01-23 | Tokyo Shibaura Electric Co | Complementary mosfet device and method of manufacturing the same |
| US5039877A (en) * | 1990-08-30 | 1991-08-13 | Micron Technology, Inc. | Low current substrate bias generator |
| US5473183A (en) * | 1992-02-21 | 1995-12-05 | Sony Corporation | Semiconductor device of a first conductivity type which has a first well of a second conductivity type formed therein and a second well of the first conductivity type formed in the first well and a pair of MOSFET formed in the first and second wells |
| JPH06177335A (ja) * | 1992-12-07 | 1994-06-24 | Nippon Steel Corp | 集積回路の入出力回路 |
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-
1994
- 1994-12-27 JP JP6325573A patent/JPH08181598A/ja not_active Withdrawn
-
1995
- 1995-10-21 TW TW084111166A patent/TW365085B/zh not_active IP Right Cessation
- 1995-12-13 DE DE69522789T patent/DE69522789T2/de not_active Expired - Lifetime
- 1995-12-13 EP EP95119653A patent/EP0720295B1/en not_active Expired - Lifetime
- 1995-12-21 US US08/576,614 patent/US5686752A/en not_active Expired - Lifetime
- 1995-12-27 KR KR1019950058776A patent/KR100318298B1/ko not_active IP Right Cessation
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| JP2011028789A (ja) * | 2009-07-21 | 2011-02-10 | Fujitsu Semiconductor Ltd | 半導体集積回路 |
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|---|---|
| EP0720295B1 (en) | 2001-09-19 |
| EP0720295A3 (en) | 1997-02-05 |
| EP0720295A2 (en) | 1996-07-03 |
| US5686752A (en) | 1997-11-11 |
| DE69522789T2 (de) | 2002-05-23 |
| TW365085B (en) | 1999-07-21 |
| KR100318298B1 (ko) | 2002-04-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020305 |