JPH06177335A - 集積回路の入出力回路 - Google Patents
集積回路の入出力回路Info
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- JPH06177335A JPH06177335A JP4351218A JP35121892A JPH06177335A JP H06177335 A JPH06177335 A JP H06177335A JP 4351218 A JP4351218 A JP 4351218A JP 35121892 A JP35121892 A JP 35121892A JP H06177335 A JPH06177335 A JP H06177335A
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Abstract
(57)【要約】
【目的】 入出力回路にＣＭＯＳトランジスタ構成を有
する集積回路に於て、ラッチアップ現象を確実に防止す
ると共にトランジスタのゲート酸化膜に対する過剰電圧
を防止し、その信頼性を確保する。 【構成】 ＣＭＯＳ構成をなすｐＭＯＳトランジスタの
基板領域に電源電圧よりも高い電圧を印加し、かつｎＭ
ＯＳトランジスタの基板領域に接地電位よりも低い電圧
を印加することにより、その出力波形にオーバーシュー
ト若しくはアンダーシュートが現出しても基板側に小数
キャリアが注入されることはなく、ラッチアップ現象を
好適に防止することが可能となる。また、昇圧電位を供
給する回路としてＤＲＡＭに用いられる昇圧電位発生回
路を用い、接地電位よりも低い電圧の発生回路として基
板バイアス発生回路を用いることにより、新たなオーバ
ーヘッドを伴うことなくＤＲＡＭに於ける耐ラッチアッ
プ性の高い入出力回路を得ることができる。
する集積回路に於て、ラッチアップ現象を確実に防止す
ると共にトランジスタのゲート酸化膜に対する過剰電圧
を防止し、その信頼性を確保する。 【構成】 ＣＭＯＳ構成をなすｐＭＯＳトランジスタの
基板領域に電源電圧よりも高い電圧を印加し、かつｎＭ
ＯＳトランジスタの基板領域に接地電位よりも低い電圧
を印加することにより、その出力波形にオーバーシュー
ト若しくはアンダーシュートが現出しても基板側に小数
キャリアが注入されることはなく、ラッチアップ現象を
好適に防止することが可能となる。また、昇圧電位を供
給する回路としてＤＲＡＭに用いられる昇圧電位発生回
路を用い、接地電位よりも低い電圧の発生回路として基
板バイアス発生回路を用いることにより、新たなオーバ
ーヘッドを伴うことなくＤＲＡＭに於ける耐ラッチアッ
プ性の高い入出力回路を得ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路の入出力回路
に関し、特に微細プロセスを使用したＭＯＳ型のダイナ
ミックランダムアクセスメモリ集積回路に用いるのに適
した入出力回路に関するものである。
に関し、特に微細プロセスを使用したＭＯＳ型のダイナ
ミックランダムアクセスメモリ集積回路に用いるのに適
した入出力回路に関するものである。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）を代表とするＭＯＳ型集積回路にあって
は、相補型ＭＯＳ（ＣＭＯＳ）トランジスタ構成の入力
回路を使用しており、図２にその一例を示す。この入出
力回路は、内部回路ブロック１からの入力線２が、ＣＭ
ＯＳ構成をなすｐＭＯＳトランジスタ４及びｎＭＯＳト
ランジスタ５のゲートに各々並列に接続されている。こ
のｐＭＯＳトランジスタ４のソースは電源６に接続さ
れ、ｎＭＯＳトランジスタ５のドレインは接地されてい
る。更に、ｐＭＯＳトランジスタ４のドレインは、ｎＭ
ＯＳトランジスタ５のソースに接続されると共に出力線
７に接続されている。
（ＤＲＡＭ）を代表とするＭＯＳ型集積回路にあって
は、相補型ＭＯＳ（ＣＭＯＳ）トランジスタ構成の入力
回路を使用しており、図２にその一例を示す。この入出
力回路は、内部回路ブロック１からの入力線２が、ＣＭ
ＯＳ構成をなすｐＭＯＳトランジスタ４及びｎＭＯＳト
ランジスタ５のゲートに各々並列に接続されている。こ
のｐＭＯＳトランジスタ４のソースは電源６に接続さ
れ、ｎＭＯＳトランジスタ５のドレインは接地されてい
る。更に、ｐＭＯＳトランジスタ４のドレインは、ｎＭ
ＯＳトランジスタ５のソースに接続されると共に出力線
７に接続されている。
【０００３】一方、ｐＭＯＳトランジスタ４の基板には
電源電圧が印加され、かつｎＭＯＳトランジスタの基板
は接地されている。これは、ソース・ドレイン領域から
基板に小数キャリアが注入されることを防止するためで
ある。ここで、基板に小数キャリアが注入されると、図
５に示すような寄生サイリスタがオンして当該回路に過
大な電流が流れる所謂ラッチアップ現象を引き起こすこ
ととなる。
電源電圧が印加され、かつｎＭＯＳトランジスタの基板
は接地されている。これは、ソース・ドレイン領域から
基板に小数キャリアが注入されることを防止するためで
ある。ここで、基板に小数キャリアが注入されると、図
５に示すような寄生サイリスタがオンして当該回路に過
大な電流が流れる所謂ラッチアップ現象を引き起こすこ
ととなる。
【０００４】しかしながら、実際の半導体デバイスにあ
っては、各配線等が様々なリアクタンス成分を有してい
ることから、例えばＤＲＡＭを使用する際に比較的高速
に信号の電位が変化した場合、誘導性のノイズが発生し
て電源電圧Ｖｄｄよりも高い電位のオーバーシュート
（図４のＡの部分）や接地電位Ｖｓｓよりも低い電位の
アンダーシュート（図４のＢの部分）が現出することと
なる。
っては、各配線等が様々なリアクタンス成分を有してい
ることから、例えばＤＲＡＭを使用する際に比較的高速
に信号の電位が変化した場合、誘導性のノイズが発生し
て電源電圧Ｖｄｄよりも高い電位のオーバーシュート
（図４のＡの部分）や接地電位Ｖｓｓよりも低い電位の
アンダーシュート（図４のＢの部分）が現出することと
なる。
【０００５】従って、上記した図２のような構成をもっ
てしても出力がオーバーシュートした場合、ｐＭＯＳト
ランジスタ４のドレインと基板との間に順方向バイアス
が印加され、基板に小数キャリアが注入されることとな
る。また、出力がアンダーシュートした場合にはｎＭＯ
Ｓトランジスタ５のドレインと基板との間に順方向バイ
アスが印加され、基板に対して小数キャリアが注入され
ることとなる。
てしても出力がオーバーシュートした場合、ｐＭＯＳト
ランジスタ４のドレインと基板との間に順方向バイアス
が印加され、基板に小数キャリアが注入されることとな
る。また、出力がアンダーシュートした場合にはｎＭＯ
Ｓトランジスタ５のドレインと基板との間に順方向バイ
アスが印加され、基板に対して小数キャリアが注入され
ることとなる。
【０００６】そこで、従来のＤＲＡＭにあっては、ｎＭ
ＯＳトランジスタ５の基板に接地電位よりも低い基板バ
イアスを印加し、アンダーシュートしても小数キャリア
が注入されることを防止しているが、ｐＭＯＳトランジ
スタ側の基板に対する小数キャリアの注入されることは
回避することができなかった。
ＯＳトランジスタ５の基板に接地電位よりも低い基板バ
イアスを印加し、アンダーシュートしても小数キャリア
が注入されることを防止しているが、ｐＭＯＳトランジ
スタ側の基板に対する小数キャリアの注入されることは
回避することができなかった。
【０００７】また、上記したｐＭＯＳトランジスタ側の
小数キャリアの注入を防止するべく、入出力回路をｎＭ
ＯＳトランジスタのみからなるプッシュプル構成とする
ことが考えられる。これは、図３に示すように、図２の
入出力回路のｐＭＯＳトランジスタをｎＭＯＳトランジ
スタ１６に置き換え、各ｎＭＯＳトランジスタ５、１６
に対して接地電位よりも低い基板バイアスを印加するも
のである。ここでこの基板バイアスは、内部回路ブロッ
ク１に用いられる基板バイアス発生回路８を用いてい
る。
小数キャリアの注入を防止するべく、入出力回路をｎＭ
ＯＳトランジスタのみからなるプッシュプル構成とする
ことが考えられる。これは、図３に示すように、図２の
入出力回路のｐＭＯＳトランジスタをｎＭＯＳトランジ
スタ１６に置き換え、各ｎＭＯＳトランジスタ５、１６
に対して接地電位よりも低い基板バイアスを印加するも
のである。ここでこの基板バイアスは、内部回路ブロッ
ク１に用いられる基板バイアス発生回路８を用いてい
る。
【０００８】しかしながら、このような構成にあって
は、出力に電源電圧Ｖｄｄを要求する場合、プルアップ
側のｎＭＯＳトランジスタ１６に対するゲート電圧がこ
のトランジスタの閾値電圧分だけ電源電圧よりも高くな
ければならず、トランジスタのゲート酸化膜に対して高
電圧が印加されるようになり、その信頼性を損なう心配
があった。
は、出力に電源電圧Ｖｄｄを要求する場合、プルアップ
側のｎＭＯＳトランジスタ１６に対するゲート電圧がこ
のトランジスタの閾値電圧分だけ電源電圧よりも高くな
ければならず、トランジスタのゲート酸化膜に対して高
電圧が印加されるようになり、その信頼性を損なう心配
があった。
【０００９】
【発明が解決しようとする課題】本発明は上記したよう
な従来技術の問題点に鑑みなされたものであり、その主
な目的は、入出力回路にＣＭＯＳトランジスタ構成を有
する集積回路に於て、ラッチアップ現象を確実に防止す
ると共にトランジスタのゲート酸化膜に対する過剰電圧
を防止し、その信頼性を確保することにある。
な従来技術の問題点に鑑みなされたものであり、その主
な目的は、入出力回路にＣＭＯＳトランジスタ構成を有
する集積回路に於て、ラッチアップ現象を確実に防止す
ると共にトランジスタのゲート酸化膜に対する過剰電圧
を防止し、その信頼性を確保することにある。
【００１０】
【課題を解決するための手段】上記した目的は本発明に
よれば、集積回路に於ける相補型ＭＯＳトランジスタ構
成の入出力回路であって、接地電位よりも低い電位の基
板バイアスを発生する基板バイアス発生回路と、電源電
圧よりも高い電圧を発生する昇圧電位発生回路とを有
し、前記基板バイアスが前記相補型ＭＯＳトランジスタ
のｎＭＯＳ型トランジスタの基板領域に供給され、かつ
前記電源電圧よりも高い電圧が前記相補型ＭＯＳトラン
ジスタのｐＭＯＳ型トランジスタの基板領域に供給され
ることを特徴とする集積回路の入出力回路を提供するこ
とにより達成される。
よれば、集積回路に於ける相補型ＭＯＳトランジスタ構
成の入出力回路であって、接地電位よりも低い電位の基
板バイアスを発生する基板バイアス発生回路と、電源電
圧よりも高い電圧を発生する昇圧電位発生回路とを有
し、前記基板バイアスが前記相補型ＭＯＳトランジスタ
のｎＭＯＳ型トランジスタの基板領域に供給され、かつ
前記電源電圧よりも高い電圧が前記相補型ＭＯＳトラン
ジスタのｐＭＯＳ型トランジスタの基板領域に供給され
ることを特徴とする集積回路の入出力回路を提供するこ
とにより達成される。
【００１１】
【作用】このように、ｐＭＯＳトランジスタの基板バイ
アスとして、電源電圧よりも高い昇圧電位を印加し、ｎ
ＭＯＳトランジスタの基板領域に接地電位よりも低い基
板バイアスを印加することにより、その出力信号にノイ
ズによるオーバーシュート若しくはアンダーシュートが
発生した場合でも逆方向バイアスが印加されていること
から各トランジスタのドレインから基板に対して小数キ
ャリアが注入されることはない。また、上記構成をＤＲ
ＡＭに用い、このＤＲＡＭに設けられた昇圧電位発生回
路からの昇圧電位を上記ｐＭＯＳトランジスタ側基板領
域に供給し、同じくＤＲＡＭの基板バイアス発生回路に
より発生した接地電位よりも低い電位をｎＭＯＳトラン
ジスタの基板領域に供給することにより、回路を増加さ
せることなく上記作用が得られる。
アスとして、電源電圧よりも高い昇圧電位を印加し、ｎ
ＭＯＳトランジスタの基板領域に接地電位よりも低い基
板バイアスを印加することにより、その出力信号にノイ
ズによるオーバーシュート若しくはアンダーシュートが
発生した場合でも逆方向バイアスが印加されていること
から各トランジスタのドレインから基板に対して小数キ
ャリアが注入されることはない。また、上記構成をＤＲ
ＡＭに用い、このＤＲＡＭに設けられた昇圧電位発生回
路からの昇圧電位を上記ｐＭＯＳトランジスタ側基板領
域に供給し、同じくＤＲＡＭの基板バイアス発生回路に
より発生した接地電位よりも低い電位をｎＭＯＳトラン
ジスタの基板領域に供給することにより、回路を増加さ
せることなく上記作用が得られる。
【００１２】
【実施例】以下、本発明の好適実施例を添付の図面につ
いて詳しく説明する。
いて詳しく説明する。
【００１３】図１は、本発明が適用された入出力回路の
要部構成図であり、本回路はインバータ回路を構成して
いる。内部回路ブロック１からの入力線２が、ＣＭＯＳ
構成をなすｐＭＯＳトランジスタ４及びｎＭＯＳトラン
ジスタ５のゲートに各々並列に接続されている。このｐ
ＭＯＳトランジスタ４のソースは電源６に接続され、ｎ
ＭＯＳトランジスタ５のドレインは接地されている。更
に、ｐＭＯＳトランジスタ４のドレインは、ｎＭＯＳト
ランジスタ５のソースに接続されると共に出力線７に接
続されている。尚、符号９は誘導性負荷であり、符号１
０は容量性負荷である。
要部構成図であり、本回路はインバータ回路を構成して
いる。内部回路ブロック１からの入力線２が、ＣＭＯＳ
構成をなすｐＭＯＳトランジスタ４及びｎＭＯＳトラン
ジスタ５のゲートに各々並列に接続されている。このｐ
ＭＯＳトランジスタ４のソースは電源６に接続され、ｎ
ＭＯＳトランジスタ５のドレインは接地されている。更
に、ｐＭＯＳトランジスタ４のドレインは、ｎＭＯＳト
ランジスタ５のソースに接続されると共に出力線７に接
続されている。尚、符号９は誘導性負荷であり、符号１
０は容量性負荷である。
【００１４】一方、内部回路ブロック１には昇圧電位発
生回路１１から電源電圧Ｖｄｄよりも高い昇圧電位Ｖｐ
ｐが供給されると共に基板バイアス発生回路８から接地
電位Ｖｓｓよりも低い電位Ｖｂｂが供給されている。ま
た、昇圧電位発生回路１１はｐＭＯＳトランジスタ４の
基板領域にも接続され、この基板領域に昇圧電位Ｖｐｐ
を供給している。更に、基板バイアス発生回路８はｎＭ
ＯＳトランジスタ５の基板にも接続され、この基板領域
に電位Ｖｂｂを供給している。
生回路１１から電源電圧Ｖｄｄよりも高い昇圧電位Ｖｐ
ｐが供給されると共に基板バイアス発生回路８から接地
電位Ｖｓｓよりも低い電位Ｖｂｂが供給されている。ま
た、昇圧電位発生回路１１はｐＭＯＳトランジスタ４の
基板領域にも接続され、この基板領域に昇圧電位Ｖｐｐ
を供給している。更に、基板バイアス発生回路８はｎＭ
ＯＳトランジスタ５の基板にも接続され、この基板領域
に電位Ｖｂｂを供給している。
【００１５】上記した構成によれば、図４に示すよう
に、出力波形がオーバーシュートした場合でも、電源電
圧Ｖｄｄよりも高い昇圧電位ＶｐｐがｐＭＯＳトランジ
スタ４の基板領域に印加されていることから、基板に小
数キャリアが注入されることがなく、また、アンダーシ
ュートしても接地電位Ｖｓｓよりも低い基板バイアスＶ
ｂｂがｎＭＯＳトランジスタ５の基板領域に印加されて
いることから、同じく基板に小数キャリアが注入される
ことがなく、寄生サイリスタがオンすることを防止して
いる。
に、出力波形がオーバーシュートした場合でも、電源電
圧Ｖｄｄよりも高い昇圧電位ＶｐｐがｐＭＯＳトランジ
スタ４の基板領域に印加されていることから、基板に小
数キャリアが注入されることがなく、また、アンダーシ
ュートしても接地電位Ｖｓｓよりも低い基板バイアスＶ
ｂｂがｎＭＯＳトランジスタ５の基板領域に印加されて
いることから、同じく基板に小数キャリアが注入される
ことがなく、寄生サイリスタがオンすることを防止して
いる。
【００１６】尚、本実施例ではＤＲＡＭの入出力装置に
ついて説明したが、ＣＭＯＳ構成のトランジスタ回路を
入出力回路とする集積回路であれば、同様の構成により
同様の効果を得られることは云うまでもなく、例えば入
出力バッファ回路等のトランジスタサイズの大きなもの
であっても同様の効果を得ることができる。ここで、本
実施例ではｐＭＯＳトランジスタの基板領域及びｎＭＯ
Ｓトランジスタの基板領域に印加する電圧源として、Ｄ
ＲＡＭに用いられている昇圧電位発生回路及び基板バイ
アス発生回路を用いたが、これらの回路を外部に別途設
けても良いことは云うまでもない。
ついて説明したが、ＣＭＯＳ構成のトランジスタ回路を
入出力回路とする集積回路であれば、同様の構成により
同様の効果を得られることは云うまでもなく、例えば入
出力バッファ回路等のトランジスタサイズの大きなもの
であっても同様の効果を得ることができる。ここで、本
実施例ではｐＭＯＳトランジスタの基板領域及びｎＭＯ
Ｓトランジスタの基板領域に印加する電圧源として、Ｄ
ＲＡＭに用いられている昇圧電位発生回路及び基板バイ
アス発生回路を用いたが、これらの回路を外部に別途設
けても良いことは云うまでもない。
【００１７】
【発明の効果】上記した説明により明らかなように、本
発明による集積回路の入出力回路によれば、ＣＭＯＳ構
成をなすｐＭＯＳトランジスタの基板領域に電源電圧よ
りも高い電圧を印加し、かつｎＭＯＳトランジスタの基
板領域に接地電位よりも低い電圧を印加することによ
り、その出力波形にオーバーシュート若しくはアンダー
シュートが現出しても基板側に小数キャリアが注入され
ることはなく、ラッチアップ現象を好適に防止すること
が可能となる。また、昇圧電位を供給する回路としてＤ
ＲＡＭに用いられる昇圧電位発生回路を用い、接地電位
よりも低い電圧の発生回路として基板バイアス発生回路
を用いることにより、新たなオーバーヘッドを伴うこと
なくＤＲＡＭに於ける耐ラッチアップ性の高い入出力回
路を得ることができる。
発明による集積回路の入出力回路によれば、ＣＭＯＳ構
成をなすｐＭＯＳトランジスタの基板領域に電源電圧よ
りも高い電圧を印加し、かつｎＭＯＳトランジスタの基
板領域に接地電位よりも低い電圧を印加することによ
り、その出力波形にオーバーシュート若しくはアンダー
シュートが現出しても基板側に小数キャリアが注入され
ることはなく、ラッチアップ現象を好適に防止すること
が可能となる。また、昇圧電位を供給する回路としてＤ
ＲＡＭに用いられる昇圧電位発生回路を用い、接地電位
よりも低い電圧の発生回路として基板バイアス発生回路
を用いることにより、新たなオーバーヘッドを伴うこと
なくＤＲＡＭに於ける耐ラッチアップ性の高い入出力回
路を得ることができる。
【図１】本発明が適用されたインバータ回路をなすＤＲ
ＡＭの入出力回路を示す回路図である。
ＡＭの入出力回路を示す回路図である。
【図２】従来のＤＲＡＭの入出力回路の構成を示す回路
図である。
図である。
【図３】図２と同様に従来のＤＲＡＭの入出力回路の構
成を示す回路図である。
成を示す回路図である。
【図４】集積回路の入出力回路に於ける入力波形と出力
波形の状態を示すグラフである。
波形の状態を示すグラフである。
【図５】実デバイスの寄生回路の構成を示す模式図であ
る。
る。
１ 内部回路ブロック ２ 入力線 ４ ｐＭＯＳトランジスタ ５ ｎＭＯＳトランジスタ ６ 電源 ７ 出力線 ８ 基板バイアス発生回路 ９ 誘導性負荷 １０ 容量性負荷 １１ 昇圧電位発生回路 １６ ｎＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 Ｈ０３Ｋ 17/687 19/094 8221−5Ｊ Ｈ０３Ｋ 17/687 Ｆ 8321−5Ｊ 19/094 Ｄ
Claims (2)
- 【請求項１】 集積回路に於ける相補型ＭＯＳトラン
ジスタ構成の入出力回路であって、 接地電位よりも低い電位の基板バイアスを発生する基板
バイアス発生回路と、電源電圧よりも高い電圧を発生す
る昇圧電位発生回路とを有し、 前記基板バイアスが前記相補型ＭＯＳトランジスタのｎ
ＭＯＳ型トランジスタの基板領域に供給され、かつ前記
電源電圧よりも高い電圧が前記相補型ＭＯＳトランジス
タのｐＭＯＳ型トランジスタの基板領域に供給されるこ
とを特徴とする集積回路の入出力回路。 - 【請求項２】 前記集積回路が、ＭＯＳ型ダイナミッ
クランダムアクセスメモリからなることを特徴とする請
求項１に記載の集積回路の入出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4351218A JPH06177335A (ja) | 1992-12-07 | 1992-12-07 | 集積回路の入出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4351218A JPH06177335A (ja) | 1992-12-07 | 1992-12-07 | 集積回路の入出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06177335A true JPH06177335A (ja) | 1994-06-24 |
Family
ID=18415852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4351218A Pending JPH06177335A (ja) | 1992-12-07 | 1992-12-07 | 集積回路の入出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06177335A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06343034A (ja) * | 1993-06-01 | 1994-12-13 | Nippon Motorola Ltd | 相補形ｆｅｔを用いたドライバ装置 |
| EP0720295A2 (en) * | 1994-12-27 | 1996-07-03 | Oki Electric Industry Company, Limited | Semiconductor device |
| EP0814513A2 (de) * | 1996-06-19 | 1997-12-29 | Sgs-Thomson Microelectronics Gmbh | Monolithisch integrierte Mehrfachbetriebsartenschaltung |
| JP2006351173A (ja) * | 1997-06-16 | 2006-12-28 | Hitachi Ltd | 半導体集積回路装置 |
| EP2479890A1 (en) * | 2011-01-19 | 2012-07-25 | Harman International Industries, Incorporated | Amplifier system for a power converter |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60257559A (ja) * | 1984-06-04 | 1985-12-19 | Nec Corp | Ｃｍｏｓ集積回路装置 |
| JPS63241960A (ja) * | 1987-03-30 | 1988-10-07 | Toshiba Corp | 半導体装置 |
| JPH03194965A (ja) * | 1989-12-22 | 1991-08-26 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH0444262A (ja) * | 1990-06-07 | 1992-02-14 | Seiko Instr Inc | Ｍｏｓ型集積回路の入力回路 |
| JPH0470008A (ja) * | 1990-07-09 | 1992-03-05 | Nec Eng Ltd | 出力回路 |
| JPH04199870A (ja) * | 1990-11-29 | 1992-07-21 | Mitsubishi Electric Corp | 集積回路装置 |
-
1992
- 1992-12-07 JP JP4351218A patent/JPH06177335A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60257559A (ja) * | 1984-06-04 | 1985-12-19 | Nec Corp | Ｃｍｏｓ集積回路装置 |
| JPS63241960A (ja) * | 1987-03-30 | 1988-10-07 | Toshiba Corp | 半導体装置 |
| JPH03194965A (ja) * | 1989-12-22 | 1991-08-26 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH0444262A (ja) * | 1990-06-07 | 1992-02-14 | Seiko Instr Inc | Ｍｏｓ型集積回路の入力回路 |
| JPH0470008A (ja) * | 1990-07-09 | 1992-03-05 | Nec Eng Ltd | 出力回路 |
| JPH04199870A (ja) * | 1990-11-29 | 1992-07-21 | Mitsubishi Electric Corp | 集積回路装置 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06343034A (ja) * | 1993-06-01 | 1994-12-13 | Nippon Motorola Ltd | 相補形ｆｅｔを用いたドライバ装置 |
| EP0720295A2 (en) * | 1994-12-27 | 1996-07-03 | Oki Electric Industry Company, Limited | Semiconductor device |
| EP0720295A3 (en) * | 1994-12-27 | 1997-02-05 | Oki Electric Ind Co Ltd | Semiconductor device |
| US5686752A (en) * | 1994-12-27 | 1997-11-11 | Oki Electric Industry Co., Ltd. | Semiconductor device having a CMOS element as a buffer |
| EP0814513A2 (de) * | 1996-06-19 | 1997-12-29 | Sgs-Thomson Microelectronics Gmbh | Monolithisch integrierte Mehrfachbetriebsartenschaltung |
| EP0814513A3 (de) * | 1996-06-19 | 2000-07-05 | Sgs-Thomson Microelectronics Gmbh | Monolithisch integrierte Mehrfachbetriebsartenschaltung |
| JP2006351173A (ja) * | 1997-06-16 | 2006-12-28 | Hitachi Ltd | 半導体集積回路装置 |
| EP2479890A1 (en) * | 2011-01-19 | 2012-07-25 | Harman International Industries, Incorporated | Amplifier system for a power converter |
| JP2012151838A (ja) * | 2011-01-19 | 2012-08-09 | Harman Internatl Industries Inc | 電力変換器のための増幅器システム |
| US8283979B2 (en) | 2011-01-19 | 2012-10-09 | Harman International Industries, Incorporated | Amplifier system for a power converter |
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