JP2908448B1 - 半導体集積回路 - Google Patents

Abstract

【要約】 【課題】 MOSトランシ゛スタのしきい値電圧によらず、かつ、
チッフ゜面積の増大及び消費電流を増加させずに効果的な昇
圧動作が可能な半導体集積回路を提供する。 【解決手段】 インハ゛ータINVは駆動ハ゜ルス信号CLKを入力し、
信号CLKBを出力する。インハ゛ータINV1〜INV4は、駆動ハ゜ルス信号
CLKを入力し、それぞれ信号ND1、ND2、ND4およびND4を出力
する。基準電圧供給用Nチャネルトランシ゛スタN01は、ト゛レインが端子TV
DDに接続され、ケ゛ートが基準電圧端子REFに、ソースが接点ND5
に接続されている。電流供給用Pチャネルトランシ゛スタP1〜P4は、そ
れぞれソースが接点PD5、PD6、PD7、PD8に接続され、ケ゛ートおよ
びト゛レインが接点PD6、PD7、PD8に接続されている。チャーシ゛ホ゜ンフ
゜出力端子CPOUTに接続されている。昇圧用キャハ゜シタC1〜C4
は、容量カッフ゜リンク゛により昇圧動作を行う。BP1は寄生ハ゛イホ゜
ーラトランシ゛スタであり、電流供給用Pチャネルトランシ゛スタP1〜P4のウエル、
ソースおよびト゛レインで構成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、内部に電源電圧よ
り高い電圧を発生するチャージポンプを含んだＤＣ／Ｄ
Ｃコンバータ等の半導体集積回路に関するものである。

【０００２】

【従来の技術】従来の半導体集積回路におけるチャージ
ポンプを図６を用いて説明する。図６は従来のチャージ
ポンプの構成を示すブロックである。インバータＩＮＶ
は、駆動パルス信号ＣＬＫを入力し、出力として信号Ｃ
ＬＫＢを出力する。インバータＩＮＶ１は、駆動パルス
信号ＣＬＫを入力し、信号ＮＤ１を出力する。インバー
タＩＮＶ３は、駆動パルス信号ＣＬＫを入力し、信号Ｎ
Ｄ３を出力する。

【０００３】インバータＩＮＶ２は、信号ＣＬＫＢを入
力し、信号ＮＤ２を出力する。インバータＩＮＶ４は、
信号ＣＬＫＢを入力し、信号ＮＤ４を出力する。Ｎ０１
は基準電圧供給用Ｎチャネルトランジスタであり、ゲー
トが基準電圧線ＶＲＥＦに接続され、ドレインが電源端
子ＴＶＤＤ、ソースが接点ＮＤ５に接続されている。

【０００４】Ｎ０２は電流供給用Ｎチャネルトランジス
タであり、ドレインが接点ＮＤ６に接続され、ソースお
よびゲートが接点ＮＤ５に接続されている。Ｎ０３は電
流供給用Ｎチャネルトランジスタであり、ドレインが接
点ＮＤ７に接続され、ソースおよびゲートが接点ＮＤ６
に接続されている。

【０００５】Ｎ０４は電流供給用Ｎチャネルトランジス
タであり、ソースおよびゲートが接点ＮＤ７に接続さ
れ、ドレインが接点ＮＤ８に接続されている。Ｎ０５は
電流供給用Ｎチャネルトランジスタであり、ソースおよ
びゲートが接点ＮＤ８に接続され、ドレインがチャージ
ポンプ出力端子ＣＰＯＵＴに接続されている。

【０００６】Ｃ１は昇圧用キャパシタであり、インバー
タＩＮＶ１の出力端子と接点ＮＤ５との間に介挿されて
いる。Ｃ２は昇圧用キャパシタであり、インバータＩＮ
Ｖ２の出力端子と接点ＮＤ６との間に介挿されている。
Ｃ３は昇圧用キャパシタであり、インバータＩＮＶ３の
出力端子と接点ＮＤ７との間に介挿されている。Ｃ４は
昇圧用キャパシタであり、インバータＩＮＶ４の出力端
子と接点ＮＤ８との間に介挿されている。

【０００７】次に、基準電圧供給用Ｎチャネルトランジ
スタＮ０１および電流供給用ＮチャネルトランジスタＮ
０２〜Ｎ０５のしきい値電圧ＶＴＮ０を「ＶＴＮ０＝
０.１Ｖ」とし、基準電圧端子ＲＥＦの電圧は、電源電
圧端子ＴＶＤＤの電圧よりも充分低い電圧「ＶＲＥＦ＝
１．５Ｖ」とする。

【０００８】また、この従来例のチャージポンプの動作
について、図６および図７を用いて説明する。図７は、
従来例のチャージポンプの動作を示すタイミングチャー
トである。例えば、チャージポンプの駆動パルスとし
て、駆動パルス信号ＣＬＫが入力される。時刻ｔ１にお
いて、駆動パルス信号ＣＬＫがハイレベル（ＶＤＤ）か
らロウレベル（０Ｖ）になると、インバータＩＮＶの出
力信号ＣＬＫＢがロウレベルからハイレベルに遷移す
る。

【０００９】これにより、インバータＩＮＶ１の出力信
号ＮＤ１がハイレベルとなるため、昇圧用キャパシタＣ
１との容量カップリングにより、接点ＮＤ５の電位ＶＮ
Ｄ５は、 「ＶＮＤ５＝ＶＲＥＦ−ＶＴＮ０＋ＶＤＤ」 と求められる。

【００１０】また、インバータＩＮＶ２の出力信号ＮＤ
２がロウレベルとなるため、昇圧用キャパシタＣ２の容
量カップリングにより、接点ＮＤ６の電位ＶＮＤ６は、
その直前の電位よりも電圧ＶＤＤ分だけ下がろうとす
る。しかしながら、電流供給用Ｎチャネルトランジスタ
Ｎ０２がオンし、接点ＮＤ５から接点ＮＤ６へ電流ＩＮ
０２が流れるため、接点ＮＤ６の電位ＶＮＤ６は、 「ＶＮＤ６＝ＶＮＤ５−ＶＴＮ０＝ＶＲＥＦ−２ＶＴＮ
０＋ＶＤＤ」 と、接点ＮＤ５よりもＶＴＮ０だけ低い電圧として求め
られる。

【００１１】次に、時刻ｔ１０１において、駆動パルス
ＣＬＫがロウレベルからハイレベルになると、インバー
タＩＮＶの出力信号ＣＬＫＢがハイレベルからロウレベ
ルとなる。これにより、インバータＩＮＶ２の出力信号
ＮＤ２がハイレベルとなるため、昇圧用キャパシタＣ２
との容量カップリングにより、接点ＮＤ６の電位ＶＮＤ
６は、 「ＶＮＤ６＝ＶＮＤ５−ＶＴＮ０＋ＶＤＤ＝ＶＲＥＦ−
２ＶＴＮ０＋２ＶＤＤ」 として求められる。この結果、電流供給用Ｎチャネルト
ランジスタＮ０３はオンする。

【００１２】接点ＮＤ７の電位は、接点ＮＤ６から接点
ＮＤ７への電流ＩＮ０３により、 「ＶＮＤ７＝ＶＮＤ６−ＶＴＮ０＝ＶＲＥＦ−３ＶＴＮ
０＋２ＶＤＤ」 として求められる。そして、時刻ｔ１０２において、時
刻ｔ１００と同様な動作が繰り返される。

【００１３】上述したように、駆動パルスの入力に応じ
て、前段から次段へ電流を供給することにより、次段の
電位が、前段の電位よりも「ＶＤＤ−ＶＴＮ０」分だけ
高くなる。そして、この動作を繰り返すことにより、チ
ャージポンプ出力ＣＰＯＵＴを所望の電圧まで昇圧す
る。

【００１４】

【発明が解決しようとする課題】しかしながら、ＶＴＮ
０は、ＭＯＳトランジスタのソースおよびドレインの電
圧による基板バイアス効果により上昇する。このため、
チャージポンプ出力端子ＣＰＯＵＴに近い程、電流供給
用ＮチャネルトランジスタのＶＴＮ０が高くなるため、
昇圧効率が悪くなる欠点がある。

【００１５】また、上述した基板バイアス効果を考慮
し、しきい値電圧ＶＴＮ０を低く設定した場合、例え
ば、「ＶＴＮ０＝−０．１Ｖ」とすると、前段から次段
に電流を供給し、次段の電位が上昇しても、電流供給用
Ｎチャネルトランジスタがカットオフせず、次段から前
段に電流が逆流するため、次段の電位が下がってしま
い、充分な昇圧ができなくなる問題がある。

【００１６】そこで、電流供給用ＭＯＳトランジスタの
電流の逆流を防止する方法として、特開平８−２５６４
７３号にあるように、電流供給用ＭＯＳトランジスタの
基板電圧を駆動パルスにより供給することで、電流供給
用トランジスタをオフさせたい時のみ、電流供給用ＭＯ
Ｓトランジスタのしきい値を、基板バイアス効果により
高くするという手段がある。

【００１７】しかしながらこの場合、電流供給用ＭＯＳ
トランジスタの基板の電位が駆動パルスの振幅により変
動するため、論理回路部分へのこの変動の影響を防止す
るため、半導体基板を多層にしなければならないこと、
また基板電圧を供給するための回路が必要になることな
どにより、チップ面積が増大し、かつ消費電流が増加す
るという問題がある。

【００１８】本発明はこのような背景の下になされたも
ので、ＭＯＳトランジスタのしきい値電圧によらず、か
つ、チップ面積の増大及び消費電流を増加させずに効果
的な昇圧動作が可能な半導体集積回路を提供する事にあ
る。

【００１９】

【課題を解決するための手段】請求項１記載の発明は、
予め供給される第１の電圧を所定の第２の電圧まで昇圧
する半導体集積回路において、整流素子と容量素子とか
らなるチャージポンプ方式の電圧昇圧手段と、前記整流
素子と並列に設けられた、前記整流素子の電圧降下値よ
り小さな電圧降下値を有する電流供給用素子とを具備す
ることを特徴とする。

【００２０】請求項２記載の発明は、前記整流素子がゲ
ートとドレインとが接続されたＭＯＳトランジスタで構
成されていることを特徴とする。

【００２１】請求項３記載の発明は、請求項２記載の半
導体集積回路において、前記ＭＯＳトランジスタがＮＭ
ＯＳトランジスタであることを特徴とする。

【００２２】請求項４記載の発明は、請求項２記載の半
導体集積回路において、前記ＭＯＳトランジスタがＰＭ
ＯＳトランジスタであることを特徴とする。

【００２３】請求項５記載の発明は、請求項１ないし請
求項４のいずれかに記載の半導体集積回路において、前
記電流供給用素子がバイポーラトランジスタであること
を特徴とする。

【００２４】請求項５記載の発明は、請求項５記載の半
導体集積回路において、前記バイポーラトランジスタが
ＣＭＯＳトランジスタのウエル、ソースおよびドレイン
から構成される寄生バイポーラトランジスタであること
を特徴とする。

【００２５】本発明の半導体集積回路は、チャージポン
プの電流供給用ＭＯＳトランジスタのソース、基板、ド
レインから成る寄生バイポーラトランジスタにより、次
段への電流供給を行うことで、しきい値が高い電流供給
用ＭＯＳトランジスタを使用した場合でも、効率良く昇
圧することができることを特徴とする。

【００２６】図１において、電流供給用Ｐチャネルトラ
ンジスタＰ１には、ソースにつながる接点ＮＤ５をエミ
ッタ、基板およびドレインにつながる接点ＮＤ６をベー
スおよびコレクタとする寄生バイポーラトランジスタＢ
Ｐ１が存在する。このチャージポンプにより昇圧する場
合、駆動パルス信号ＣＬＫをハイレベルからロウレベル
に切り換えることにより、インバータＩＮＶ１の出力Ｎ
Ｄ１をロウレベルからハイレベルとする。

【００２７】ここで、昇圧用キャパシタＣ１との容量カ
ップリングにより、接点ＮＤ５の電位も上がるため、電
流供給用ＰチャネルトランジスタＰ１はオンし、接点Ｎ
Ｄ６に電流を供給する。また、この時、寄生バイポーラ
トランジスタＢＰ１も同様にオンするため、接点ＮＤ６
に電流が供給される。

【００２８】上述したように、本発明の半導体集積回路
は、電流供給用ＭＯＳトランジスタだけでなく、寄生バ
イポーラトランジスタを介して、次段に対して電流の供
給を行うことにより、電流供給用ＭＯＳトランジスタの
しきい値によらず、効率良く、所定の電圧まで昇圧する
ことができる。

【００２９】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。図１は本発明の第１の実施形
態によるチャージポンプの構成を示すブロック図であ
る。この図において、ＩＮＶはインバータであり、駆動
パルス信号ＣＬＫを入力し、信号ＣＬＫＢを出力する。

【００３０】ＩＮＶ１はインバータであり、駆動パルス
信号ＣＬＫを入力し、信号ＮＤ１を出力する。ＩＮＶ３
はインバータであり、駆動パルス信号ＣＬＫを入力し、
信号ＮＤ３を出力する。ＩＮＶ２はインバータであり、
信号ＣＬＫＢを入力し、信号ＮＤ２を出力する。ＩＮＶ
４はインバータであり、信号ＣＬＫＢを入力し、信号Ｎ
Ｄ４を出力する。

【００３１】Ｎ０１は基準電圧供給用Ｎチャネルトラン
ジスタであり、ドレインが端子ＴＶＤＤに接続され、ゲ
ートが基準電圧端子ＲＥＦに、ソースが接点ＮＤ５に接
続されている。Ｐ１は電流供給用Ｐチャネルトランジス
タであり、ソースが接点ＰＤ５に接続され、ゲートおよ
びドレインが接点ＰＤ６に接続されている。

【００３２】Ｐ２は電流供給用Ｐチャネルトランジスタ
であり、ソースが接点ＰＤ６に接続され、ゲートおよび
ドレインが接点ＰＤ７に接続されている。Ｐ３は電流供
給用Ｐチャネルトランジスタであり、ソースが接点ＰＤ
７に接続され、ゲートおよびドレインが接点ＰＤ８に接
続されている。Ｐ４は電流供給用Ｐチャネルトランジス
タであり、ソースが接点ＰＤ８に接続され、ゲートおよ
びドレインがチャージポンプ出力端子ＣＰＯＵＴに接続
されている。

【００３３】Ｃ１は昇圧用キャパシタであり、インバー
タＩＮＶ１の出力端子と接点ＰＤ５との間に介挿されて
いる。Ｃ２は昇圧用キャパシタであり、インバータＩＮ
Ｖ２の出力端子と接点ＰＤ６との間に介挿されている。
Ｃ３は昇圧用キャパシタであり、インバータＩＮＶ３の
出力端子と接点ＰＤ７との間に介挿されている。Ｃ４は
昇圧用キャパシタであり、インバータＩＮＶ４の出力端
子と接点ＰＤ８との間に介挿されている。

【００３４】ＢＰ１は寄生バイポーラトランジスタであ
り、エミッタが接点ＰＤ５に接続され、ベースおよびコ
レクタが接点ＰＤ６に接続されている。ＢＰ２は寄生バ
イポーラトランジスタであり、エミッタが接点ＰＤ６に
接続され、ベースおよびコレクタが接点ＰＤ７に接続さ
れている。

【００３５】ＢＰ３は寄生バイポーラトランジスタであ
り、エミッタが接点ＰＤ７に接続され、ベースおよびコ
レクタが接点ＰＤ８に接続されている。ＢＰ４は寄生バ
イポーラトランジスタであり、エミッタが接ＰＤ８に接
続され、ベースおよびコレクタがチャージポンプ出力端
子ＣＰＯＵＴに接続されている。

【００３６】次に、上記寄生バイポーラトランジスタＢ
Ｐ１（ＢＰ２〜ＢＰ４）を、図２を用いて説明する。図
２は、寄生バイポーラトランジスタＢＰ１（ＢＰ２〜Ｂ
Ｐ４）の断面図である。ここで、この半導体集積回路
は、ＣＭＯＳ（複合金属酸化膜半導体）構造で形成され
ている。

【００３７】この図において、ＰＳＵＢは半導体基板で
あり、表面に各トランジスタが形成される。ＮＣはＮウ
エルコンタクトであり、接点ＰＤ６とＮウエルＮＷＥＬ
Ｌとのコンタクトを取りやすくしている。ＰＤおよびＰ
ＳはＰ型拡散層であり、それぞれ電流供給用Ｐチャネル
トランジスタＰ１のドレインもしくはソースを形成す
る。

【００３８】Ｇは電流供給用ＰチャネルトランジスタＰ
１のゲートであり、印可される電圧により電流供給用Ｐ
チャネルトランジスタＰ１のオンまたはオフの動作を行
う。寄生バイポーラトランジスタＢＰ１は、電流供給用
ＰチャネルトランジスタのＰ型拡散層ＰＤ、Ｐ型拡散層
ＰＳおよび基板Ｎ型ウェルＮＷＥＬＬによって構成され
ている。

【００３９】例えば、基準電圧供給用Ｎチャネルトラン
ジスタＮ０１がオン状態となるしきい値電圧ＶＴＮ０を
「ＶＴＮ０＝０.１Ｖ」とし、電流供給用Ｐチャネルト
ランジスタＰ１〜Ｐ４のしきい値電圧ＶＴＰを「ＶＴＰ
＝−０.８Ｖ」、寄生バイポーラトランジスタＢＰ１〜
ＢＰ４の順方向電流が流れ始めるエミッタ−ベース間電
圧ＶＦＢを「ＶＦＢ＝０.３Ｖ」とする。図１におい
て、基準電圧端子ＲＥＦの電圧ＶＲＥＦは、電源電圧Ｖ
ＤＤよりも充分低い電圧「ＶＲＥＦ＝１.５Ｖ」とす
る。

【００４０】次に、本発明の第１の実施形態によるチャ
ージポンプの動作について、図１および図３を用いて説
明する。図３は、このチャージポンプの動作を示すタイ
ミングチャートである。例えば、駆動パルス信号ＣＬＫ
が供給される。時刻ｔ１において、駆動パルス信号ＣＬ
Ｋがハイレベル（ＶＤＤ）からロウレベル（０Ｖ）にな
ると、インバータＩＮＶの出力信号ＣＬＫＢは、ロウレ
ベルからハイレベルに遷移する。

【００４１】そして、インバータＩＮＶ１の出力信号Ｎ
Ｄ１がハイレベルとなるため、昇圧用キャパシタＣ１と
の容量カップリングにより、接点ＰＤ５の電位ＶＰＤ５
は、 「ＶＰＤ５＝ＶＲＥＦ−ＶＴＮ０＋ＶＤＤ」 となる。ここで示されるΔＶは、次段の電流供給用Ｐチ
ャネルトランジスタＰ２のソースへ電流を供給すること
により、電流供給用ＰチャネルトランジスタＰ２のソー
スおよび電流供給用ＰチャネルトランジスタＰ１のゲー
トの容量に応じて低下する電圧の値を示している。

【００４２】一方、インバータＩＮＶ２の出力信号ＮＤ
２がロウレベルとなるため、昇圧用キャパシタＣ２との
容量カップリングにより、接点ＰＤ６の電位がその直前
の電位よりも電源電圧ＶＤＤ分だけ下がろうとする。し
かしながら、電流供給用ＰチャネルトランジスタＰ１お
よび寄生バイポーラトランジスタＢＰ１がオンし、接点
ＰＤ５から接点ＰＤ６へ電流ＩＰ１が電流供給用Ｐチャ
ネルトランジスタＰ１を介して、また電流ＩＢＰ１が寄
生バイポーラトランジスタＢＰ１を介して流れる。

【００４３】ここで、｜ＶＴＰ｜＞ＶＦＢの関係にある
ため、接点ＰＤ６の電位ＶＰＤ６は、 「ＶＰＤ６＝ＶＰＤ５−ＶＦＢ＝ＶＲＥＦ−ＶＴＮ０＋
ＶＤＤ−ＶＦＢ」 となる。

【００４４】次に、時刻ｔ２において、駆動パルスＣＬ
Ｋがロウレベルからハイレベルになると、インバータＩ
ＮＶの出力信号ＣＬＫＢは、ハイレベルからロウレベル
へ遷移する。

【００４５】そして、インバータＩＮＶ２の出力信号Ｐ
Ｄ２がハイレベルとなるため、昇圧用キャパシタＣ２と
の容量カップリングにより、接点ＰＤ６の電位ＶＰＤ６
は、 「ＶＰＤ６＝ＶＰＤ５−ＶＦＢ＋ＶＤＤ＝ＶＲＥＦ−Ｖ
ＴＮ０＋２ＶＤＤ−ＶＦＢ」 となり、電流供給用ＰチャネルトランジスタＰ２および
寄生バイポーラトランジスタＢＰ２はオンする。

【００４６】この結果、接点ＰＤ７の電位ＶＰＤ７は、
接点ＰＤ６から接点ＰＤ７への電流ＩＰ２およびＩＢＰ
２により、 「ＶＰＤ７＝ＶＰＤ６−ＶＦＢ＝ＶＲＥＦ−ＶＴＮ０＋
２ＶＤＤ−２ＶＦＢ」 となる。

【００４７】そして、結果的に、チャージポンプ出力端
子ＴＣＰＯＵＴの電圧ＶＣＰＯＵＴは、 「ＶＣＰＯＵＴ＝ＶＮＤ８−ＶＦＢ＝ＶＲＥＦ−ＶＴＮ
０＋４ＶＤＤ−４ＶＦＢ」 の電圧まで昇圧される。

【００４８】この様に、駆動パルスＣＬＫの入力に基づ
き、前段の電流供給用Ｐチャネルトランジスタから次段
の電流供給用Ｐチャネルトランジスタへ電流を供給す
る。この結果、次段の電流供給用Ｐチャネルトランジス
タのドレインの電位が、前段の電流供給用Ｐチャネルト
ランジスタのドレインの電位に比べ、「ＶＤＤ−ＶＦ
Ｂ」分だけ高くなる。そして、時刻ｔ３において、時刻
ｔ１と同じ動作が繰り返される。

【００４９】従って、上述した動作を繰り返すことによ
り、チャージポンプ出力端子ＣＰＯＵＴを所望の電圧ま
で昇圧することができる。ここで、電流供給用Ｐチャネ
ルトランジスタの基板であるＮウェルは、図２に示すよ
うに、ＮウェルコンタクトＮＣを介して、電流供給時
は、ソース側に比べ、電位の低いドレイン側に接続され
ているため、前段からの電流供給時に、基板バイアス効
果によるしきい値電圧ＶＴＰ上昇の影響を受けない。

【００５０】また、ＶＴＰが高い場合でも、寄生バイポ
ーラトランジスタにより、次段へ電流を供給するため、
ＶＴＰを低く設定する必要がなく、電流供給用ＭＯＳト
ランジスタのしきい値を低く設定することで発生する電
流の逆流による昇圧効率の低下を防止する。

【００５１】さらに、電流供給用Ｐチャネルトランジス
タのソースとドレイン間の電位差が大きい時は、チャネ
ル電流により、次段へ電流供給し、ソースとドレイン間
の電位差が小さい時は、寄生バイポーラトランジスタに
より、次段へ電流供給するため、回路の追加によるチッ
プ面積の増大を招くことなく、昇圧効率を上げることが
できる。

【００５２】以上のように、電流供給用ＭＯＳトランジ
スタのソース、ドレイン、半導体基板で構成される寄生
バイポーラトランジスタを介して、次段へ電流の供給を
行うことにより、電流供給用ＭＯＳトランジスタのしき
い値によらず、効率良く昇圧できるため、電流供給用Ｍ
ＯＳトランジスタの基板バイアス効果による次段への電
流供給能力の低下や、電流供給用ＭＯＳトランジスタの
しきい値の低い場合の電流の逆流による昇圧効率の低下
を防止できる。

【００５３】また、電流供給用ＭＯＳトランジスタのソ
ースとドレインとの間の電位差が大きい時は、チャネル
電流により、次段へ電流を供給する。また、ソースとド
レインとの間の電位差が小さい時は、寄生バイポーラト
ランジスタにより、次段へ電流供給するため、回路の追
加によるチップ面積の増大を招くことなく、昇圧効率を
上げることができる。

【００５４】以上、本発明の一実施形態を図面を参照し
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。例えば、図４
は、本発明の第２の実施形態によるチャージポンプの構
成を示すブロック図である。

【００５５】この図において、図１の本発明の第１の実
施形態と同等の部分には、同一の符号が付されており、
この同一符号の部分の説明は省略する。この第２の実施
形態では、電流供給用ＭＯＳトランジスタとして、Ｎチ
ャネルトランジスタが使用されている。

【００５６】Ｎ１１は電流供給用Ｎチャネルトランジス
タであり、ドレインおよびゲートが接点ＱＤ５、ソース
が接点ＱＤ６に接続されている。Ｎ１２は電流供給用Ｎ
チャネルトランジスタであり、ドレインおよびゲートが
接点ＱＤ６に接続され、ソースが接点ＱＤ７に接続され
ている。

【００５７】Ｎ１３は電流供給用Ｎチャネルトランジス
タであり、ドレインおよびゲートが接点ＱＤ７へ接続さ
れ、、ソースが接点ＱＤ８に接続されている。Ｎ１４は
電流供給用Ｎチャネルトランジスタであり、ドレインお
よびゲートが接点ＱＤ８に接続され、ソースがチャージ
ポンプ出力端子ＴＣＰＯＵＴに接続されている。

【００５８】Ｃ１は昇圧用キャパシタであり、インバー
タＩＮＶ１の出力端子と接点ＱＤ５との間に介挿されて
いる。Ｃ２は昇圧用キャパシタであり、インバータＩＮ
Ｖ２の出力端子と接点ＱＤ６との間に介挿されている。
Ｃ３は昇圧用キャパシタであり、インバータＩＮＶ３の
出力端子と接点ＱＤ７との間に介挿されている。Ｃ４は
昇圧用キャパシタであり、インバータＩＮＶ４の出力端
子と接点ＱＤ８との間に介挿されている。

【００５９】ＰＢＰ１は寄生バイポーラトランジスタで
あり、ベースおよびコレクタが接点ＱＤ５に接続され、
エミッタが接点ＱＤ６に接続されている。ＰＢＰ２は寄
生バイポーラトランジスタであり、ベースおよびコレク
タが接点ＱＤ６に接続され、エミッタが接点ＱＤ７へ接
続されている。

【００６０】ＰＢＰ３は寄生バイポーラトランジスタで
あり、ベースおよびコレクタが接点ＱＤ７に接続され、
エミッタが接点ＱＤ８に接続されている。ＰＢＰ４は寄
生バイポーラトランジスタであり、ベースおよびコレク
タが接点ＱＤ８に接続され、エミッタがチャージポンプ
出力端子ＴＣＰＯＵＴに接続されている。

【００６１】次に、上記寄生バイポーラトランジスタＰ
ＢＰ１（ＰＢＰ２〜ＰＢＰ４）を、図５を用いて説明す
る。図５は、寄生バイポーラトランジスタＰＢＰ１（Ｐ
ＢＰ２〜ＰＢＰ４）の断面図である。この図において、
ＮＳＵＢは半導体基板であり、表面に各トランジスタが
形成される。ＰＣはＰウエルコンタクトであり、接点Ｑ
Ｄ５とＰウエルＰＷＥＬＬとのコンタクトを取りやすく
している。ＮＤＲおよびＮＳＯはＮ型拡散層であり、そ
れぞれ電流供給用ＮチャネルトランジスタＮ１１１のド
レインもしくはソースを形成する。

【００６２】Ｇ１は電流供給用Ｎチャネルトランジスタ
Ｎ１１のゲートであり、印可される電圧により電流供給
用ＮチャネルトランジスタＮ１１のオンまたはオフの動
作を行う。寄生バイポーラトランジスタＰＢＰ１は、電
流供給用ＮチャネルトランジスタのＮ型拡散層ＮＤＲ、
Ｎ型拡散層ＮＳＯおよびＰ型ウェルＰＷＥＬＬによって
構成されている。

【００６３】例えば、基準電圧供給用Ｎチャネルトラン
ジスタＮ０１がオン状態となるしきい値電圧ＶＴＮ０を
「ＶＴＮ０＝０.１Ｖ」とし、電流供給用Ｎチャネルト
ランジスタＮ１１〜Ｎ１４のしきい値電圧ＶＴＮを「Ｖ
ＴＮ＝０.７Ｖ」、寄生バイポーラトランジスタＰＢＰ
１〜ＰＢＰ４の順方向電流が流れ始めるエミッタ−ベー
ス間電圧ＶＦＢ１を「ＶＦＢ１＝０.３Ｖ」とする。図
１において、基準電圧端子ＲＥＦの電圧ＶＲＥＦは、電
源電圧ＶＤＤよりも充分低い電圧「ＶＲＥＦ＝１.５
Ｖ」とする。

【００６４】次に、上述した本発明の第２の実施形態の
動作について、図４を用いて説明する。例えば、駆動パ
ルス信号ＣＬＫが、ハイレベルからロウレベルになる
と、インバータＩＮＶの出力信号ＣＬＫＢは、ロウレベ
ルからハイレベルとなる。

【００６５】これにより、インバータＩＮＶ１の出力信
号ＱＮ１がハイレベルとなるため、昇圧用キャパシタＣ
１との容量カップリングにより、接点ＱＤ５の電位ＶＮ
Ｄ５は、 「ＶＱＤ５＝ＶＲＥＦ−ＶＴＮ０＋ＶＤＤ」 となる。ここで示されるΔＶは、次段の電流供給用Ｎチ
ャネルトランジスタＮ１２のドレインへ電流を供給する
ことにより、電流供給用ＮチャネルトランジスタＮ１２
のソースおよびゲートの容量に応じて低下する電圧の値
を示している。

【００６６】そして、インバータＩＮＶ２の出力信号Ｎ
Ｄ２がロウレベルとなるため、昇圧用キャパシタＣ２と
の容量カップリングにより、接点ＱＤ６の電位がその直
前の電位よりもＶＤＤ分だけ下がろうとする。しかしな
がら、電流供給用ＮチャネルトランジスタＮ１１および
寄生バイポーラトランジスタＰＢＰ１がオンし、接点Ｑ
Ｄ５から接点ＱＤ６へ電流ＩＰ１１が電流供給用Ｎチャ
ネルトランジスタＮ１１を介して、また電流ＩＢＰ１１
が寄生バイポーラトランジスタＰＢＰ１を介して流れ
る。

【００６７】ここで、｜ＶＴＮ｜＞ＶＦＢ１の関係にあ
るため、接点ＱＤ６の電位ＶＱＤ６は、 「ＶＱＤ６＝ＶＱＤ５−ＶＦＢ１＝ＶＲＥＦ−ＶＴＮ０
＋ＶＤＤ−ＶＦＢ１」 となる。

【００６８】そして、結果的に、チャージポンプ出力端
子ＣＰＯＵＴの電圧ＶＣＰＯＵＴは、 「ＶＣＰＯＵＴ＝ＶＮＤ８−ＶＦＢ１＝ＶＲＥＦ−ＶＴ
Ｎ０＋４ＶＤＤ−４ＶＦＢ１」 の電圧まで昇圧される。

【００６９】このように、本第２の実施形態において
は、電流供給用ＭＯＳトランジスタとして、Ｎチャネル
トランジスタを用いているが、第１の実施形態と同様の
効果を得ることが可能である。

【００７０】以上、実施形態について説明したが、本発
明は、これらの実施形態に限定されるものではなく、各
種の変更、変形が可能である。例えば、電流供給用ＭＯ
Ｓトランジスタおよび昇圧用キャパシタは、４つに限ら
ず、１、２ … Ｎ個と増加させることができる。また、
基準電圧端子ＲＥＦの電圧ＶＲＥＦとして電源電圧ＶＤ
Ｄを用いることも可能である。

【００７１】

【発明の効果】本発明によれば、電流供給用ＭＯＳトラ
ンジスタのソース、ドレイン、基板で構成される寄生バ
イポーラトランジスタを介して、次段へ電流の供給を行
うことにより、電流供給用ＭＯＳトランジスタのしきい
値によらず、効率良く昇圧できるため、電流供給用ＭＯ
Ｓトランジスタの基板バイアス効果による次段への電流
供給能力の低下や、電流供給用ＭＯＳトランジスタのし
きい値の低い場合の電流の逆流による昇圧効率の低下を
防止できる。

【００７２】また、本発明によれば、電流供給用ＭＯＳ
トランジスタのソースとドレイン間の電位差が大きい
時、チャネル電流により、次段へ電流供給し、ソースと
ドレイン間の電位差が小さい時、寄生バイポーラトラン
ジスタにより、次段へ電流供給するため、回路の追加に
よるチップ面積の増大を招くことなく、昇圧効率を上げ
る降下がある。

【図面の簡単な説明】

【図１】 本発明の第１の実施形態による半導体集積回
路の構成を示すブロック図である。

【図２】 図１におけるバイポーラトランジスタＰ１
（Ｐ２、Ｐ３、Ｐ４）の断面図である。

【図３】 図１に示す半導体集積回路の動作を説明する
フローチャートである。

【図４】 本発明の第２の実施形態による半導体集積回
路の構成を示すブロック図である。

【図５】 図４におけるバイポーラトランジスタＮ１１
（Ｎ１２、Ｎ１３、Ｎ１４）の断面図である。

【図６】 従来例による半導体集積回路の構成を示すブ
ロック図である。

【図７】 図６に示す半導体集積回路の動作を説明する
フローチャートである。

【符号の説明】 ＢＰ１、ＢＰ２、ＢＰ３、ＢＰ４ Ｐ１、Ｐ２、Ｐ３、Ｐ４ 電流供給用ＰチャンネルＭＯ
Ｓトランジスタ Ｃ１、Ｃ２、Ｃ３、Ｃ４ 昇圧用キャパシタ ＩＮＶ、ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４ イ
ンバータ Ｎ０１ 基準電圧供給用Ｎチャネルトランジスタ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−294267（ＪＰ，Ａ) 特開 平８−256473（ＪＰ，Ａ) 特開 平８−47246（ＪＰ，Ａ) 特開 平８−322242（ＪＰ，Ａ) 特開 平７−327357（ＪＰ，Ａ) 特開 平７−194098（ＪＰ，Ａ) 特開 平６−283667（ＪＰ，Ａ) 特開 昭64−45157（ＪＰ，Ａ) 特開 昭61−268053（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 27/04 H01L 21/822

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 予め供給される第１の電圧を所定の第２
   の電圧まで昇圧する半導体集積回路において、 整流素子と容量素子とからなるチャージポンプ方式の電
   圧昇圧手段と、 前記整流素子と並列に設けられた、前記整流素子の電圧
   降下値より小さな電圧降下値を有する電流供給用素子と
   を具備することを特徴とする半導体集積回路。
2. 【請求項２】 前記整流素子がゲートとドレインとが接
   続されたＭＯＳトランジスタで構成されていることを特
   徴とする請求項１記載の半導体集積回路。
3. 【請求項３】 前記ＭＯＳトランジスタがＮＭＯＳトラ
   ンジスタであることを特徴とする請求項２記載の半導体
   集積回路。
4. 【請求項４】 前記ＭＯＳトランジスタがＰＭＯＳトラ
   ンジスタであることを特徴とする請求項２記載の半導体
   集積回路。
5. 【請求項５】 前記電流供給用素子がバイポーラトラン
   ジスタであることを特徴とする請求項１ないし請求項４
   のいずれかに記載の半導体集積回路。
6. 【請求項６】 前記バイポーラトランジスタがＣＭＯＳ
   トランジスタのウエル、ソースおよびドレインから構成
   される寄生バイポーラトランジスタであることを特徴と
   する請求項５記載の半導体集積回路。