JPS60157616A - サブミクロン半導体ｌｓｉのチツプ内電源変換回路 - Google Patents
サブミクロン半導体ｌｓｉのチツプ内電源変換回路Info
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- JPS60157616A JPS60157616A JP59012618A JP1261884A JPS60157616A JP S60157616 A JPS60157616 A JP S60157616A JP 59012618 A JP59012618 A JP 59012618A JP 1261884 A JP1261884 A JP 1261884A JP S60157616 A JPS60157616 A JP S60157616A
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- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体ＬＳＩ （大規模集積回路）に係り、特
に実効チャンネル長が１μｍ以下のサブミクロン単位の
ＭＯＳ ｝ランジスタ（絶縁ダート形トランジスタ）を
構成素子とするＭＯＳ形ＬＳＩと電源変換回路とを同一
チップ上に有するサブミクロン半導体ＬＳＩに使用され
るチ，ｆ内電源変換回路に関する。
に実効チャンネル長が１μｍ以下のサブミクロン単位の
ＭＯＳ ｝ランジスタ（絶縁ダート形トランジスタ）を
構成素子とするＭＯＳ形ＬＳＩと電源変換回路とを同一
チップ上に有するサブミクロン半導体ＬＳＩに使用され
るチ，ｆ内電源変換回路に関する。
ＭＯＳ形トランジスタを含むＬＳＩの発展はめざ一まし
く、加工の微細化，高集積化が進み、近年では実効チャ
ンネル長が１．５μｍ程度で素子数が数十万素子の超Ｌ
ＳＩ （ＶＬＳＩ ）へと発展を続けている。さらに、
将来は実効チャンネル長が１μｍ以下のザブミクロンＭ
ＯＳトランジスタによるサブミクロン半導体ＬＳＩの出
現が予想される。現在、ＭＯＳ形ＬＳＩは外部供給電源
をその捷ま内部回路の駆動電源として用いて動作させて
おり、実効チャンネル長の短縮と共に動作電源電圧は低
減してきており、たとえば現在の１．５μｍの実効チャ
ンネル長を用いるものでは５ｖの単一電源下で動作させ
ている。
く、加工の微細化，高集積化が進み、近年では実効チャ
ンネル長が１．５μｍ程度で素子数が数十万素子の超Ｌ
ＳＩ （ＶＬＳＩ ）へと発展を続けている。さらに、
将来は実効チャンネル長が１μｍ以下のザブミクロンＭ
ＯＳトランジスタによるサブミクロン半導体ＬＳＩの出
現が予想される。現在、ＭＯＳ形ＬＳＩは外部供給電源
をその捷ま内部回路の駆動電源として用いて動作させて
おり、実効チャンネル長の短縮と共に動作電源電圧は低
減してきており、たとえば現在の１．５μｍの実効チャ
ンネル長を用いるものでは５ｖの単一電源下で動作させ
ている。
ところで、実効チャンネル長の短縮に伴って素子中の′
電界が高くなってきており、集積度向上の妨げとか性能
劣化，信頼性低下の原因となる次のよう々現象が問題と
なってきている。即し、（イ）イン・セクトイオン化に
よるホットエレク１・ロンやホットホールの発生、（口
）基板電流の増反、（ハ）ノ２ンチスルー、（ニ）ソー
ス，ドレイン接合プレークダウン、（ホ）ホットキャリ
アのダート絶縁膜中へのトラップによるＭＯＳ ｝ラン
ノスタの閾値重圧の経時変化等であり、特に０うの項目
は性能，信頼性に大きく影響する。この対策として２つ
の方向からのアプローチが考えられる。
電界が高くなってきており、集積度向上の妨げとか性能
劣化，信頼性低下の原因となる次のよう々現象が問題と
なってきている。即し、（イ）イン・セクトイオン化に
よるホットエレク１・ロンやホットホールの発生、（口
）基板電流の増反、（ハ）ノ２ンチスルー、（ニ）ソー
ス，ドレイン接合プレークダウン、（ホ）ホットキャリ
アのダート絶縁膜中へのトラップによるＭＯＳ ｝ラン
ノスタの閾値重圧の経時変化等であり、特に０うの項目
は性能，信頼性に大きく影響する。この対策として２つ
の方向からのアプローチが考えられる。
その１つは、ＬＤＤ （Ｌｉｇｈｔ Ｄｏｏｐｅｄ Ｄ
ｒａｉｎ） ｝ランジスタの導入によってドレインの電
気導電度を下げ、チャンネル内ドレイン側の高電界をド
レイン内へ引き込むことにより緩和するものであり、こ
れは半導体デバイス製作技術面からのアプローチである
。しかし、この方法は、トランジスタのコンダクタンス
低下の問題や技術的に困難な点があり、また微細化が更
に進むとこの方法による電界緩和には限界がある。もう
１つのアプローチとして、動作電源を低下させることに
よってＭＯＳ ｝ランノスタ素子内の高電界を緩和する
ことであり、将来、サブミクロン半導体ＬＳＩにおいて
は、電源電圧を現在の標準電源である５ｖ単一電源から
低下させる必要も出てくると思われる。
ｒａｉｎ） ｝ランジスタの導入によってドレインの電
気導電度を下げ、チャンネル内ドレイン側の高電界をド
レイン内へ引き込むことにより緩和するものであり、こ
れは半導体デバイス製作技術面からのアプローチである
。しかし、この方法は、トランジスタのコンダクタンス
低下の問題や技術的に困難な点があり、また微細化が更
に進むとこの方法による電界緩和には限界がある。もう
１つのアプローチとして、動作電源を低下させることに
よってＭＯＳ ｝ランノスタ素子内の高電界を緩和する
ことであり、将来、サブミクロン半導体ＬＳＩにおいて
は、電源電圧を現在の標準電源である５ｖ単一電源から
低下させる必要も出てくると思われる。
他方、システム応用上からは、システムを構成する各Ｌ
ＳＩの電源は共通化されることが、小型化，低コスト化
の面から好ましく、またＴＴＬコンノティビリティ等を
考えたとき、サブ・ミクロン半導体ＬＳＩも現在の標準
電源である５ｖ電５− 源下で動作するこどが好壕しい。
ＳＩの電源は共通化されることが、小型化，低コスト化
の面から好ましく、またＴＴＬコンノティビリティ等を
考えたとき、サブ・ミクロン半導体ＬＳＩも現在の標準
電源である５ｖ電５− 源下で動作するこどが好壕しい。
そこで、サブミクロン半導体ＬＳＩのチップ内に外部供
給電源からこれより低電圧の内部電源を生成するだめの
電源変換回路を設けることにより、ザブミクロン半導体
ＬＳＩを広い範囲の外部供給電源電圧の下で劣化なく高
い信頼性でかつ一定の性能で動作可能とし、システｌ、
応用上の適合性を持たせることが提案されている。これ
は、本願出願人の出願に係る特願昭５７−２１９６１７
号に詳述されており、その要旨はサブミクロン半導体Ｌ
ＳＩのチップ内に、外部供給電源から降圧し゛た定電圧
の内部電源電圧を発生する電源変換回路を設け、この内
部電源電圧の下で内部のＭＯＳ形ＬＳＩを動作させるも
のであり、上記電源変換回路を定電圧回路と差動増幅回
路と降圧用回路とにより構成したものである。
給電源からこれより低電圧の内部電源を生成するだめの
電源変換回路を設けることにより、ザブミクロン半導体
ＬＳＩを広い範囲の外部供給電源電圧の下で劣化なく高
い信頼性でかつ一定の性能で動作可能とし、システｌ、
応用上の適合性を持たせることが提案されている。これ
は、本願出願人の出願に係る特願昭５７−２１９６１７
号に詳述されており、その要旨はサブミクロン半導体Ｌ
ＳＩのチップ内に、外部供給電源から降圧し゛た定電圧
の内部電源電圧を発生する電源変換回路を設け、この内
部電源電圧の下で内部のＭＯＳ形ＬＳＩを動作させるも
のであり、上記電源変換回路を定電圧回路と差動増幅回
路と降圧用回路とにより構成したものである。
ところで、一Ｆ記したよ゛うなチップ内電源変換回路に
おいては、電流駆動能力，外部電源変動に対する内部電
位の安定性，温度変動に対する６− 内部電位の安定性、内部電位の発振抑制等の解決すべき
課題があり、これらの課題の具体的な解決策の提案が待
たれている。
おいては、電流駆動能力，外部電源変動に対する内部電
位の安定性，温度変動に対する６− 内部電位の安定性、内部電位の発振抑制等の解決すべき
課題があり、これらの課題の具体的な解決策の提案が待
たれている。
本発明は上記の事情に鑑みて表されたもので、ＬＳＩチ
ップ内のサブミクロンＭＯ８形ＬＳＩ回路の動作時にお
ける内部電源電位の発振を抑えることができ、外部供給
電源の変動に対して内部電源電位を所定値に安定に保つ
ことが可能なサブミクロン半導体ＬＳＩのチップ内電源
変換回路を提供するものである。
ップ内のサブミクロンＭＯ８形ＬＳＩ回路の動作時にお
ける内部電源電位の発振を抑えることができ、外部供給
電源の変動に対して内部電源電位を所定値に安定に保つ
ことが可能なサブミクロン半導体ＬＳＩのチップ内電源
変換回路を提供するものである。
即ち、本発明は、実効チャンネル長が１μｍ以下のＭＯ
Ｓ ）ランノスタを構成素子とするＭＯ８形ＬＳＩに同
一チップ内で発生した内部電源電圧を供給するようにし
てなるサブミクロン半導体ＬＳＩのチップ内電源変換回
路において、外部供給電源から降圧した定電圧を発生す
る定電圧回路と、この定電圧回路の定電圧出力が一方の
入力ノードに基準電位として導かれ、他方の入力ノード
の入力電圧と出力電圧との入出力特性として出力遷移領
域が緩やかな変化を有する差動増幅回路と、この差動増
幅回路の出力により制御されて前記内部電源電圧を出力
し、この内部電源′電圧を前記差動増幅回路の他方の入
力ノードの入力筒、圧としてフィードバックする降圧用
回路とを具備することを特徴とするものである。
Ｓ ）ランノスタを構成素子とするＭＯ８形ＬＳＩに同
一チップ内で発生した内部電源電圧を供給するようにし
てなるサブミクロン半導体ＬＳＩのチップ内電源変換回
路において、外部供給電源から降圧した定電圧を発生す
る定電圧回路と、この定電圧回路の定電圧出力が一方の
入力ノードに基準電位として導かれ、他方の入力ノード
の入力電圧と出力電圧との入出力特性として出力遷移領
域が緩やかな変化を有する差動増幅回路と、この差動増
幅回路の出力により制御されて前記内部電源電圧を出力
し、この内部電源′電圧を前記差動増幅回路の他方の入
力ノードの入力筒、圧としてフィードバックする降圧用
回路とを具備することを特徴とするものである。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図に示すサグミクロン半導体ＬＳＩ Ｊにおいては
、電源変換回路２とサブミクロンＭＯＳ形ＬＳＩ ３と
各種端子（ｖｃｏ電源端子、Ｖ８８電源端子、入力端子
４群、出力端子５群）とが同一の半導体チップ上に形成
されている。上記ザブミクロンＭＯＳ形ＬＳＩ ３は、
構成素子として実効チャンネル長が１μｍ以下のサブミ
クロンＭＯ８）ランノスタを含むＶＬＳＩであり、前記
電源変換回路２から供給される内部電源電圧ｖＤＤの下
で動作させられるようになっておｐまたとえばメモリー
ＶＬＳ Ｉ回路の全体あるいはメモＩＪ −ＶＬＳＩＮ
路中の回路ブロック、マイクロプロセッサＶＬＳＩ回路
、デジタル信号処理回路、デノタルコントロールＶＬＳ
Ｉ回路、ゲートアレー回路等を実現するものである。
、電源変換回路２とサブミクロンＭＯＳ形ＬＳＩ ３と
各種端子（ｖｃｏ電源端子、Ｖ８８電源端子、入力端子
４群、出力端子５群）とが同一の半導体チップ上に形成
されている。上記ザブミクロンＭＯＳ形ＬＳＩ ３は、
構成素子として実効チャンネル長が１μｍ以下のサブミ
クロンＭＯ８）ランノスタを含むＶＬＳＩであり、前記
電源変換回路２から供給される内部電源電圧ｖＤＤの下
で動作させられるようになっておｐまたとえばメモリー
ＶＬＳ Ｉ回路の全体あるいはメモＩＪ −ＶＬＳＩＮ
路中の回路ブロック、マイクロプロセッサＶＬＳＩ回路
、デジタル信号処理回路、デノタルコントロールＶＬＳ
Ｉ回路、ゲートアレー回路等を実現するものである。
一方、電源変換回路２は、ｖｃｏ端子および■□端子を
通じて供給される外部供給電源から定電圧の内部電源電
圧■ＤＤを発生するものであって、定電圧回路６と降圧
用回路７と差動増幅回路８とから成る。ここで、上記降
圧用回路７の出力電圧が内部電源電圧ｖＤＤとなシ、こ
の出力電圧と定電圧回路６の定電圧出力とが差動増幅回
路８に導かれ、この差動増幅回路８の出力により前記降
圧用回路７が制御されることによって、一定の内部電源
電圧ｖＤＤが得られるようになっている。
通じて供給される外部供給電源から定電圧の内部電源電
圧■ＤＤを発生するものであって、定電圧回路６と降圧
用回路７と差動増幅回路８とから成る。ここで、上記降
圧用回路７の出力電圧が内部電源電圧ｖＤＤとなシ、こ
の出力電圧と定電圧回路６の定電圧出力とが差動増幅回
路８に導かれ、この差動増幅回路８の出力により前記降
圧用回路７が制御されることによって、一定の内部電源
電圧ｖＤＤが得られるようになっている。
第２図は、上記電源変換回路２の一具体例を示している
。即ち、定電圧回路６は、■ＣＣ端子と■ｓａ端子との
間に負荷素子２１と複数のｐｎダイオード２２１〜２２
ｎとが直列に接続され、９− 負荷素子２１とダイオード群との接続点に定電圧出力■
Ｒ（ｖｏ０＝５■、ｖ８８−０■のときたとえば３．Ｏ
ｖの出力）を発生するようになっている。差動増幅回路
８は、カレントミラー型負荷用のＰチャンネルＭＯ８）
ランジスタＴＩ＋Ｔ１１と、入力用のＮチャンネルＭＯ
Ｓトランジスタ’ｒ３ 、’ｒ、と、定電流源用のＮチ
ャンネルＭＯＳトランソスタＴ６とから成る。即ち、負
荷用のトランジスタＴＩ＋Ｔ１１は、各ソースがＶ。０
電源に接続され、ダート相互が接続され、各基板が■。
。即ち、定電圧回路６は、■ＣＣ端子と■ｓａ端子との
間に負荷素子２１と複数のｐｎダイオード２２１〜２２
ｎとが直列に接続され、９− 負荷素子２１とダイオード群との接続点に定電圧出力■
Ｒ（ｖｏ０＝５■、ｖ８８−０■のときたとえば３．Ｏ
ｖの出力）を発生するようになっている。差動増幅回路
８は、カレントミラー型負荷用のＰチャンネルＭＯ８）
ランジスタＴＩ＋Ｔ１１と、入力用のＮチャンネルＭＯ
Ｓトランジスタ’ｒ３ 、’ｒ、と、定電流源用のＮチ
ャンネルＭＯＳトランソスタＴ６とから成る。即ち、負
荷用のトランジスタＴＩ＋Ｔ１１は、各ソースがＶ。０
電源に接続され、ダート相互が接続され、各基板が■。
。電源に接続され、一方のトランジスタＴｌのｒ−）・
ドレイン相互が接続されている。
ドレイン相互が接続されている。
入力用のトランジスタＴ３＋Ｔ４は、各ダートが対応し
て入力ノードＮ１．＋Ｎ２に接続され、ソース相互が接
続され、各基板がＶｓｓ電源に接続され、各ドレインが
対応し２て前記負荷用のトランジスタＴｌ 、Ｔ１の各
ドレインに接続され、一方のトランジスタＴ４のドレイ
ンが出力ノードＮ３に接続されている。定電流源用のト
ランジスタＴ５は、ソースおよび基板がｖｓｓ電源に＝
ＩＯ− 接続され、ケ゛−トがバイアス電源ＶＢに接続され、ド
レインが前記入力用のトランジスタＴ３ 。
て入力ノードＮ１．＋Ｎ２に接続され、ソース相互が接
続され、各基板がＶｓｓ電源に接続され、各ドレインが
対応し２て前記負荷用のトランジスタＴｌ 、Ｔ１の各
ドレインに接続され、一方のトランジスタＴ４のドレイ
ンが出力ノードＮ３に接続されている。定電流源用のト
ランジスタＴ５は、ソースおよび基板がｖｓｓ電源に＝
ＩＯ− 接続され、ケ゛−トがバイアス電源ＶＢに接続され、ド
レインが前記入力用のトランジスタＴ３ 。
Ｔ４のソース相互接続点に接続されている。そして、上
記トランジスタ’ｒ、ｌ Ｔ２ ＋ Ｔ３ ＋Ｔ４の各
チャンネル幅をＷｌ ＋Ｗｚ ＋ Ｗａ ｅＷ４と表わ
し、各チャンネル長をＬ１＋Ｌ２＋ＬＩｌｙＬ４ と表
わすものとすると、の関係に設定されている。したがっ
て、上記カレントミラー型のＣＭＯ８差動増幅回路８は
、一方の入力ノード（反転入力側）Ｎｚに前記定電圧回
路６から３．Ｏｖが基準電位■８として与えられている
ことから、他方の入力ノード（正相入力側）Ｎ１の入力
電圧（降圧用回路７の出力電圧）の変化に対して出力ノ
ードＮ３の出力電圧が第３図に示すように変化する。即
ち、入力ノードＮ１の入力電圧が基準電位３．Ｏｖに等
しいときに出力電圧は約２．５ｖになり、入力電圧が基
準電位■８より低いときに出力電圧は約２．５■より低
くなり、入力電圧が基準電位ｖＲより高いときに出力電
圧は約２．５Ｖよシ高くなＱ１入力端子が３．ＯＶの前
後で左右対称に出力電圧の遷移が緩やかに行なわれるよ
うな入出力特性が得られる。
記トランジスタ’ｒ、ｌ Ｔ２ ＋ Ｔ３ ＋Ｔ４の各
チャンネル幅をＷｌ ＋Ｗｚ ＋ Ｗａ ｅＷ４と表わ
し、各チャンネル長をＬ１＋Ｌ２＋ＬＩｌｙＬ４ と表
わすものとすると、の関係に設定されている。したがっ
て、上記カレントミラー型のＣＭＯ８差動増幅回路８は
、一方の入力ノード（反転入力側）Ｎｚに前記定電圧回
路６から３．Ｏｖが基準電位■８として与えられている
ことから、他方の入力ノード（正相入力側）Ｎ１の入力
電圧（降圧用回路７の出力電圧）の変化に対して出力ノ
ードＮ３の出力電圧が第３図に示すように変化する。即
ち、入力ノードＮ１の入力電圧が基準電位３．Ｏｖに等
しいときに出力電圧は約２．５ｖになり、入力電圧が基
準電位■８より低いときに出力電圧は約２．５■より低
くなり、入力電圧が基準電位ｖＲより高いときに出力電
圧は約２．５Ｖよシ高くなＱ１入力端子が３．ＯＶの前
後で左右対称に出力電圧の遷移が緩やかに行なわれるよ
うな入出力特性が得られる。
また、降圧用回路７は、１個のＰチャンネルＭＯ８）ラ
ンゾスタＴ６からなり、このトランジスタＴ６はソース
および基板がｖＣＣ電源に接続され、ダートが前記差動
増幅回路８の出力ノードＮ、に接続され、ドレイン電圧
が前記差動増幅回路８の入力ノードＮ１にフィードバッ
ク供給されると共に内部電源電圧■。、として供給され
ている。上記降圧用のトランジスタＴ６は、ザグミクロ
ンＭＯ８形ＬＳＩ （第１図３）の全部あるいは一部を
同時に駆動しなければならないので、そのダート幅が充
分大きく設定されており、充分大きな電流駆動能力を有
している。
ンゾスタＴ６からなり、このトランジスタＴ６はソース
および基板がｖＣＣ電源に接続され、ダートが前記差動
増幅回路８の出力ノードＮ、に接続され、ドレイン電圧
が前記差動増幅回路８の入力ノードＮ１にフィードバッ
ク供給されると共に内部電源電圧■。、として供給され
ている。上記降圧用のトランジスタＴ６は、ザグミクロ
ンＭＯ８形ＬＳＩ （第１図３）の全部あるいは一部を
同時に駆動しなければならないので、そのダート幅が充
分大きく設定されており、充分大きな電流駆動能力を有
している。
次に、上記電源変換回路の動作を第４図を参照して説明
する。降圧用回路７の出力電圧（内部電源電圧■ＤＤ）
に接続されている負荷回路（サブミクロンＭＯ８形ＬＳ
Ｉ ３ ）が動作を開始すると、負荷電流が流れて内部
電源電圧ＶＤＤが基準電位ｖＲ（定電圧回路６の出力電
圧）より低くなる。したがって、このとき差動増幅回路
８の出力ノードＮ３の出力′電圧が低くなって降圧用ト
ランジスタＴ６のソース電流が大きくなるので、そのド
レイン電圧（内部電源電圧）が高くなる方向にフィード
バック制御が行なわれる。
する。降圧用回路７の出力電圧（内部電源電圧■ＤＤ）
に接続されている負荷回路（サブミクロンＭＯ８形ＬＳ
Ｉ ３ ）が動作を開始すると、負荷電流が流れて内部
電源電圧ＶＤＤが基準電位ｖＲ（定電圧回路６の出力電
圧）より低くなる。したがって、このとき差動増幅回路
８の出力ノードＮ３の出力′電圧が低くなって降圧用ト
ランジスタＴ６のソース電流が大きくなるので、そのド
レイン電圧（内部電源電圧）が高くなる方向にフィード
バック制御が行なわれる。
このフィードバック制御は、差動増幅回路８の前述した
入出力特性の緩やかな遷移領域の特性に依存して行なわ
れるので、前記内部電源電位は振動ないしは発振するこ
となく定電圧に達し、この後は安定状態が保持される。
入出力特性の緩やかな遷移領域の特性に依存して行なわ
れるので、前記内部電源電位は振動ないしは発振するこ
となく定電圧に達し、この後は安定状態が保持される。
なお、内部電源電圧が基準電位より高くなることはない
が、仮に高くなったときには差動増幅回路８の出カッ−
１−″Ｎ３の出力電圧が高くなって降圧用トランジスタ
Ｔ６をオフ状態にするようになる。
が、仮に高くなったときには差動増幅回路８の出カッ−
１−″Ｎ３の出力電圧が高くなって降圧用トランジスタ
Ｔ６をオフ状態にするようになる。
なお、上記差動増幅回路８の出カッ〜ドＮ３と降圧用ト
ランジスタＴ６のダートとの間にインバータを挿入する
と、フィードバックダイン１３− が高くなり過ぎて差動増幅回路８０入力電圧とインバー
タの出力電圧遷移との特性が急峻になり、降圧用トラン
ジスタＴ６のドレイン電圧が発振状態となるおそれがあ
る。
ランジスタＴ６のダートとの間にインバータを挿入する
と、フィードバックダイン１３− が高くなり過ぎて差動増幅回路８０入力電圧とインバー
タの出力電圧遷移との特性が急峻になり、降圧用トラン
ジスタＴ６のドレイン電圧が発振状態となるおそれがあ
る。
したがって、出力電圧遷移特性が緩やかな差動増幅回路
の出力電圧によって降圧用トランジスタのダート制御を
行なう必要があるが、差動増幅回路としてはカレントミ
ラー型のものに限らず削代（１）の関係が成立しない非
カレントミラー型のものであってもよい。また、前述し
た第２図の差動増幅回路８の一対の入力ノードＮ１．
′Ｎ２と基準電位、フィードバック電位との接続 □関
係を逆にすると共に降圧用トランジスタＴ６の導電型を
逆（Ｐチャンネル→Ｎチャンネル）にしても前記実施例
と同様の特性を持たせることができる。この場合の具体
的回路例を第５図に示しておシ、降圧用のＮチャンネル
ＭＯ８）ランクスタＴ７の他は第２図中と同じ符号を付
している。但し、降圧用トランジスタは、Ｐチャンネル
型の方がＮチャンネル型よりも電流駆動１４− 能力を大きくとることができる。
の出力電圧によって降圧用トランジスタのダート制御を
行なう必要があるが、差動増幅回路としてはカレントミ
ラー型のものに限らず削代（１）の関係が成立しない非
カレントミラー型のものであってもよい。また、前述し
た第２図の差動増幅回路８の一対の入力ノードＮ１．
′Ｎ２と基準電位、フィードバック電位との接続 □関
係を逆にすると共に降圧用トランジスタＴ６の導電型を
逆（Ｐチャンネル→Ｎチャンネル）にしても前記実施例
と同様の特性を持たせることができる。この場合の具体
的回路例を第５図に示しておシ、降圧用のＮチャンネル
ＭＯ８）ランクスタＴ７の他は第２図中と同じ符号を付
している。但し、降圧用トランジスタは、Ｐチャンネル
型の方がＮチャンネル型よりも電流駆動１４− 能力を大きくとることができる。
また、第２図、第５図にそれぞれ示した差動増幅回路に
おいて、ＭＯＳトランジスタのＰチャンネル型をＮチャ
ンネル型に、Ｎチャンネル型をＰチャンネル型に変更す
ると共に電源ＶＣｃ。
おいて、ＭＯＳトランジスタのＰチャンネル型をＮチャ
ンネル型に、Ｎチャンネル型をＰチャンネル型に変更す
ると共に電源ＶＣｃ。
Ｖｓｓの接続関係を入れ替えるようにしてもよい。
また、前記定電圧回路６は、差動増幅回路における入力
用の１個のトランジスタのダートを駆動するのみであっ
て大電流駆動能力は必要でなく、外部電源電圧や温度の
変動に対して安定な基準電位を発生すればよく、第２図
に示した具体例に限られるものではない。
用の１個のトランジスタのダートを駆動するのみであっ
て大電流駆動能力は必要でなく、外部電源電圧や温度の
変動に対して安定な基準電位を発生すればよく、第２図
に示した具体例に限られるものではない。
上述したように本発明のサブミクロン半導体ＬＳＩのチ
ップ内電源変換回路によれば、ＬＳＩチップ内のサブミ
クロンＭＯ８形ＬＳＩ回路の動作時における内部電源電
圧の発振を抑えることができ、外部供給電源の変動に対
して安定でサブミクロンＭＯ８形ＬＳＩ回路の性能、信
頼性の面で望ましい定電圧の低い内部電源電圧を発生す
ることができる。
ップ内電源変換回路によれば、ＬＳＩチップ内のサブミ
クロンＭＯ８形ＬＳＩ回路の動作時における内部電源電
圧の発振を抑えることができ、外部供給電源の変動に対
して安定でサブミクロンＭＯ８形ＬＳＩ回路の性能、信
頼性の面で望ましい定電圧の低い内部電源電圧を発生す
ることができる。
第１図は本発明に係るザブミクロン半導体ＬＳＩの全体
的構成を概略的に示す図、第２図は第１図の電源変換回
路を取り出して一興体例を示す回路図、第３図は第２図
における差動増幅回路の入出力特性を示す図、第４図は
第２図の回路動作を説明するために内部電源電圧の時間
的変化を示す特性図、第５図は第２図における差動増幅
回路および降圧用トランジスタの他の具体例を示す回路
図である。 １・・・サブミクロン半導体ＬＳＩ、２・・・電源変換
回路、３・・・サブミクロンＭＯ８形ＬＳＩ回路、６・
・・定電圧回路、７・・・降圧用回路、８・・・差動増
幅回路、Ｔ１−Ｔ８・・・ＭＯＳ トランジスタ。 出願人代理人 弁理士 鈴 江 武 彦第１図 １ 第２＠ ｓ３図
的構成を概略的に示す図、第２図は第１図の電源変換回
路を取り出して一興体例を示す回路図、第３図は第２図
における差動増幅回路の入出力特性を示す図、第４図は
第２図の回路動作を説明するために内部電源電圧の時間
的変化を示す特性図、第５図は第２図における差動増幅
回路および降圧用トランジスタの他の具体例を示す回路
図である。 １・・・サブミクロン半導体ＬＳＩ、２・・・電源変換
回路、３・・・サブミクロンＭＯ８形ＬＳＩ回路、６・
・・定電圧回路、７・・・降圧用回路、８・・・差動増
幅回路、Ｔ１−Ｔ８・・・ＭＯＳ トランジスタ。 出願人代理人 弁理士 鈴 江 武 彦第１図 １ 第２＠ ｓ３図
Claims (4)
- （１） 実効チャンネル長が１μｍ以下のＭＯＳ ）ラ
ンジスタを構成素子とするＭＯ８形ＬＳＩに同一テッグ
内で発生した内部電源電圧を供給するようにしてなるサ
ブミクロン半導体ＬＳＩのチップ内電源変換回路におい
て、外部供給電源から降圧した定電圧を発生する定電圧
回路と、この定電圧回路の定電圧出力が一方の入力ノー
ドに基準電位として導かれ、他方の入力ノードの入力電
圧と出力電圧との入出力特性として出力遷移領域が緩や
かな変化を有する差動増幅回路と、この差動増幅回路の
出力により制御されて前記内部電源電圧を出力し、この
内部電源電圧を前記差動増幅回路の他方の入力ノードの
入力電圧としてフィードバックする降圧用回路とを具備
することを特徴とするサブミクロ７半導体ＬＳＩのチッ
プ内電源変換回路。 - （２）前記差動増幅回路はカレントミラー型ＣＭＯＳ差
動増幅回路であシ、その反転側の入力ノードに前記基準
′電位が導かれ、正相側の入カッ−げに内部電源電圧が
フィードバックされ、その出力ノードの出力電圧が降圧
用のＰチャンネルＭＯＳトランジスタのダートに与えら
れ、この降圧用トランジスタのドレイン電圧が内部電源
電圧となることを特徴とする特許 範囲第１項記載のサブミクロン半導体ＬＳＩのチップ内
電源変換回路。 - （３） 前記差動増幅回路はカレントミラー型ＣＭＯＳ
差動増幅回路であり、その反転側の入力ノードに前記内
部電源電圧がフィードバックされ、正相側の入力ノード
に前記基準電位が導かれ、その出力ノードの出力電圧が
降圧用のＮチャンネルＭＯＳ｝ランジスタのケ“一トに
与えられ、この降圧用トランジスタのソース電圧が内部
電源電圧となることを特徴とする前記特許請求の範囲第
１項記載のサブミクロン半導体ＬＳＩのチッゾ内電源変
換回路。 - （４） 前記差動増幅回路は、非カレントミラー型のｃ
ｙｘｏ Ｓ’ ！動増幅回路であることを特徴とする特
許 ン半導体ＬＳＩのチップ内電源変換回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59012618A JPH0772852B2 (ja) | 1984-01-26 | 1984-01-26 | サブミクロン半導体ｌｓｉのチップ内電源変換回路 |
| DE8585100779T DE3586568T2 (de) | 1984-01-26 | 1985-01-25 | Halbleitereinrichtung. |
| EP85100779A EP0152805B1 (en) | 1984-01-26 | 1985-01-25 | Semiconductor device |
| US07/243,140 US4843257A (en) | 1984-01-26 | 1988-09-09 | Regulated power supply for MOS Transistors with short channel length |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59012618A JPH0772852B2 (ja) | 1984-01-26 | 1984-01-26 | サブミクロン半導体ｌｓｉのチップ内電源変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60157616A true JPS60157616A (ja) | 1985-08-17 |
| JPH0772852B2 JPH0772852B2 (ja) | 1995-08-02 |
Family
ID=11810360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59012618A Expired - Lifetime JPH0772852B2 (ja) | 1984-01-26 | 1984-01-26 | サブミクロン半導体ｌｓｉのチップ内電源変換回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4843257A (ja) |
| EP (1) | EP0152805B1 (ja) |
| JP (1) | JPH0772852B2 (ja) |
| DE (1) | DE3586568T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH02172268A (ja) * | 1988-12-23 | 1990-07-03 | Nec Corp | 集積回路内部電圧供給方式 |
| US5539353A (en) * | 1993-08-06 | 1996-07-23 | Mitsubishi Denki Kabushiki Kaisha | Circuit for compensating for potential voltage drops caused by parasitic interconnection resistance |
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| JPH083766B2 (ja) * | 1986-05-31 | 1996-01-17 | 株式会社東芝 | 半導体集積回路の電源電圧降下回路 |
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| US5051995A (en) * | 1988-03-14 | 1991-09-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a test mode setting circuit |
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| NL9001017A (nl) * | 1990-04-27 | 1991-11-18 | Philips Nv | Bufferschakeling. |
| KR920010633A (ko) * | 1990-11-30 | 1992-06-26 | 김광호 | 반도체 메모리 장치의 기준전압 발생회로 |
| US5162668A (en) * | 1990-12-14 | 1992-11-10 | International Business Machines Corporation | Small dropout on-chip voltage regulators with boosted power supply |
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Citations (1)
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|---|---|---|---|---|
| JPS598033A (ja) * | 1982-07-05 | 1984-01-17 | Hitachi Ltd | 半導体集積回路装置 |
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| GB2020437B (en) * | 1978-04-14 | 1982-08-04 | Seiko Instr & Electronics | Voltage detecting circuit |
| GB2034937B (en) * | 1978-11-14 | 1983-01-06 | Philips Electronic Associated | Regulated power supply |
| US4300061A (en) * | 1979-03-15 | 1981-11-10 | National Semiconductor Corporation | CMOS Voltage regulator circuit |
| US4482985A (en) * | 1981-04-17 | 1984-11-13 | Hitachi, Ltd. | Semiconductor integrated circuit |
| US4585955B1 (en) * | 1982-12-15 | 2000-11-21 | Tokyo Shibaura Electric Co | Internally regulated power voltage circuit for mis semiconductor integrated circuit |
-
1984
- 1984-01-26 JP JP59012618A patent/JPH0772852B2/ja not_active Expired - Lifetime
-
1985
- 1985-01-25 DE DE8585100779T patent/DE3586568T2/de not_active Expired - Lifetime
- 1985-01-25 EP EP85100779A patent/EP0152805B1/en not_active Expired
-
1988
- 1988-09-09 US US07/243,140 patent/US4843257A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS598033A (ja) * | 1982-07-05 | 1984-01-17 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02172268A (ja) * | 1988-12-23 | 1990-07-03 | Nec Corp | 集積回路内部電圧供給方式 |
| US5539353A (en) * | 1993-08-06 | 1996-07-23 | Mitsubishi Denki Kabushiki Kaisha | Circuit for compensating for potential voltage drops caused by parasitic interconnection resistance |
| US5659260A (en) * | 1993-08-06 | 1997-08-19 | Mitsubishi Denki Kabushiki Kaisha | Sense amplifier having a circuit for compensating for potential voltage drops caused by parasitic interconnections |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0152805B1 (en) | 1992-09-02 |
| US4843257A (en) | 1989-06-27 |
| JPH0772852B2 (ja) | 1995-08-02 |
| DE3586568T2 (de) | 1993-02-04 |
| EP0152805A3 (en) | 1986-12-30 |
| EP0152805A2 (en) | 1985-08-28 |
| DE3586568D1 (de) | 1992-10-08 |
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| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |