JPH02172268A

JPH02172268A - 集積回路内部電圧供給方式

Info

Publication number: JPH02172268A
Application number: JP63326811A
Authority: JP
Inventors: Hironori Koike; 洋紀小池
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-12-23
Filing date: 1988-12-23
Publication date: 1990-07-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は集積回路内部に電源電圧を供給する方式に関す
る。

（従来の技術）従来、集積回路に電源電圧ＶＤＤを供給する方法として
は、集積回路に電源電圧供給用のパッドを設け、外部電
源により該パッドからＶＤＤを供給するのが一般的であ
った。

この考え方によれば、集積回路が２種類以上の電源を必
要とするときには、その各々の電圧値に応じて電源パッ
ドを設けて電源電圧を供給することになる。

また、集積回路がＬＳＩメモリといった特殊な場合、例
えば、１９８７年６月発行の雑誌「アイ・イー・イー・
イー・ジャーナル・オブ・ソリッド・ステート・サーキ
ッツ（ＩＥＥＥ、　Ｊｏｕｒｎａｌ　ｏｆ　５ｏｌｉｄ
　５ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ）　Ｊ　。

第２２巻第３号の４３７ページから４４１ページに掲載
されている論文に記されているように、メモリ内部の周
辺回路用電源■ＤＤ＝５Ｖを電源電圧変換回路を用いて
メモリセル部用電圧ＶＣＣに変換し、メモリセルアレイ
にＶＣＣを供給している例もある。

（発明が解決しようとする課題）しかしながら、集積回路の大規模化を目的とした素子の
微細化がすすんだことに応じ、電源線の線巾が小さくな
り、また長くなったことにより、電源線の寄生抵抗が問
題となってきている。この配線の抵抗により、集積回路
動作中に電源電圧の降下が生じ、動作スピードを遅れさ
せる重要な一因となる。（従来の技術）の項で述べた電
源電圧変換回路を用いたメモリの例でも、前記論文によ
れば電源電圧変換回路がパッドに隣接して配置されてい
るので、電源電圧変換回路からメモリセルアレイ間の電
源線の抵抗はやはり同じ問題を引き起こす。

本発明の目的は、上記の電源の配線抵抗による集積回路
動作スピードの遅れを緩和する、また場合によっては集
積回路の動作がより高速化する方法を提供することにあ
る。

（課題を解決するための手段）本発明の集積回路内部電圧供給方式は、集積回路内部に
電源電圧を供給する際に、この電源電圧を必要とする１
つあるいは複数の前記集積回路内に含まれる部分回路の
近傍に電圧供給回路を配置し、前記部分回路または集積
回路全体に該電源電圧を供給することを特徴とする。

（作用）本発明の集積回路内部電圧供給方式によれば、集積回路
内部の部分回路ブロックの近傍に配置された電圧供給回
路が該部分回路ブロックに電源電圧を供給する。このと
き、電圧供給回路から部分回路までの距離が、外部より
電源電圧を供給した場合の電源パッドから部分回路まで
の距離よりも短く、従って配線抵抗による電圧降下の影
響を受けにくい。このことにより、従来の集積回路外部
より電源パッドを経由して電源電圧を供給する場合と比
べて、本発明の方式による場合に、より集積回路動作ス
ピードの高速化が可能となる。

（実施例）次に、本発明の集積回路内部電圧供給方式の実施例につ
いて図面を用いて説明する。

第１図が本発明をＬＳＩメモリに応用した一実施例を示
す図である。第１図では、外部より供給された電源電圧
ＶＤＤを、電源電圧変換回路１２を用いてメモリセルア
レイＶＣＣに変換し、ＶＣＣをメモリセルアレイ１４に
供給している。この際に重要な点は、ＶＤＤからＶＣＣ
への変換を行う上記電源電圧変換回路１２を、ＶＣＣを
供給する先のメモリセルアレイ１４の近傍に配置するこ
とである。ここで、電源電圧変換回路１２は、負荷駆動
能力は小さくてよいがＶＤＤからｖｃｃレベルを発生す
る基準電圧発生回路１６と、この基準電圧発生回路１６
の出力を入力端子の一方に接続した差動増幅回路１８と
、この差動増幅回路１８の出力を人力して負荷を駆動す
るＰチャネル形ＭＩＳＦＥＴの負荷駆動回路２０とから
なり、前記差動増幅回路のもう一方の入力端子には前記
負荷駆動回路の出力電圧を帰還接続した形式のものであ
る。

第１図の回路をモデル化すると第３図のようになる。比
較のため、従来の専用電源パッドによる電源電圧供給の
モデル化の図も第４図に示した。第３図は、上に記した
電源電圧変換回路１２の図であるが、電源線２２の抵抗
を式とＲ１でモデル的に表している。電源パッドから電
源被供給回路まで電源線２２を引いた時の電源線の総抵
抗値はＲ６十Ｒ１＝Ｒ，。、となる。電源電圧変換回路
１２を電源被供給回路の近傍に配置するということは、
本来Ｒ０の成分となるはずの抵抗をゐにまわすというこ
とに相当する。

集積回路待機時には、通常電源電圧変換回路の負荷駆動
回路であるＰチャネル形ＭＩＳＦＥＴ（ＱＤ）は非導通
となっている（そうでないとＶＤＤからＱＤを通り電流
が流れ、ＶＣＯのレベルが上がってしまう）ので、ＱＤ
のソース節点Ｎ１のレベル°はこのときＶＤＤレベル（
前記メモリの例で５Ｖ）である。集積回路動作時に（ヰ
ＱＤが導通するが、節点Ｎ１のレベルが動作の始めに５
■を保っているので、電源電圧変換回路から流れる電流
による電圧降下の影響はＲ８よりもＲ１の部分に生じて
くる。ここでは高い電圧ＶＤＤ　＝　５Ｖから低い電圧
Ｖｃｃ＝３．３Ｖに変換していることが式の影響をさら
に小さくしている原因と考えられる。先に述ベたように
、本発明の電圧供給方式は、本来Ｒ１成分となる抵抗’
ｔ４にまわしていることに相当する。すなわち、電圧降
下の影響が小さいほうへと電源線抵抗を配分しているの
で、従来よりも電源電圧降下の度合が小さく、従って、
集積回路の高速動作につながるわけである。一方従来の
第４図の方式ではＲｍｔが全て電源線の抵抗２４として
見えてくる、すなわち、電源ＶＣＣ’から流れる電流Ｉ
ＯＣによって、■ＣＣＸ　Ｒｔｏｔの電圧降下を生ずる
ことになり、電源線の配線抵抗が大きくなるほど問題と
なってのである。

第１図は電源電圧変換回路をただ１つ設けた図であるが
、第２図のように、いくつかのメモリセルアレイ毎に電
源電圧変換回路１２を用意し、それらを対象となる部分
回路の近傍において電源を供給してもよい。それらの供
給電源電圧値は互いに同じでもよいし、異なっても問題
はない。逆に、いくつかのメモリアレイで電源電圧変換
回路を共有して必要な電源電圧を供給してもよい。また
、外部電源電圧ＶＤＤも必ずしも一種類であることはな
い。

用途により、二種類以上の外部電源に対し電源電圧変換
回路をいくつか設け、本発明を適用することも考えられ
る。

第１図、第２図とも、例をＬＳＩメモリにとったが、も
ちろん本発明の応用はメモリに限ることはなく、集積回
路一般に対する応用が考えられる。この場合、第１図ま
たは第２図で、メモリセルアレイのかわりに全体回路あ
るいは部分回路ブロックとおきかえればよい。

（発明の効果）以上説明したように、本発明の集積回路内部電圧供給方
式を用いることにより、電源線抵抗による電源電圧低下
の影響を緩和し、従来よりも集積回路の高速動作が可能
となる。

約２０００ｐＦの負荷容量（総ビツト線容量）をもつメ
モリセルアレイに対して、Ｒい、＝１５Ωと仮定して従
来の専用３．３■電源で供給した場合と、イ＝１０Ω、
Ｒ１＝５Ωと仮定して本発明の方式で供給した場合で負
荷充電時間（負荷、すなわちビット線を、１．６５Ｖか
ら３．３Ｖに充電する時間）を比較したところ、本発明
の方式によった場合には負荷充電時間が約１０ｎｓ速く
なる。これは、上に詳しく述べたように、本発明が配線
抵抗による電源電圧降下の影響を緩和していることによ
る。

【図面の簡単な説明】

第１図と第２図は本発明のそれぞれ第１と第２の実施例
を示す回路ブロック図、第３図は、本発明の方式をモデ
ル化した図、第４図は従来の方式をモデル化した図であ
る。図中の番号は以下のものを示す。１０・・・ＬＳＩメモリチップ、１２・・・電源電圧変
換回路、１４・・・メモリセルアレイ、１６・・・基準
電圧発生回路、１８・・・差動増幅器、２０・・・負荷
駆動回路、２２・・・電源線、２４・・・電源線抵抗、
２６・・・ＶＤＤ電源パッド。

Claims

【特許請求の範囲】

（１）集積回路内部に電源電圧を供給する際に、この電
源電圧を必要とする１つあるいは複数の前記集積回路内
に含まれる部分回路の近傍に電圧供給回路を配置し、前
記部分回路または集積回路全体に該電源電圧を供給する
ことを特徴とする集積回路内部電圧供給方式。
（２）電圧供給回路として、基準電圧発生回路と、この
基準電圧発生回路の出力を入力端子の一方に接続した差
動増幅回路と、この差動増幅回路の出力を入力して負荷
を駆動する負荷駆動回路とからなり、前記差動増幅回路
のもう一方の入力端子には前記負荷駆動回路の出力電圧
を帰還接続した形式の電源電圧変換回路を用いた請求項
１記載の集積回路内部電圧供給方式。