JP2842597B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2842597B2 JP2842597B2 JP63300149A JP30014988A JP2842597B2 JP 2842597 B2 JP2842597 B2 JP 2842597B2 JP 63300149 A JP63300149 A JP 63300149A JP 30014988 A JP30014988 A JP 30014988A JP 2842597 B2 JP2842597 B2 JP 2842597B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、内部電源電圧発生回路を有する半導体集積
回路装置に関し、内部電源電圧発生回路による電源の供
給方法に関する。
回路装置に関し、内部電源電圧発生回路による電源の供
給方法に関する。
［従来の技術］ 近年、半導体集積回路装置（LSI）の微細化が進み、
これに伴ってLSIを構成するMOSトランジスタ及びアルミ
ニウム配線の寿命が問題となってきた。そこで、LSIの
微細化の程度に応じて、電源電圧も低減させる必要があ
るが、一方では、システム側の要請であるTTLコンパチ
ブルという点から、供給すべき電源電圧はTTLレベルに
固定したいという要求もある。
これに伴ってLSIを構成するMOSトランジスタ及びアルミ
ニウム配線の寿命が問題となってきた。そこで、LSIの
微細化の程度に応じて、電源電圧も低減させる必要があ
るが、一方では、システム側の要請であるTTLコンパチ
ブルという点から、供給すべき電源電圧はTTLレベルに
固定したいという要求もある。
そこで、従来より、外部供給電源電圧はTTLレベルに
固定し、LSIチップ内部で内部電源電圧を変換して用い
ることがなされている。
固定し、LSIチップ内部で内部電源電圧を変換して用い
ることがなされている。
第６図はこの種の従来のLSIの概略構成を示す。外部
電源端子であるVCC端子31とGND端子32にはTTLレベルの
外部電源電圧が印加されている。内部電源電圧発生回路
33は、この外部電源電圧VCCを所定のレベルだけ降下さ
せた内部電源電圧VCC（conv.）を生成出力する。Ｐチャ
ネルMOSFETQPとＮチャネルMOSFETQNとにより構成された
インバータ回路からなる入力初段回路34と、この入力初
段回路34以外の内部回路35とは、上記内部電源電圧VCC
（conv.）を供給されて動作を行う。なお、36は信号入
力端子である。
電源端子であるVCC端子31とGND端子32にはTTLレベルの
外部電源電圧が印加されている。内部電源電圧発生回路
33は、この外部電源電圧VCCを所定のレベルだけ降下さ
せた内部電源電圧VCC（conv.）を生成出力する。Ｐチャ
ネルMOSFETQPとＮチャネルMOSFETQNとにより構成された
インバータ回路からなる入力初段回路34と、この入力初
段回路34以外の内部回路35とは、上記内部電源電圧VCC
（conv.）を供給されて動作を行う。なお、36は信号入
力端子である。
［発明が解決しようとする課題］ しかしならが、上述した従来の内部電源電圧発生回路
を内蔵したLSIでは、次のような問題点があった。即
ち、内部回路35に第７図に示すように一時的に大きな電
流iaが流れると、内部電源電圧発生回路33が能力的にこ
れに追従できず、内部電源電圧VCC（conv.）が一時的に
低下する。これに伴い、入力初段回路34の出力電圧Vaが
低下し、内部回路35の誤動作を誘発させる原因となる。
を内蔵したLSIでは、次のような問題点があった。即
ち、内部回路35に第７図に示すように一時的に大きな電
流iaが流れると、内部電源電圧発生回路33が能力的にこ
れに追従できず、内部電源電圧VCC（conv.）が一時的に
低下する。これに伴い、入力初段回路34の出力電圧Vaが
低下し、内部回路35の誤動作を誘発させる原因となる。
本発明はかかる問題点に鑑みてなされたものであっ
て、内部電源電圧VCC（conv.）が変動しても、常に安定
した入力初段回路出力が得られ、信頼性が高い半導体集
積回路装置を提供することを目的とする。
て、内部電源電圧VCC（conv.）が変動しても、常に安定
した入力初段回路出力が得られ、信頼性が高い半導体集
積回路装置を提供することを目的とする。
［課題を解決するための手段］ 本願発明では、外部電源端子に接続され前記外部電源
端子に印可される外部電源電圧よりも小さな内部電源電
圧を発生させる内部電源電圧発生回路と、この内部電源
電圧発生回路から内部電源電圧の供給を受けるCMOS構成
の内部回路とを具備した半導体集積回路装置において、
前記内部回路のうち少なくともTTLレベルを入力する外
部端子に接続される初段論理ゲートに対しては前記外部
電源端子から外部電源電圧を供給するものである。
端子に印可される外部電源電圧よりも小さな内部電源電
圧を発生させる内部電源電圧発生回路と、この内部電源
電圧発生回路から内部電源電圧の供給を受けるCMOS構成
の内部回路とを具備した半導体集積回路装置において、
前記内部回路のうち少なくともTTLレベルを入力する外
部端子に接続される初段論理ゲートに対しては前記外部
電源端子から外部電源電圧を供給するものである。
前記入力初段回路は、入力回路を構成する複数の論理
ゲートのうち、外部端子に接続される初段論理ゲートで
ある。
ゲートのうち、外部端子に接続される初段論理ゲートで
ある。
［作用］ 本発明によれば、内部回路のうち、少なくとも入力手
段回路は、内部電源から独立させて外部電源端子に接続
しているので、内部電源電圧の変動の影響を受けること
がない。このため、入力初段回路からは安定した出力が
得られ、内部回路の誤動作を発生させることがなくな
る。
段回路は、内部電源から独立させて外部電源端子に接続
しているので、内部電源電圧の変動の影響を受けること
がない。このため、入力初段回路からは安定した出力が
得られ、内部回路の誤動作を発生させることがなくな
る。
［実施例］ 次に、本発明の実施例について添付の図面を参照して
説明する。
説明する。
第１図は本発明の実施例に係るLSIの概略構成を示す
図である。外部電源端子であるVCC端子１とGND端子２と
の間には入力初段回路３が直接接続されている。
図である。外部電源端子であるVCC端子１とGND端子２と
の間には入力初段回路３が直接接続されている。
一方、VCC端子１とGND端子２との間には内部電源電圧
発生回路４が接続されており、この回路４から発生され
る内部電源電圧VCC（conv.）が入力初段回路３以外の内
部回路５に供給されるようになっている。
発生回路４が接続されており、この回路４から発生され
る内部電源電圧VCC（conv.）が入力初段回路３以外の内
部回路５に供給されるようになっている。
ここで、入力初段回路３のトランジスタを他の内部回
路５と同等のゲート長で構成したのでは、トランジスタ
の信頼性上問題となる。そこで、本実施例では、入力初
段回路３のトランジスタのゲート長を所定の大きさ（１
μｍ以上）で構成している。ゲート長を大きくしたこと
による能力低下は、トランジスタサイズを所定の能力が
得られる大きさにすることにより防止することができ
る。これにより、入力初段回路３と内部回路５の遅延時
間を同等にすることができる。また、トランジスタサイ
ズを大きくすることによるチップ面積の増加は、入力初
段回路３についてのみ生じるので無視できるものであ
る。
路５と同等のゲート長で構成したのでは、トランジスタ
の信頼性上問題となる。そこで、本実施例では、入力初
段回路３のトランジスタのゲート長を所定の大きさ（１
μｍ以上）で構成している。ゲート長を大きくしたこと
による能力低下は、トランジスタサイズを所定の能力が
得られる大きさにすることにより防止することができ
る。これにより、入力初段回路３と内部回路５の遅延時
間を同等にすることができる。また、トランジスタサイ
ズを大きくすることによるチップ面積の増加は、入力初
段回路３についてのみ生じるので無視できるものであ
る。
第２図は本発明の第２の実施例を示す図である。この
実施例では、LSIのレイアウトにおいて、GND端子を2aと
2bの２つに分離し、入力初段回路３はGND端子2aに、ま
た内部電源電圧発生回路４及び内部回路５はGND端子2b
に夫々別々に接続したものである。この実施例によれ
ば、先の実施例の効果に加え、GNDノイズの影響をも減
少させることができるという効果を奏する。
実施例では、LSIのレイアウトにおいて、GND端子を2aと
2bの２つに分離し、入力初段回路３はGND端子2aに、ま
た内部電源電圧発生回路４及び内部回路５はGND端子2b
に夫々別々に接続したものである。この実施例によれ
ば、先の実施例の効果に加え、GNDノイズの影響をも減
少させることができるという効果を奏する。
第３図は、本発明の実施例に係るLSIを半導体記憶装
置へ適用した例を示す図である。VCC端子11とGND端子12
との間には、入力バッファ13が接続されると共に、内部
電源電圧発生回路14を介してメモリセルアレイ15及び周
辺回路16が接続されている。
置へ適用した例を示す図である。VCC端子11とGND端子12
との間には、入力バッファ13が接続されると共に、内部
電源電圧発生回路14を介してメモリセルアレイ15及び周
辺回路16が接続されている。
第４図は、半導体記憶装置の更に詳細な構成例を示す
図である。この回路は、“IEEE Journal of SOLID−STA
TE CIRCUITS,VOL.SC−22,No.3,June 1987,第437〜441
頁”に記載された技術を応用したものである。VCC端子2
1,GND端子22間には入力バッファ23が直接接続されてい
る。この回路には、２つの内部電源電圧発生回路24,25
が設けられており、夫々内部電源電圧VCC I及びVCC II
を生成する。そして、メモリ回路26のうち、周辺回路26
aにはVCC Iが、センスアンプ回路26b及びメモリセルア
レイ26cにはVCC IIが供給されるものとなっている。
図である。この回路は、“IEEE Journal of SOLID−STA
TE CIRCUITS,VOL.SC−22,No.3,June 1987,第437〜441
頁”に記載された技術を応用したものである。VCC端子2
1,GND端子22間には入力バッファ23が直接接続されてい
る。この回路には、２つの内部電源電圧発生回路24,25
が設けられており、夫々内部電源電圧VCC I及びVCC II
を生成する。そして、メモリ回路26のうち、周辺回路26
aにはVCC Iが、センスアンプ回路26b及びメモリセルア
レイ26cにはVCC IIが供給されるものとなっている。
第５図は内部電源電圧発生回路24,25の更に詳細な構
成を示す図である。この回路では、FETQ1,Q2の製造バラ
ツキによって、そのしきい値電圧が変動すると、VCC I,
VCC IIも変動するが、入力バッファ23は外部端子に接続
されているので、上記バラツキには無関係である。この
ため、誤動作の発生がない。
成を示す図である。この回路では、FETQ1,Q2の製造バラ
ツキによって、そのしきい値電圧が変動すると、VCC I,
VCC IIも変動するが、入力バッファ23は外部端子に接続
されているので、上記バラツキには無関係である。この
ため、誤動作の発生がない。
［発明の効果］ 以上説明したように本発明は、入力初段回路には内部
電源電圧発生回路からの電源を供給せず、直接外部電源
から供給することにより、回路動作時の特性変動を減少
させると共に、製造バラツキによる回路特性変動を減少
させることができるという効果がある。
電源電圧発生回路からの電源を供給せず、直接外部電源
から供給することにより、回路動作時の特性変動を減少
させると共に、製造バラツキによる回路特性変動を減少
させることができるという効果がある。
第１図は本発明の実施例を示すブロック図、第２図は本
発明の他の実施例を示すブロック図、第３図乃至第５図
は本発明の実施例の適用例を夫々示す図、第６図は従来
のLSIを示すブロック図、第７図は従来の問題点を説明
するための波形図である。 1,11,21,31;VCC端子、2,2a,2b,12,22,32;GND端子、3,1
3,23,34;入力初段回路、4,14,24,33;内部電源電圧発生
回路、5,35;内部回路
発明の他の実施例を示すブロック図、第３図乃至第５図
は本発明の実施例の適用例を夫々示す図、第６図は従来
のLSIを示すブロック図、第７図は従来の問題点を説明
するための波形図である。 1,11,21,31;VCC端子、2,2a,2b,12,22,32;GND端子、3,1
3,23,34;入力初段回路、4,14,24,33;内部電源電圧発生
回路、5,35;内部回路
Claims (1)
- 【請求項１】外部電源端子に接続され前記外部電源端子
に印可される外部電源電圧よりも小さな内部電源電圧を
発生させる内部電源電圧発生回路と、この内部電源電圧
発生回路から内部電源電圧の供給を受けるCMOS構成の内
部回路とを具備した半導体集積回路装置において、前記
内部回路のうち少なくともTTLレベルを入力する外部端
子に接続される初段論理ゲートに対しては前記外部電源
端子から外部電源電圧を供給したことを特徴とする半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63300149A JP2842597B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63300149A JP2842597B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02146761A JPH02146761A (ja) | 1990-06-05 |
| JP2842597B2 true JP2842597B2 (ja) | 1999-01-06 |
Family
ID=17881335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63300149A Expired - Fee Related JP2842597B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2842597B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2792416B2 (ja) * | 1993-11-17 | 1998-09-03 | 日本電気株式会社 | 半導体集積回路 |
| US6288585B1 (en) | 1999-06-18 | 2001-09-11 | Fujitsu Limited | Semiconductor device using external power voltage for timing sensitive signals |
| JP2005294868A (ja) * | 2005-06-27 | 2005-10-20 | Ricoh Co Ltd | 半導体装置 |
| JP4794400B2 (ja) * | 2006-09-22 | 2011-10-19 | 三菱電機株式会社 | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS594065A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 集積回路 |
| JPS6310554A (ja) * | 1986-07-01 | 1988-01-18 | Nec Corp | 半導体集積回路 |
-
1988
- 1988-11-28 JP JP63300149A patent/JP2842597B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02146761A (ja) | 1990-06-05 |
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Legal Events
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|---|---|---|---|
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