JP4050406B2 - 半導体集積回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路技術さらには半導体チップ上の各回路への電源電圧の供給方式に適用して有効な技術に関し、例えばMOS集積回路に利用して有効な技術に関する。
【0002】
【従来の技術】
半導体集積回路においては、半導体チップ上の各回路への電源電圧を供給するため電源配線が設けられるが、この電源配線の有するインピーダンスによって電源端子から遠く離れるに従い電圧が僅かに低下することが知られている。従来、半導体集積回路においてはこのような電源効果を防止するため、電源配線を太くしたり、多層化したり、1つの半導体チップに複数の電源端子を設けて電源端子から最も遠い回路までの距離を短くするなどの対策が行なわれていた。
【0003】
【発明が解決しようとする課題】
しかしながら、近年、半導体集積回路は電源電圧の低電圧化が進められており、2.5Vや1.5Vのような低い電源電圧で動作する半導体集積回路も開発されている。そのため、電源配線における電圧降下量が例えば0.2Vであった場合、従来の5Vの電源電圧の半導体集積回路では4%程度の変動にすぎないが、上記のような低電源電圧の半導体集積回路においては、電圧降下により変動の割合は電源電圧レベルの約1割近くにも達することとなる。このように、電源電圧の低電圧化に伴って電源配線における許容電圧降下量はますます厳しくなってきている。
【0004】
しかも、論理LSI(大規模集積回路)では、電源端子に近いため電圧降下の比較的少ない半導体チップ周縁の回路の遅延時間と、電源端子から遠いため電圧降下の比較的大きな半導体チップ中央の回路の遅延時間とが大きく異なってしまう。そして、LSI全体の動作速度は遅延時間の大きい回路に規制されるため、電源降下量が大きなLSIではその動作周波数を高くすることが困難になるという問題点がある。
【0005】
しかるに、上記多層化による電源配線の低インピーダンス化にしても、例えば5層配線で4層目と5層目をすべて電源配線に使用したとしても半導体チップ中央の回路の電源降下を充分に抑えることができないほどであり、配線の低インピーダンス化による電源降下抑制技術は限界に近づいている。
【0006】
この発明の目的は、半導体集積回路において電源端子から離れた位置にある回路に対しても電圧降下の少ない電源電圧を供給することができる電源供給技術を提供することにある。
【0007】
この発明の他の目的は、高周波動作が可能な論理LSIを提供することにある。
【0008】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【0009】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【0010】
すなわち、電源配線の途中に適当な間隔をおいて複数の定電圧電源回路を接続して、これらの定電圧電源回路から半導体チップ内部の各回路に対して間接的に電源の供給を行なうようにしたものである。
【0011】
上記した手段によれば、各回路に対して電圧降下のある電源配線からではなく定電圧電源回路から間接的に電源の供給を行なうため、半導体チップ上のすべての回路に対して電源降下の影響のない均一な電源電圧を与えることができ、これによって、電源端子に近い回路の遅延時間も電源端子から遠い回路の遅延時間もほぼ同一にすることができるため、半導体集積回路全体の動作周波数を高めることができるようになる。
【0012】
また、定電圧電源回路はMOSFETからなる差動増幅回路で構成し、その出力電圧を規定する参照側電圧を電源端子より与えられる電源電圧よりも低い電位とし、内部の回路にはこの低い電位に合うように生成された電源電圧を供給するように構成する。これによって、各定電圧電源回路に与える参照電圧を供給する配線は電流が流れないためレベル落ちすることがなく、半導体チップ全域の回路に対してほぼ均一な電源電圧を供給することができる。
【0013】
なお、上記の場合、電源配線の途中に接続する定電圧電源回路は、電源端子から遠いほどその配設間隔を小さくするのが望ましい。すなわち、電源端子から離れるほど定電圧電源回路の密度が高くなるように配置する。これにより、電源端子から遠い定電圧電源回路ほど電源端子に近い定電圧電源回路よりも負担が小さくなるため、電源配線の電圧が半導体チップ中心に向かって電圧降下しても、半導体チップ全域の回路に対してほぼ均一な電源電圧を供給することができる。
【0014】
さらに、電源端子は半導体チップの各辺に少なくとも1つ設け、上記電源配線には複数の電源端子から電源電圧を供給するようにする。これにより、半導体チップ上のどの回路についても電源端子からの距離を比較的短くすることができ、電源配線の電圧降下量を小さくすることができる。
【0015】
また、電源配線は網状とし、この電源配線網に対して複数の電源端子より電源電圧を供給するとともに、電源配線網に接続された定電圧電源回路を介して各回路に電源電圧を与えるようにする。これにより、各定電圧電源回路に対して供給される電源電圧をより均一にすることができる。
【0016】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
【0017】
図1は、本発明に係る電源供給方式を適用した半導体集積回路の概略構成を示したものである。図1において、11は1.8Vのような高電位側の電源電圧VDDを外部から与えるための電源端子、12は−0.3Vのような低電位側の電源電圧VSSを外部から与えるための電源端子、13は上記電源電圧VDDの電位よりも若干低い1.5Vのような電位に設定された第1の参照電圧Vrefdを印加する基準電圧端子、14は上記電源電圧VSSの電位よりも若干高い0Vのような電位に設定された第2の参照電圧Vrefsを印加する基準電圧端子である。
【0018】
また、21は上記電源端子11からの電源電圧VDDを半導体チップ内部に供給する電源配線、22は上記電源端子12からの電源電圧VSSを半導体チップ内部に供給する電源配線、rは電源配線21,22の寄生抵抗、23は上記基準電圧端子13に印加された参照電圧Vrefdを半導体チップ内部に供給する電圧供給線、24は上記基準電圧端子14に印加された参照電圧Vrefsを半導体チップ内部に供給する電圧供給線である。
【0019】
この実施例では、上記電源配線21,22に適当な間隔で定電圧電源回路SAd,SAsがそれぞれ接続されている。そして、上記各定電圧電源回路SAd,SAsに対して上記電圧供給線23,24を介して参照電圧Vrefd,Vrefsが供給され、各定電圧電源回路SAd,SAsはそれぞれ電源電圧VDDおよびVSSを電源電圧として動作して、参照電圧Vrefd,Vrefsに等しい電圧VDD’およびVSS’を出力する。これらの定電圧電源回路SAd,SAsより出力された電源電圧VDD’およびVSS’が、本来の半導体集積回路を構成する論理ゲートのような各回路LGに供給されるように構成されている。
【0020】
図2には、上記電源供給方式を適用した半導体集積回路における外部供給電源電圧VDDおよびVSSと定電圧電源回路SAd,SAsで生成された電圧VDD’およびVSS’との関係が示されている。同図に示すように、外部供給電源電圧VDDおよびVSSは半導体チップの中心部に向かうほど電圧降下で減少および増加するが、定電圧電源回路SAd,SAsで生成された電圧VDD’およびVSS’は半導体チップの周縁部から中心部に渡ってほぼ一定となる。これによって、半導体チップ上のすべての論理ゲート回路LGに対して電源降下の影響のない均一な電源電圧を与えることができる。
【0021】
なお、上記実施例では、各定電圧電源回路に対して与える参照電圧Vrefd,Vrefsを半導体チップの外部から与えるように構成したが、半導体チップ内部に基準電圧発生回路などを設けて内部で形成するようにしても良い。これによって、ユーザーは電源電圧VDDおよびVSSのみ形成すれば良いので、ユーザーの負担が軽減される。
【0022】
図3および図4には、上記定電圧電源回路SAdおよびSAsの具体的な回路の一例が示されている。
【0023】
図3に示すように、定電圧電源回路SAdは、MOSFET Q1〜Q5からなる差動増幅段と、直列形態のMOSFET Q6,Q7からなる出力段とから構成されている。ソース共通接続されたMOSFET Q2のゲートには電圧供給線23を介して供給される参照電圧Vrefdが印加されている。MOSFET Q3とQ4はカレントミラー接続されてアクティブ負荷として機能する。
【0024】
上記MOSFET Q5,Q7のゲート端子には電源電圧VDDが印加され、定電流源として動作する。MOSFET Q2のドレインに出力段のMOSFETQ6のゲート端子が接続され、Q6とQ7の接続ノード(出力ノード)の電位が差動増幅段の他方の差動MOSFET Q1のゲート端子にフィードバックされている。これによって、この実施例の定電圧電源回路SAdは、出力段の出力ノードの電圧を参照電圧Vrefdと一致させるように動作して、参照電圧Vrefdと等しい電位の電源電圧VDD’を出力する。
【0025】
定電圧電源回路SAsは、図4に示すように、MOSFET Q1’〜Q5’からなる差動増幅段と、直列形態のMOSFET Q6’,Q7’からなる出力段とから構成されており、図3の回路とはp−MOSとn−MOSの関係が逆になっているだけで回路構成はほぼ同じである。ソース共通接続されたMOSFET Q2’のゲートには電圧供給線24を介して供給される参照電圧Vrefsが印加され、出力段のMOSFET Q6’とQ7’の接続ノード(出力ノード)の電位が差動増幅段の他方の差動MOSFET Q1’のゲートにフィードバックされている。これによって、この実施例の定電圧電源回路SAsは、出力段の出力ノードの電圧を参照電圧Vrefsと一致させるように動作して、参照電圧Vrefsと等しい電位の電源電圧VSS’を出力する。
【0026】
図5には、上記電源配線21(もしくは22)の途中に接続される定電圧電源回路SAd(SAs)のレイアウトの一例が示されている。同図に示すように、定電圧電源回路SAd(SAs)は半導体チップ10の中心部すなわち電源端子から遠いほどその配設間隔を小さくなるように配置されている。すなわち、電源端子11(12)から離れるほど定電圧電源回路SAd(SAs)の密度が高くなるように配置されている。
【0027】
これにより、電源端子から遠い定電圧電源回路ほど電源端子に近い定電圧電源回路よりも負担が小さくなるため、図2に示すように電源電圧VDDおよびVSSが半導体チップ中心に向かって電圧降下しても、半導体チップ全域の論理ゲート回路に対してほぼ均一な電源電圧を供給することができる。
【0028】
図6には、本発明をゲートアレイに適用した場合における電源配線21および22のレイアウトの一例が示されている。特に制限されないが、この実施例では、上記電源配線21,22は例えば5層目および4層目の配線層によって、それぞれ図6に示すように網状に形成されている。そして、各定電圧電源回路SAd,SAsはこの網状の電源配線21,22を介して電源電圧VDDおよびVSSの供給を受けるように構成されている。
【0029】
また、電源端子11および12は半導体チップ10の各辺の中央にそれぞれ1つずつ設けられ、上記網状の電源配線21および22は4個の電源端子11および12から電源電圧VDDおよびVSSの供給を受けるように構成されている。これによって、半導体チップ上のどの論理ゲート回路と電源端子までとの距離を比較してもその差が比較的小さくなる。
【0030】
図6において、CLは半導体チップ上にマトリックス状に配置され、配線の設計によりインバータやNANDゲート、NORゲートなど任意の論理ゲート回路を構成可能なCMOS基本セルで、これらの基本セル上に上記電源配線21,22が配設されている。そして、各基本セル内および基本セル間を接続する信号線は1層目〜3層目の配線を使用して形成されるように設計される。なお、特に制限されないが、上記各定電圧電源回路SAd,SAsも基本セルCLを用いて構成される。
【0031】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記実施例では、網状の電源配線より各定電圧電源回路に電源電圧が供給されるように構成したが、網状の電源は緯線に限定されず、例えばツリー状に形成された電源配線により各定電圧電源回路に電源電圧を供給するように構成してもよい。
【0032】
また、各定電圧電源回路に電源電圧を供給する電源配線のみならず、各定電圧電源回路SAd,SAsから論理ゲート回路に電源電圧VDD’およびVSS’を供給する電源配線(図1の配線25や26)も網状に構成、つまり各定電圧電源回路SAd,SAsに対応してそれぞれ局所的な電源配線網を設けてその電源配線網を介して電源電圧VDD’およびVSS’を論理ゲート回路LGに供給するように構成してもよい。
【0033】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるゲートアレイに適用した場合について説明したが、この発明はそれに限定されるものでなく、半導体集積回路一般に広く利用することができる。
【0034】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【0035】
すなわち、本発明によれば、半導体集積回路において電源端子から離れた位置にある回路に対しても電圧降下の少ない電源電圧を供給することができるようになり、その結果半導体チップ周縁部の回路の遅延時間と半導体チップ中央部の回路の遅延時間に差がなくなり、高周波動作が可能な論理LSIを実現することができる。
【図面の簡単な説明】
【図1】本発明に係る電源供給方式を適用した論理集積回路の概略構成を示す回路構成図。
【図2】本発明に係る電源供給方式を適用した半導体集積回路における外部供給電源電圧VDDおよびVSSと定電圧電源回路SAd,SAsで生成された電圧VDD’およびVSS’との関係を示す説明図。
【図3】定電圧電源回路SAdの具体例を示す回路図。
【図4】定電圧電源回路SAsの具体例を示す回路図。
【図5】定電圧電源回路SAd(SAs)のレイアウトの一例を示す平面説明図。
【図6】本発明をゲートアレイに適用した場合における電源配線のレイアウトの一例を示す平面説明図。
【符号の説明】
10 半導体チップ
11,12 電源端子
13,14 基準電圧供給端子
21,22 電源配線
23,24 基準電圧供給線
SAd,SAs 定電圧電源回路
LG 論理ゲート回路
CL 基本セル
Claims (4)
- 外部電源端子から延設された電源配線の途中に適当な間隔をおいて複数の定電圧電源回路が接続され、これらの定電圧電源回路から半導体チップ内部の各回路に対して間接的に電源の供給が行なわれるように構成された半導体集積回路であって、
上記定電圧電源回路は、上記外部電源端子から遠いほどその配設間隔が小さくされてなることを特徴とする半導体集積回路。 - 上記定電圧電源回路は、MOSFETからなる差動増幅段と出力段とから構成され、その出力電圧を規定する参照側電圧が上記外部電源端子より与えられる電源電圧よりも低い電位とされ、内部の回路にはこの低い電位に合うように生成された電源電圧が供給されるように構成されてなることを特徴とする請求項1に記載の半導体集積回路。
- 上記外部電源端子は半導体チップの各辺に少なくとも1つ設けられ、上記電源配線は複数の電源端子から電源電圧が供給されるように構成されていることを特徴とする請求項1または2に記載の半導体集積回路。
- 上記電源配線は網状に形成され、この電源配線網に対して複数の外部電源端子が接続されていることを特徴とする請求項3に記載の半導体集積回路。
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