JP3137454B2 - 半導体集積回路の電源回路 - Google Patents
半導体集積回路の電源回路Info
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Description
路に関し、特にLSIの全域にわたって所定の電圧が得
られる電源回路に関する。
形成される。半導体集積回路内の各部分に所定の電圧で
電気を供給する必要があり、アルミニウム等で形成され
た電源線が設けられている。電源線は電源部より延びる
正側と負側の2本があり、各回路部分は正側電源支線と
負側電源支線を介して正側電源線と負側電源線に接続さ
れている。
回路を示している。図において、V CCは正側電源端子で
あり、VSSは負側電源端子である。61は正側電源線で
あり、62は負側電源線である。631,632,63
3,…,63n は回路部分であり、正側電源支線641,6
42,643,…,64n 及び負側電源支線651,652,6
5 3,…,65n を介して正負の電源線61,62に接続
されている。
って形成されるが、高集積化のために電源線の幅が制限
され、チップサイズの増大に伴って電源線が長くなる傾
向にあり、電源線の抵抗による電圧低下が問題となって
いる。図6において、RCC1,RCC2,…,RCCn は正側電
源線61における各部分の抵抗であり、RSS1,R
SS2,…,RSSn は負側電源線62における各部分の抵抗
を表している。以下の説明においても、これらと同様の
表現を使用する。
3n の方が第1回路部分631 よりも電圧低下の影響を
大きく受ける。図7は図6の回路における電源線の電圧
分布を示している。図6の第1回路部分631 に印加さ
れる正と負の電位をVCC1,V SS1 とし、第n回路部分6
3n に印加される正と負の電位をVCCn,VSSn とする
と、その値は図7のようになる。すなわち、第n回路部
分63n には第1回路部分63n1より小さな電圧が印加
されることになる。通常このような電圧差があっても動
作可能なように動作マージンを設定し、正常な動作を実
現している。しかし、このような動作マージンを設定す
ることは動作速度等の点から好ましくなく、各回路部分
に一様な電圧が印加できる電源回路が要望されている。
長くなる程大きくなる。そこで電源線の途中に基準電源
発生回路を設け、電源線の長さを実質的に短縮させるこ
とが行なわれている。図8はそのような電源回路を示し
ている。図8の回路は、図6の回路に基準電圧発生回路
89を設けたものである。基準電圧発生回路89は、正
側電源端子VCCよりも低い一定の基準電圧を発生し、基
準電圧発生回路89に接続される正側電源線81に印加
する。このような基準電圧発生回路を電源線の複数箇所
に設けることにより、1個の基準電圧発生回路に接続さ
れる電源線の長さは、全体を1本の電源線にした時に比
べて短くなり、その分だけ電圧の低下量は小さくなる。
布を示す図である。上記のように1個の基準電圧発生回
路に接続される電源線が短くなっても、その電源線内で
の電圧低下は発生する。もちろん基準電圧発生回路を多
数設け、1個の基準電圧発生回路に接続される電源線を
非常に短くすれば、上記の電圧低下は無視できるが、そ
のような条件を満足できるような数の基準電圧発生回路
を設けることは集積度の点から難しい。
いる。図10の電源回路は、図6の回路に基準電圧発生
回路107から正側電源線101に沿って延びる正側補
助電源線104を設け、正側電源支線1051,1052,
1053,…,105n にそれぞれnチャンネル型トラン
ジスタQX1,QX2,QX3,…,QXnを設けたものであ
る。各nチャンネル型トランジスタの制御電極は正側補
助電源線104に接続されており、基準電圧発生回路1
07は正側電源端子VCCの電位より所定量低い電圧を発
生させて、正側補助電源線104に印加する。
極に所定の電圧が印加されるため導通し、各回路部分に
は対応するnチャンネル型トランジスタを介して正側電
源線101から正の電圧が印加される。負側の接続は図
6と同じである。MOS型トランジスタでは、飽和領域
で使用するならばゲートとドレイン間の電圧は常に一定
である。従って図10において、正側電源線101の電
位が正側補助電源線104の電位よりある程度以上高け
れば、nチャンネル型トランジスタのゲートと各回路部
分の正側電源支線との間の電位差は一定である。半導体
集積回路が動作中であっても正側補助電源線104には
ほとんど電流が流れないため、正側補助電源線104の
電位はどこでも等電位である。従って図10における各
回路部分の正側電源支線の電位は同一である。
示した図である。図10に示した各部の電圧VCC1,V
CCn,VCC1A,VCC1n,VSS1,及びVSSn は図11に示す
ようになる。すなわち各回路部分の正側電源電位は一定
である。
負側電源線の電位は、図11に示すように、負側電源端
子VSSから遠くなる程低下している。図12は、電源端
子に近い1番目の回路部分と電源端子から遠いn番目の
回路部分に共にインバータ回路があり、n番目の回路部
分のインバータ出力を1番目の回路部分に入力させた時
を示している。n番目の回路にはVCCnAとVSSn の電位
差が電圧として印加される。この時インバータ回路の負
側の閾値がVthn で負側の出力レベルがVLon であると
すると、その電位レベルはVCCnAとVSSn の間の図示の
ようなレベルになる。この出力が1番目の回路部分のイ
ンバータ回路に入力されることになるが、このインバー
タ回路も負側の閾値Vth1 を有し、それが図示のような
レベルであるとする。するとn番目の回路部分のインバ
ータ回路の出力は、1番目の回路部分のインバータ回路
にとっては負側の入力とはみなされず、誤動作すること
になるという問題が生じる。
流れ、電源線の抵抗による電圧低下も定常的に生じてい
るものとしていた。しかし実際に電流が流れるのは、各
回路部分が動作する時の一瞬の間だけである。図13は
図10の回路においてm番目の回路部分に瞬間的に電流
が流れた時の様子を示す図である。図13において、I
Vccmがm番目の回路部分に流れる電流を示し、VCCm と
V SSm は正負の電源線のm番目の回路部分での電位を示
し、VCCmAはm番目の回路部分の正側電源支線の電位を
示している。
VCCm,VSSが変化する。しかしVCC mAは、正側補助電源
線104の電位が一定であるため一定値に保持される。
m番目の回路部分に印加される電圧は、VCCmAとVSSm
の差であるから、瞬間的に低下することがわかる。この
ように図10の回路では、電流変化に伴う瞬間的な印加
電圧の変化があり、誤動作の原因となる。
のであり、半導体集積回路の各回路部分に、常に一定で
等しく、且つ電位レベルも同一である電圧が印加できる
ような電源回路の実現を目的とする。
集積回路の電源回路であり、所定の電圧差を有する正側
電源端子と負側電源端子とを備える電源部と、正側電源
端子より集積回路内に延びる正側電源線と、負側電源端
子より集積回路内に延びる負側電源線と、集積回路の各
回路部分と正側電源線とを接続する複数の正側電源支線
と、集積回路の各回路部分と負側電源線とを接続する複
数の負側電源支線とを備えている。そして上記目的を達
成するため、上記の半導体集積回路の電源回路におい
て、正側電源端子の電位より所定電位だけ低い基準電圧
を発生する基準電圧発生回路と、この基準電圧発生回路
から正側電源線に沿って延び所定の抵抗値を有する正側
補助電源線と、正側電源支線の途中に設けられ制御電極
が正側補助電源線に接続されたnチャンネル型トランジ
スタと、nチャンネル型トランジスタとこのnチャンネ
ル型トランジスタが接続される正側電源支線が接続され
る回路部分の負側電源支線との間に設けられた容量手段
とを備えるように構成する。
においては、正側電源端子の電位より所定量だけ低い正
側基準電圧と、負側電源端子の電位より所定量だけ高い
負側基準電圧とを発生する基準電圧発生回路と、基準電
圧発生回路から正側電源線に沿って延び正側基準電圧が
印加される正側補助電源線と、基準電圧発生回路から負
側電源線に沿って延び負側基準電圧が印加される負側補
助電源線と、正側電源支線の途中に設けられ制御電極が
正側補助電源線に接続されたnチャンネル型トランジス
タと、負側電源支線の途中に設けられ制御電極が負側補
助電源線に接続されたPチャンネル型トランジスタを備
えるように構成する。
nチャンネル型トランジスタの制御電極(ゲート)と負
側電源支線との間に容量手段Cm が設けられており、定
常状態ではこの2箇所の間の電位差に充電されている。
回路部分に瞬間的に電流が流れると、負側電源支線の電
位が瞬間的に上昇する。ゲートは正側補助電源線に接続
されており、たとえ回路部分に電流が流れても電位は変
化しないが、容量手段を介して負側電源支線の電位が伝
達されるため、負側電源支線の瞬間的な上昇に応じて上
昇する。この時正側補助電源線は所定の抵抗値を有して
いるため、部分的な電位変化はすぐには正側補助電源線
の他の部には伝達されず、瞬間的に変化が起り得る。
応じて上昇すれば、その回路部分への印加電圧の変化は
低減される。第2の態様においては、各回路部分の正側
電源支線の電位は、nチャンネル型トランジスタを飽和
領域で使用するなら正側補助電源線の電位からnチャン
ネル型トランジスタのゲートとドレイン間の電位を減じ
た値であり、負側電源支線の電位は負側補助電源線の電
位にPチャンネル型トランジスタのゲートとソース間の
電位を加えた値である。正側と負側の補助電源線にはほ
とんど電流が流れないため、それぞれ全域にわたって等
電位である。従って正側電源支線と負側電源支線は全域
にわたってそれぞれ同一の電位であり、各回路部分への
電源の印加レベルは正負共に同一レベルになる。
す。図において、VCCとVSSは電源部の正側と負側の電
源端子である。11は正側電源線であり、正側電源端子
VCCから半導体集積回路内に延びている。この電源線は
アルミニウム等により作られており、電源線自体が抵抗
をなす。図中のRCC1,RCC2,RCC3,…,RCCn はこの電
源線自体の抵抗を等価的に表している。12は負側電源
線であり、負側電源端子VSSから延びている。RSS1,R
SS2,RSS3,…,RSSn は同様に電源線自体の抵抗を等価
的に表す。
積回路内の回路部分を表している。141,142,143,
…,14n は各回路部分を正側電源線11に接続する正
側電源支線である。151,152,153,…,15n は各
回路部分を負側電源線12に接続する負側電源支線であ
る。17は正側電源端子の電位より所定量だけ低い電位
を発生する基準電圧発生回路である。16は基準電圧発
生回路17より正側電源線11に沿って延びる正側補助
電源線であり、所定の抵抗値を有している。図中のR
CA1,RCA2,RCA3,…,RCAn はこの電源線自体の抵抗を
等価的に表したものである。従ってこのような抵抗を抵
抗素子を使用して実現してもよい。
ドレインとソースが接続され、ゲート(制御電極)が正
側補助電源線に接続されたnチャンネル型トランジスタ
である。C1,C2,C3,…,Cn は、正側補助電源線16
の各nチャンネル型トランジスタのゲートに近接した部
分と、対応する負側電源支線との間に接続されたコンデ
ンサである。図では負側電源線12に接続されているよ
うに示してあるが、負側電源支線との接続部分に近接し
ていればよい。
たような第n回路部分での瞬間的な電流変化があった時
の各部の電位変化を示している。図1に示すように、V
CCnは正側電源線11のn番目の正側電源支線14n の
接続部の電位を表し、Nn は正側補助電源線16のコン
デンサCn が接続される部分の電位を表し、VCCnAとV
ssn は第n回路部分13n の正側と負側の印加電位に相
当する。
間的に下降し、Vssn は瞬間的に上昇する。Nn とR
ssn に対応する部分はコンデンサCn で接続されてお
り、Rss n の瞬間的な変化はそのままNn に現れ、Nn
も上昇する。この時、正側補助電源線16の抵抗があま
り小さいと、Nn の上昇は即座に正側補助電源線16を
伝達して他の回路部分に影響が出るため好ましくない。
コンデンサCn の容量と抵抗RCAn の抵抗値の時定数
を、瞬間的に電流が流れる時間より充分長くする。
型トランジスタQn が飽和領域で使用されていれば、常
にnチャンネル型トランジスタQn の閾値電圧に等しい
から、VCCnAも図示のように瞬間的に上昇する。第n回
路部分13n に印加される電圧はVCCnAとVssn の差で
あり、これらは同様の変化をするため、第n回路部分1
3n の印加電圧の変化は低減される。これは図13と比
較すると明白である。
すぐに定常レベルに復帰するが、これに応じてVCCn 、
Nn 、VCCnA、及びVssn も定常状態に復帰し、その間
の第n回路部分への印加電圧の変化は低減される方向で
ある。以上のように第1実施例においては、図10の従
来回路で問題になった回路部分における瞬間的な電流量
の変化に対する印加電圧の変化が起きない。
布を示す図である。図中のVCC1 等は、図1の対応する
表示部分の電位を表している。図3から明らかなよう
に、各回路部分の正側の電源電位VCCXAは一定である
が、負側の電源電位は負側電源端子Vssから離れる程上
昇する。従って、第n回路部分13n への印加電圧が第
1回路部分131 への印加電圧より小さくなるだけでな
く、図12で説明した信号レベルの差に起因する誤動作
が生じる恐れがある。第2実施例は、更にこのような問
題も解決するものであり、その回路構成を図4に示す。
32は負側電源線であり、36は正側補助電源線であ
り、37は負側補助電源線である。38は基準電圧発生
回路であり、正側電源端子VCCの電位より低い正側基準
電位を発生させて正側補助電源線36に印加し、負側電
源端子Vssの電位より高い負側基準電位を発生させて負
側補助電源線37に印加する。
である。341,342,343,…,34n は正側電源支線
であり、351,352,353,…,35n は負側電源支線
である。Q1A, Q2A, Q3A, …,QnAはnチャンネル型
トランジスタであり、各正側電源支線にソースとドレイ
ンが接続され、ゲートが正側補助電源線36に接続され
ている。Q1B, Q2B, Q3B, …,QnBはPチャンネル型
トランジスタであり、各負側電源支線にソースとドレイ
ンが接続され、ゲートが負側補助電源線37に接続され
ている。
図である。正側と負側の電源線31、32では抵抗によ
る電位低下があるため図示のように変化する。これまで
説明したように、正側補助電源線36は全域にわたって
ほぼ等電位であり、各回路部分の正側電源電位は各nチ
ャンネル型トランジスタのゲート電位から閾値電圧を差
し引いた電位であり、同一電位である。同様に負側補助
電源線37も全域にわたって等電位であり、各回路部分
の負側電源電位は各Pチャンネル型トランジスタのゲー
ト電位に閾値電圧を加えた電位であり、同一電位であ
る。従って、図示のように各回路部分の電源電位は、正
側と負側とも同一電位になる。
電流が流れた場合、正側と負側の電源線31と32の電
位は瞬間的に変化するが、各回路部分の電源電位は正負
共に変化しない。
印加される電圧の変動及び差が小さく、更には電位レベ
ルが全域にわたって正負共に同一レベルである電源回路
が実現でき、大規模な半導体集積回路を安定的に動作さ
せることが可能になる。
る。
に変化した時の電位変化を示す図である。
である。
ある。
を示している。
る。
図である。
間的に変化した時の各部の電位変化を示す図である。
Claims (2)
- 【請求項1】 所定の電圧差を有する正側電源端子(V
CC)と負側電源端子(VSS)とを備える電源部と、 前記正側電源端子(VCC)より集積回路内に延びる正側
電源線(11)と、 前記負側電源端子(VSS)より集積回路内に延びる負側
電源線(12)と、 前記集積回路の各回路部分(131,132,133,…,1
3n )と前記正側電源線(11)とを接続する複数の正
側電源支線(141,142,143,…,14n )と、 前記集積回路の各回路部分(131,132,133,…,1
3n )と前記負側電源線(12)とを接続する複数の負
側電源支線(151,152,153,…,15n )とを備え
る半導体集積回路の電源回路において、 前記正側電源端子(VCC)の電位より所定電位だけ低い
基準電圧を発生する基準電圧発生回路(17)と、 該基準電圧発生回路(17)から前記正側電源線(1
1)に沿って延び、所定の抵抗値を有する正側補助電源
線(16)と前記正側電源支線(141,142,14
3,…,14n )の途中に設けられ、制御電極が前記正側
補助電源線(16)に接続されたnチャンネル型トラン
ジスタ(Q1,Q2,Q3,…,Qn )と、 該nチャンネル型トランジスタ(Q1,Q2,Q3,…,
Qn )の制御電極と、当該nチャンネル型トランジスタ
が接続される前記正側電源支線(141,142,14
3,…,14n )が接続される回路部分(131,132,1
33,…,13n )の負側電源支線(151,152,153,
…,15n )との間に設けられた容量手段(C1,C2,C
3,…,Cn )とを備えることを特徴とする半導体集積回
路の電源回路。 - 【請求項2】 所定の電圧差を有する正側電源端子(V
CC)と負側電源端子(VSS)とを備える電源部と、 前記正側電源端子(VCC)より集積回路内に延びる正側
電源線(31)と、 前記負側電源端子(VSS)より集積回路内に延びる負側
電源線(32)と、 前記集積回路の各回路部分(331,332,333,…,3
3n )と前記正側電源線(31)とを接続する複数の正
側電源支線(341,342,343,…,34n )と、 前記集積回路の各回路部分(331,332,333,…,3
3n )と前記負側電源線(32)とを接続する複数の負
側電源支線(351,352,353,…,35n )とを備え
る半導体集積回路の電源回路において、 前記正側電源端子(VCC)の電位より所定量だけ低い正
側基準電圧と、前記負側電源端子(VSS)の電位より所
定量だけ高い負側基準電圧とを発生する基準電圧発生回
路(38)と、 該基準電圧発生回路(38)から前記正側電源線(3
1)に沿って延び、前記正側基準電圧が印加される正側
補助電源線(36)と、 前記基準電圧発生回路(38)から前記負側電源線(3
2)に沿って延び、前記負側基準電圧が印加される負側
補助電源線(37)と、 前記正側電源支線(341,342,343,…,34n )の
途中に設けられ、制御電極が前記正側補助電源線(3
6)に接続されたnチャンネル型トランジスタ(Q1A,
Q2A,Q3A,…,QnA)と、 前記負側電源支線(351,352,353,…,35n )の
途中に設けられ、制御電極が前記負側補助電源線(3
7)に接続されたPチャンネル型トランジスタ(Q1B,
Q2B,Q3B,…,QnB)とを備えることを特徴とする半
導体集積回路の電源回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04253147A JP3137454B2 (ja) | 1992-09-22 | 1992-09-22 | 半導体集積回路の電源回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04253147A JP3137454B2 (ja) | 1992-09-22 | 1992-09-22 | 半導体集積回路の電源回路 |
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Publication Number | Publication Date |
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JPH06102946A JPH06102946A (ja) | 1994-04-15 |
JP3137454B2 true JP3137454B2 (ja) | 2001-02-19 |
Family
ID=17247178
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP04253147A Expired - Lifetime JP3137454B2 (ja) | 1992-09-22 | 1992-09-22 | 半導体集積回路の電源回路 |
Country Status (1)
Country | Link |
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---|---|---|---|---|
JP3309898B2 (ja) * | 1997-06-17 | 2002-07-29 | 日本電気株式会社 | 電源回路 |
-
1992
- 1992-09-22 JP JP04253147A patent/JP3137454B2/ja not_active Expired - Lifetime
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Publication number | Publication date |
---|---|
JPH06102946A (ja) | 1994-04-15 |
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