JP3137454B2 - 半導体集積回路の電源回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路の電源回
路に関し、特にＬＳＩの全域にわたって所定の電圧が得
られる電源回路に関する。

【０００２】

【従来の技術】半導体集積回路は、シリコンウエハ上に
形成される。半導体集積回路内の各部分に所定の電圧で
電気を供給する必要があり、アルミニウム等で形成され
た電源線が設けられている。電源線は電源部より延びる
正側と負側の２本があり、各回路部分は正側電源支線と
負側電源支線を介して正側電源線と負側電源線に接続さ
れている。

【０００３】図６は従来からの一般的な電源回路の等価
回路を示している。図において、Ｖ _CCは正側電源端子で
あり、Ｖ_SSは負側電源端子である。６１は正側電源線で
あり、６２は負側電源線である。６３_1,６３_2,６３
_3,…，６３_n は回路部分であり、正側電源支線６４_1,６
４_2,６４_3,…，６４_n 及び負側電源支線６５_1,６５_2,６
５ _3,…，６５_n を介して正負の電源線６１，６２に接続
されている。

【０００４】前述のように電源線はアルミニウム等によ
って形成されるが、高集積化のために電源線の幅が制限
され、チップサイズの増大に伴って電源線が長くなる傾
向にあり、電源線の抵抗による電圧低下が問題となって
いる。図６において、Ｒ_CC1,Ｒ_CC2,…，Ｒ_CCn は正側電
源線６１における各部分の抵抗であり、Ｒ_SS1,Ｒ
_SS2,…，Ｒ_SSn は負側電源線６２における各部分の抵抗
を表している。以下の説明においても、これらと同様の
表現を使用する。

【０００５】図６から明らかなように、第ｎ回路部分６
３_n の方が第１回路部分６３₁ よりも電圧低下の影響を
大きく受ける。図７は図６の回路における電源線の電圧
分布を示している。図６の第１回路部分６３₁ に印加さ
れる正と負の電位をＶ_CC1,Ｖ _SS1 とし、第ｎ回路部分６
３_n に印加される正と負の電位をＶ_CCn,Ｖ_SSn とする
と、その値は図７のようになる。すなわち、第ｎ回路部
分６３_n には第１回路部分６３_n1より小さな電圧が印加
されることになる。通常このような電圧差があっても動
作可能なように動作マージンを設定し、正常な動作を実
現している。しかし、このような動作マージンを設定す
ることは動作速度等の点から好ましくなく、各回路部分
に一様な電圧が印加できる電源回路が要望されている。

【０００６】電源線の抵抗による電圧低下は、電源線が
長くなる程大きくなる。そこで電源線の途中に基準電源
発生回路を設け、電源線の長さを実質的に短縮させるこ
とが行なわれている。図８はそのような電源回路を示し
ている。図８の回路は、図６の回路に基準電圧発生回路
８９を設けたものである。基準電圧発生回路８９は、正
側電源端子Ｖ_CCよりも低い一定の基準電圧を発生し、基
準電圧発生回路８９に接続される正側電源線８１に印加
する。このような基準電圧発生回路を電源線の複数箇所
に設けることにより、１個の基準電圧発生回路に接続さ
れる電源線の長さは、全体を１本の電源線にした時に比
べて短くなり、その分だけ電圧の低下量は小さくなる。

【０００７】図９は図８の回路における電源線の電圧分
布を示す図である。上記のように１個の基準電圧発生回
路に接続される電源線が短くなっても、その電源線内で
の電圧低下は発生する。もちろん基準電圧発生回路を多
数設け、１個の基準電圧発生回路に接続される電源線を
非常に短くすれば、上記の電圧低下は無視できるが、そ
のような条件を満足できるような数の基準電圧発生回路
を設けることは集積度の点から難しい。

【０００８】図１０は従来の電源回路の他の例を示して
いる。図１０の電源回路は、図６の回路に基準電圧発生
回路１０７から正側電源線１０１に沿って延びる正側補
助電源線１０４を設け、正側電源支線１０５_1,１０５_2,
１０５_3,…，１０５_n にそれぞれｎチャンネル型トラン
ジスタＱ_X1，Ｑ_X2，Ｑ_X3，…，Ｑ_Xnを設けたものであ
る。各ｎチャンネル型トランジスタの制御電極は正側補
助電源線１０４に接続されており、基準電圧発生回路１
０７は正側電源端子Ｖ_CCの電位より所定量低い電圧を発
生させて、正側補助電源線１０４に印加する。

【０００９】各ｎチャンネル型トランジスタは、制御電
極に所定の電圧が印加されるため導通し、各回路部分に
は対応するｎチャンネル型トランジスタを介して正側電
源線１０１から正の電圧が印加される。負側の接続は図
６と同じである。ＭＯＳ型トランジスタでは、飽和領域
で使用するならばゲートとドレイン間の電圧は常に一定
である。従って図１０において、正側電源線１０１の電
位が正側補助電源線１０４の電位よりある程度以上高け
れば、ｎチャンネル型トランジスタのゲートと各回路部
分の正側電源支線との間の電位差は一定である。半導体
集積回路が動作中であっても正側補助電源線１０４には
ほとんど電流が流れないため、正側補助電源線１０４の
電位はどこでも等電位である。従って図１０における各
回路部分の正側電源支線の電位は同一である。

【００１０】図１１は図１０の回路における電位分布を
示した図である。図１０に示した各部の電圧Ｖ_CC1,Ｖ
_CCn,Ｖ_CC1A，Ｖ_CC1n，Ｖ_SS1,及びＶ_SSn は図１１に示す
ようになる。すなわち各回路部分の正側電源電位は一定
である。

【００１１】

【発明が解決しようとする課題】しかし図１０の回路の
負側電源線の電位は、図１１に示すように、負側電源端
子Ｖ_SSから遠くなる程低下している。図１２は、電源端
子に近い１番目の回路部分と電源端子から遠いｎ番目の
回路部分に共にインバータ回路があり、ｎ番目の回路部
分のインバータ出力を１番目の回路部分に入力させた時
を示している。ｎ番目の回路にはＶ_CCnAとＶ_SSn の電位
差が電圧として印加される。この時インバータ回路の負
側の閾値がＶ_thn で負側の出力レベルがＶ_Lon であると
すると、その電位レベルはＶ_CCnAとＶ_SSn の間の図示の
ようなレベルになる。この出力が１番目の回路部分のイ
ンバータ回路に入力されることになるが、このインバー
タ回路も負側の閾値Ｖ_th1 を有し、それが図示のような
レベルであるとする。するとｎ番目の回路部分のインバ
ータ回路の出力は、１番目の回路部分のインバータ回路
にとっては負側の入力とはみなされず、誤動作すること
になるという問題が生じる。

【００１２】またこれまでの説明では、電流が定常的に
流れ、電源線の抵抗による電圧低下も定常的に生じてい
るものとしていた。しかし実際に電流が流れるのは、各
回路部分が動作する時の一瞬の間だけである。図１３は
図１０の回路においてｍ番目の回路部分に瞬間的に電流
が流れた時の様子を示す図である。図１３において、Ｉ
_Vccmがｍ番目の回路部分に流れる電流を示し、Ｖ_CCm と
Ｖ _SSm は正負の電源線のｍ番目の回路部分での電位を示
し、Ｖ_CCmAはｍ番目の回路部分の正側電源支線の電位を
示している。

【００１３】電流Ｉ_Vccmが瞬間的に変化するのに応じて
Ｖ_CCm,Ｖ_SSが変化する。しかしＶ_{CC mA}は、正側補助電源
線１０４の電位が一定であるため一定値に保持される。
ｍ番目の回路部分に印加される電圧は、Ｖ_CCmAとＶ_SSm
の差であるから、瞬間的に低下することがわかる。この
ように図１０の回路では、電流変化に伴う瞬間的な印加
電圧の変化があり、誤動作の原因となる。

【００１４】本発明は上記問題点に基づいてなされたも
のであり、半導体集積回路の各回路部分に、常に一定で
等しく、且つ電位レベルも同一である電圧が印加できる
ような電源回路の実現を目的とする。

【００１５】

【課題を解決するための手段】本発明の対象は、半導体
集積回路の電源回路であり、所定の電圧差を有する正側
電源端子と負側電源端子とを備える電源部と、正側電源
端子より集積回路内に延びる正側電源線と、負側電源端
子より集積回路内に延びる負側電源線と、集積回路の各
回路部分と正側電源線とを接続する複数の正側電源支線
と、集積回路の各回路部分と負側電源線とを接続する複
数の負側電源支線とを備えている。そして上記目的を達
成するため、上記の半導体集積回路の電源回路におい
て、正側電源端子の電位より所定電位だけ低い基準電圧
を発生する基準電圧発生回路と、この基準電圧発生回路
から正側電源線に沿って延び所定の抵抗値を有する正側
補助電源線と、正側電源支線の途中に設けられ制御電極
が正側補助電源線に接続されたｎチャンネル型トランジ
スタと、ｎチャンネル型トランジスタとこのｎチャンネ
ル型トランジスタが接続される正側電源支線が接続され
る回路部分の負側電源支線との間に設けられた容量手段
とを備えるように構成する。

【００１６】また別の態様の半導体集積回路の電源回路
においては、正側電源端子の電位より所定量だけ低い正
側基準電圧と、負側電源端子の電位より所定量だけ高い
負側基準電圧とを発生する基準電圧発生回路と、基準電
圧発生回路から正側電源線に沿って延び正側基準電圧が
印加される正側補助電源線と、基準電圧発生回路から負
側電源線に沿って延び負側基準電圧が印加される負側補
助電源線と、正側電源支線の途中に設けられ制御電極が
正側補助電源線に接続されたｎチャンネル型トランジス
タと、負側電源支線の途中に設けられ制御電極が負側補
助電源線に接続されたＰチャンネル型トランジスタを備
えるように構成する。

【００１７】

【作用】第１の態様においては、各回路部分に対応する
ｎチャンネル型トランジスタの制御電極（ゲート）と負
側電源支線との間に容量手段Ｃ_m が設けられており、定
常状態ではこの２箇所の間の電位差に充電されている。
回路部分に瞬間的に電流が流れると、負側電源支線の電
位が瞬間的に上昇する。ゲートは正側補助電源線に接続
されており、たとえ回路部分に電流が流れても電位は変
化しないが、容量手段を介して負側電源支線の電位が伝
達されるため、負側電源支線の瞬間的な上昇に応じて上
昇する。この時正側補助電源線は所定の抵抗値を有して
いるため、部分的な電位変化はすぐには正側補助電源線
の他の部には伝達されず、瞬間的に変化が起り得る。

【００１８】ゲートの電位が負側電源支線の電位上昇に
応じて上昇すれば、その回路部分への印加電圧の変化は
低減される。第２の態様においては、各回路部分の正側
電源支線の電位は、ｎチャンネル型トランジスタを飽和
領域で使用するなら正側補助電源線の電位からｎチャン
ネル型トランジスタのゲートとドレイン間の電位を減じ
た値であり、負側電源支線の電位は負側補助電源線の電
位にＰチャンネル型トランジスタのゲートとソース間の
電位を加えた値である。正側と負側の補助電源線にはほ
とんど電流が流れないため、それぞれ全域にわたって等
電位である。従って正側電源支線と負側電源支線は全域
にわたってそれぞれ同一の電位であり、各回路部分への
電源の印加レベルは正負共に同一レベルになる。

【００１９】

【実施例】本発明の第１実施例の回路構成を図１に示
す。図において、Ｖ_CCとＶ_SSは電源部の正側と負側の電
源端子である。１１は正側電源線であり、正側電源端子
Ｖ_CCから半導体集積回路内に延びている。この電源線は
アルミニウム等により作られており、電源線自体が抵抗
をなす。図中のＲ_CC1,Ｒ_CC2,Ｒ_CC3,…，Ｒ_CCn はこの電
源線自体の抵抗を等価的に表している。１２は負側電源
線であり、負側電源端子Ｖ_SSから延びている。Ｒ_SS1,Ｒ
_SS2,Ｒ_SS3,…，Ｒ_SSn は同様に電源線自体の抵抗を等価
的に表す。

【００２０】１３_1,１３_2,１３_3,…，１３_n は半導体集
積回路内の回路部分を表している。１４_1,１４_2,１４_3,
…，１４_n は各回路部分を正側電源線１１に接続する正
側電源支線である。１５_1,１５_2,１５_3,…，１５_n は各
回路部分を負側電源線１２に接続する負側電源支線であ
る。１７は正側電源端子の電位より所定量だけ低い電位
を発生する基準電圧発生回路である。１６は基準電圧発
生回路１７より正側電源線１１に沿って延びる正側補助
電源線であり、所定の抵抗値を有している。図中のＲ
_CA1,Ｒ_CA2,Ｒ_CA3,…，Ｒ_CAn はこの電源線自体の抵抗を
等価的に表したものである。従ってこのような抵抗を抵
抗素子を使用して実現してもよい。

【００２１】Ｑ_1,Ｑ_2,Ｑ_3,…，Ｑ_n は各正側電源支線に
ドレインとソースが接続され、ゲート（制御電極）が正
側補助電源線に接続されたｎチャンネル型トランジスタ
である。Ｃ_1,Ｃ_2,Ｃ_3,…，Ｃ_n は、正側補助電源線１６
の各ｎチャンネル型トランジスタのゲートに近接した部
分と、対応する負側電源支線との間に接続されたコンデ
ンサである。図では負側電源線１２に接続されているよ
うに示してあるが、負側電源支線との接続部分に近接し
ていればよい。

【００２２】図２は、第１実施例において図１３で示し
たような第ｎ回路部分での瞬間的な電流変化があった時
の各部の電位変化を示している。図１に示すように、Ｖ
_CCnは正側電源線１１のｎ番目の正側電源支線１４_n の
接続部の電位を表し、Ｎ_n は正側補助電源線１６のコン
デンサＣ_n が接続される部分の電位を表し、Ｖ_CCnAとＶ
ss_n は第ｎ回路部分１３_n の正側と負側の印加電位に相
当する。

【００２３】図１３で説明したのと同様に、Ｖ_CCn は瞬
間的に下降し、Ｖ_ssn は瞬間的に上昇する。Ｎ_n とＲ
_ssn に対応する部分はコンデンサＣ_n で接続されてお
り、Ｒ_{ss n} の瞬間的な変化はそのままＮ_n に現れ、Ｎ_n
も上昇する。この時、正側補助電源線１６の抵抗があま
り小さいと、Ｎ_n の上昇は即座に正側補助電源線１６を
伝達して他の回路部分に影響が出るため好ましくない。
コンデンサＣ_n の容量と抵抗Ｒ_CAn の抵抗値の時定数
を、瞬間的に電流が流れる時間より充分長くする。

【００２４】Ｎ_n とＶ_CCnAとの電位差は、ｎチャンネル
型トランジスタＱ_n が飽和領域で使用されていれば、常
にｎチャンネル型トランジスタＱ_n の閾値電圧に等しい
から、Ｖ_CCnAも図示のように瞬間的に上昇する。第ｎ回
路部分１３_n に印加される電圧はＶ_CCnAとＶ_ssn の差で
あり、これらは同様の変化をするため、第ｎ回路部分１
３_n の印加電圧の変化は低減される。これは図１３と比
較すると明白である。

【００２５】瞬間的に上昇した第ｎ回路部分での電流は
すぐに定常レベルに復帰するが、これに応じてＶ_CCn 、
Ｎ_n 、Ｖ_CCnA、及びＶ_ssn も定常状態に復帰し、その間
の第ｎ回路部分への印加電圧の変化は低減される方向で
ある。以上のように第１実施例においては、図１０の従
来回路で問題になった回路部分における瞬間的な電流量
の変化に対する印加電圧の変化が起きない。

【００２６】図３は第１実施例における定常的な電位分
布を示す図である。図中のＶ_CC1 等は、図１の対応する
表示部分の電位を表している。図３から明らかなよう
に、各回路部分の正側の電源電位Ｖ_CCXAは一定である
が、負側の電源電位は負側電源端子Ｖssから離れる程上
昇する。従って、第ｎ回路部分１３_n への印加電圧が第
１回路部分１３₁ への印加電圧より小さくなるだけでな
く、図１２で説明した信号レベルの差に起因する誤動作
が生じる恐れがある。第２実施例は、更にこのような問
題も解決するものであり、その回路構成を図４に示す。

【００２７】図４において、３１は正側電源線であり、
３２は負側電源線であり、３６は正側補助電源線であ
り、３７は負側補助電源線である。３８は基準電圧発生
回路であり、正側電源端子Ｖ_CCの電位より低い正側基準
電位を発生させて正側補助電源線３６に印加し、負側電
源端子Ｖssの電位より高い負側基準電位を発生させて負
側補助電源線３７に印加する。

【００２８】３３_1,３３_2,３３_3,…，３３_n は回路部分
である。３４_1,３４_2,３４_3,…，３４_n は正側電源支線
であり、３５_1,３５_2,３５_3,…，３５_n は負側電源支線
である。Ｑ_1A, Ｑ_2A, Ｑ_3A, …，Ｑ_nAはｎチャンネル型
トランジスタであり、各正側電源支線にソースとドレイ
ンが接続され、ゲートが正側補助電源線３６に接続され
ている。Ｑ_1B, Ｑ_2B, Ｑ_3B, …，Ｑ_nBはＰチャンネル型
トランジスタであり、各負側電源支線にソースとドレイ
ンが接続され、ゲートが負側補助電源線３７に接続され
ている。

【００２９】図５は第２実施例における電位分布を示す
図である。正側と負側の電源線３１、３２では抵抗によ
る電位低下があるため図示のように変化する。これまで
説明したように、正側補助電源線３６は全域にわたって
ほぼ等電位であり、各回路部分の正側電源電位は各ｎチ
ャンネル型トランジスタのゲート電位から閾値電圧を差
し引いた電位であり、同一電位である。同様に負側補助
電源線３７も全域にわたって等電位であり、各回路部分
の負側電源電位は各Ｐチャンネル型トランジスタのゲー
ト電位に閾値電圧を加えた電位であり、同一電位であ
る。従って、図示のように各回路部分の電源電位は、正
側と負側とも同一電位になる。

【００３０】第２実施例において、回路部分に瞬間的に
電流が流れた場合、正側と負側の電源線３１と３２の電
位は瞬間的に変化するが、各回路部分の電源電位は正負
共に変化しない。

【００３１】

【発明の効果】本発明により、集積回路の各回路部分に
印加される電圧の変動及び差が小さく、更には電位レベ
ルが全域にわたって正負共に同一レベルである電源回路
が実現でき、大規模な半導体集積回路を安定的に動作さ
せることが可能になる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の回路構成を示す図であ
る。

【図２】第１実施例において、回路部分の電流が瞬間的
に変化した時の電位変化を示す図である。

【図３】第１実施例における定常的な電位分布を示す図
である。

【図４】第２実施例の回路構成を示す図である。

【図５】第２実施例における電位分布を示す図である。

【図６】従来の一般的な電源回路の等価回路を示す図で
ある。

【図７】図６の回路における電位分布を示す図である。

【図８】図６の回路に基準電源を付加した時の電源回路
を示している。

【図９】図８の回路における電位分布を示す図である。

【図１０】従来の電源回路の他の例を示す図である。

【図１１】図１０の回路における電位分布を示す図であ
る。

【図１２】電源の電位レベルの差による誤動作例を示す
図である。

【図１３】図１０の回路において、回路部分の電流が瞬
間的に変化した時の各部の電位変化を示す図である。

【符号の説明】

１１…正側電源線 １２…負側電源線 １３_1,１３_2,…，１３_n …回路部分 １４_1,１４_2,…，１４_n …正側電源支線 １５_1,１５_2,…，１５_n …負側電源支線 １６…正側補助電源線 １７…基準電圧発生回路 Ｖ_CC…正側電源端子 Ｖ_SS…負側電源端子

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−51555（ＪＰ，Ａ) 特開 平４−263464（ＪＰ，Ａ) 特開 平４−239220（ＪＰ，Ａ) 特開 平３−163614（ＪＰ，Ａ) 特開 昭61−6718（ＪＰ，Ａ) 実開 昭49−3034（ＪＰ，Ｕ) 実開 昭62−173076（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G05F 1/445,1/56 G05F 1/613,1/618 G05F 3/00 - 3/30 H01L 27/04 H03K 19/00

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 所定の電圧差を有する正側電源端子（Ｖ
   _CC）と負側電源端子（Ｖ_SS）とを備える電源部と、 前記正側電源端子（Ｖ_CC）より集積回路内に延びる正側
   電源線（１１）と、 前記負側電源端子（Ｖ_SS）より集積回路内に延びる負側
   電源線（１２）と、 前記集積回路の各回路部分（１３_1,１３_2,１３_3,…，１
   ３_n ）と前記正側電源線（１１）とを接続する複数の正
   側電源支線（１４_1,１４_2,１４_3,…，１４_n ）と、 前記集積回路の各回路部分（１３_1,１３_2,１３_3,…，１
   ３_n ）と前記負側電源線（１２）とを接続する複数の負
   側電源支線（１５_1,１５_2,１５_3,…，１５_n ）とを備え
   る半導体集積回路の電源回路において、 前記正側電源端子（Ｖ_CC）の電位より所定電位だけ低い
   基準電圧を発生する基準電圧発生回路（１７）と、 該基準電圧発生回路（１７）から前記正側電源線（１
   １）に沿って延び、所定の抵抗値を有する正側補助電源
   線（１６）と前記正側電源支線（１４_1,１４_2,１４
   _3,…，１４_n ）の途中に設けられ、制御電極が前記正側
   補助電源線（１６）に接続されたｎチャンネル型トラン
   ジスタ（Ｑ_1,Ｑ_2,Ｑ_3,…，Ｑ_n ）と、 該ｎチャンネル型トランジスタ（Ｑ_1,Ｑ_2,Ｑ_3,…，
   Ｑ_n ）の制御電極と、当該ｎチャンネル型トランジスタ
   が接続される前記正側電源支線（１４_1,１４_2,１４
   _3,…，１４_n ）が接続される回路部分（１３_1,１３_2,１
   ３_3,…，１３_n ）の負側電源支線（１５_1,１５_2,１５_3,
   …，１５_n ）との間に設けられた容量手段（Ｃ_1,Ｃ_2,Ｃ
   _3,…，Ｃ_n ）とを備えることを特徴とする半導体集積回
   路の電源回路。
2. 【請求項２】 所定の電圧差を有する正側電源端子（Ｖ
   _CC）と負側電源端子（Ｖ_SS）とを備える電源部と、 前記正側電源端子（Ｖ_CC）より集積回路内に延びる正側
   電源線（３１）と、 前記負側電源端子（Ｖ_SS）より集積回路内に延びる負側
   電源線（３２）と、 前記集積回路の各回路部分（３３_1,３３_2,３３_3,…，３
   ３_n ）と前記正側電源線（３１）とを接続する複数の正
   側電源支線（３４_1,３４_2,３４_3,…，３４_n ）と、 前記集積回路の各回路部分（３３_1,３３_2,３３_3,…，３
   ３_n ）と前記負側電源線（３２）とを接続する複数の負
   側電源支線（３５_1,３５_2,３５_3,…，３５_n ）とを備え
   る半導体集積回路の電源回路において、 前記正側電源端子（Ｖ_CC）の電位より所定量だけ低い正
   側基準電圧と、前記負側電源端子（Ｖ_SS）の電位より所
   定量だけ高い負側基準電圧とを発生する基準電圧発生回
   路（３８）と、 該基準電圧発生回路（３８）から前記正側電源線（３
   １）に沿って延び、前記正側基準電圧が印加される正側
   補助電源線（３６）と、 前記基準電圧発生回路（３８）から前記負側電源線（３
   ２）に沿って延び、前記負側基準電圧が印加される負側
   補助電源線（３７）と、 前記正側電源支線（３４_1,３４_2,３４_3,…，３４_n ）の
   途中に設けられ、制御電極が前記正側補助電源線（３
   ６）に接続されたｎチャンネル型トランジスタ（Ｑ_1A，
   Ｑ_2A，Ｑ_3A，…，Ｑ_nA）と、 前記負側電源支線（３５_1,３５_2,３５_3,…，３５_n ）の
   途中に設けられ、制御電極が前記負側補助電源線（３
   ７）に接続されたＰチャンネル型トランジスタ（Ｑ_1B，
   Ｑ_2B，Ｑ_3B，…，Ｑ_nB）とを備えることを特徴とする半
   導体集積回路の電源回路。