JPH02125523A - Ｅｃｌ―ｃｍｏｓコンバータ - Google Patents
Ｅｃｌ―ｃｍｏｓコンバータInfo
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- JPH02125523A JPH02125523A JP1249371A JP24937189A JPH02125523A JP H02125523 A JPH02125523 A JP H02125523A JP 1249371 A JP1249371 A JP 1249371A JP 24937189 A JP24937189 A JP 24937189A JP H02125523 A JPH02125523 A JP H02125523A
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- ecl
- circuit
- output
- voltage
- cmos
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Links
- 238000006243 chemical reaction Methods 0.000 description 11
- 230000005540 biological transmission Effects 0.000 description 7
- 230000007704 transition Effects 0.000 description 3
- 238000013459 approach Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- 230000005669 field effect Effects 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＥＣＬロソノクーレベルｉ ＣＭＯＳロジッ
ク・レベルに変換する電圧レベル変換回路に関する。
ク・レベルに変換する電圧レベル変換回路に関する。
２つのロソック回路ＥＣＬ及びＣＭＯＳ回路はマイクロ
エレクトロニクスの適用分野が同一である。これら両者
の違いの１つはそれらの電圧レベルが異なることである
。例えば、典型的なＥＣＬ回路は夫々約−〇、９Ｖ及び
−１，７ｖの“ノ〜イ”及び゛ロー”電圧で動作し、典
型的なＣＭＯ８回路は夫々約０■及び−５，２ｖのハイ
”及び”ロー”電圧で動作する。一方の回路の出力を他
方の回路の入力に接続するため一般に変換回路又はコン
バータを使用して発生回路からのロジック・レベルを受
信回路の入力に必要なレベルに変換するようにしている
。
エレクトロニクスの適用分野が同一である。これら両者
の違いの１つはそれらの電圧レベルが異なることである
。例えば、典型的なＥＣＬ回路は夫々約−〇、９Ｖ及び
−１，７ｖの“ノ〜イ”及び゛ロー”電圧で動作し、典
型的なＣＭＯ８回路は夫々約０■及び−５，２ｖのハイ
”及び”ロー”電圧で動作する。一方の回路の出力を他
方の回路の入力に接続するため一般に変換回路又はコン
バータを使用して発生回路からのロジック・レベルを受
信回路の入力に必要なレベルに変換するようにしている
。
コンバータを使用する際の１つの問題は、ＥＣＬ電圧は
温度などの環境の変化に敏感であり、それによってドリ
フトする傾向にあるということである。ＥＣＬロジック
の“ハイ”レベルと“ロー”レベル間の遷移はわずかＯ
，ＳＶであり、１０分の数ゼルトの電圧変化でその性能
が左右され、変換の隙の雑音マージンの問題が発生する
。
温度などの環境の変化に敏感であり、それによってドリ
フトする傾向にあるということである。ＥＣＬロジック
の“ハイ”レベルと“ロー”レベル間の遷移はわずかＯ
，ＳＶであり、１０分の数ゼルトの電圧変化でその性能
が左右され、変換の隙の雑音マージンの問題が発生する
。
変換回路の使用に伴うもう１つの問題は、それの性能を
落とす伝搬遅延を発生させることである。
落とす伝搬遅延を発生させることである。
特にコンバータに使用するトランジスタの数が伝搬遅延
の直接な原因となる。その上、トランジスタの数が多い
と、集積回路に構成する際、余分なテッゾ面積を必要と
するところから望ましくない。
の直接な原因となる。その上、トランジスタの数が多い
と、集積回路に構成する際、余分なテッゾ面積を必要と
するところから望ましくない。
従って、この発明の目的は新たな及び改良したＥＣＬ
−ＣＭＯＳコンバータを提供することである。
−ＣＭＯＳコンバータを提供することである。
この発明の他の目的は性能及び雑音マージンを改良した
ＥＣＬ −ＣＭＯＳコン’；７４−１を提供することで
ある。
ＥＣＬ −ＣＭＯＳコン’；７４−１を提供することで
ある。
更に、この発明の他の目的はＥＣＬ電圧レベルの変化を
自動的に補償するＥＣＬ −ＣＭＯＳコンバータを提供
することである。
自動的に補償するＥＣＬ −ＣＭＯＳコンバータを提供
することである。
この発明は“ハイ″又は“ロー”ＥＣＬロジック信号を
変換するＥＣＬ −ＣＭＯＳコン／Ｊ−夕である。この
コンバータは夫々その入力に供給された第１又は第２の
信号に応答してその出力から“ロー”又は１ハイ”ＣＭ
ＯＳロジック信号を出力するＣＭＯＳインバータを含む
。第１の信号は第１の所定の値を越え、第２の信号は第
２の所定の値以下に下がらなければならない。第１及び
第２の所定の値は、ロー”ＥＣＬ信号が第２の所定の値
以下に落ちないか、又は”ノ・イ”ＥＣＬ信号が第１の
所定の値を越えないかのどちらかのようなものである。
変換するＥＣＬ −ＣＭＯＳコン／Ｊ−夕である。この
コンバータは夫々その入力に供給された第１又は第２の
信号に応答してその出力から“ロー”又は１ハイ”ＣＭ
ＯＳロジック信号を出力するＣＭＯＳインバータを含む
。第１の信号は第１の所定の値を越え、第２の信号は第
２の所定の値以下に下がらなければならない。第１及び
第２の所定の値は、ロー”ＥＣＬ信号が第２の所定の値
以下に落ちないか、又は”ノ・イ”ＥＣＬ信号が第１の
所定の値を越えないかのどちらかのようなものである。
コンバータは、又１ノ・イ”及び１０−”ロジック信号
を夫々第１及び第２の信号に変換する手段を提供する。
を夫々第１及び第２の信号に変換する手段を提供する。
第１Ａ図はＥＣＬロジック回路１４の出力１２に現われ
た“ハイ”又は“ロー”ＥＣＬロジック信号信号換する
ＥＣＬ −ＣＭＯＳコンバータ１０を示す。
た“ハイ”又は“ロー”ＥＣＬロジック信号信号換する
ＥＣＬ −ＣＭＯＳコンバータ１０を示す。
ＥＣＬ回路１４は従来の３人力ノア・ｒ −） （ライ
ンＡ、Ｂ、Ｃに入力信号がある）として示しである。
ンＡ、Ｂ、Ｃに入力信号がある）として示しである。
しかし、この発明はこの構造に限定されるものではなく
、すべてのＥＣＬロジック回路に適用することができる
。この図は、又コンバータ１０からＣＭＯＳロノノク・
レベル信号を受信するための入力１８を持つＣＭＯＳロ
ジック１６を含む。ＥＣＬ出力１２に現われたＥＣＬ信
号はＣＭＯＳロジック入力１８が要求するＣＭＯ８ｍ号
に比べて非常に小さな遷移を有する。例えば、出力１２
における典型的なＥＣＬ信号は一〇、９Ｖ及び−１，７
ｖであるのに対し、等価のＣＭＯ８信号は信号及び−５
，２ｖでする。
、すべてのＥＣＬロジック回路に適用することができる
。この図は、又コンバータ１０からＣＭＯＳロノノク・
レベル信号を受信するための入力１８を持つＣＭＯＳロ
ジック１６を含む。ＥＣＬ出力１２に現われたＥＣＬ信
号はＣＭＯＳロジック入力１８が要求するＣＭＯ８ｍ号
に比べて非常に小さな遷移を有する。例えば、出力１２
における典型的なＥＣＬ信号は一〇、９Ｖ及び−１，７
ｖであるのに対し、等価のＣＭＯ８信号は信号及び−５
，２ｖでする。
コンバータ１０は入力２２及び出力２４を有するＣＭＯ
Ｓインバータ２０を含む。出力２４はＣＭＯＳロジック
入力１８に接続される。ＣＭＯＳインバータ２０はｐチ
ャンネルＭＯ８電界効果トランジスタ（ＦＥＴ）２６及
びｎチャンネ＃ ＭＯＳ ＦＥＴ ２８を含む。ＦＥＴ
２６．２８は夫々１ハイ“及び“ロー”０ＭＯ８基準電
圧を供給する電源端子３０及び３２の間に接続される。
Ｓインバータ２０を含む。出力２４はＣＭＯＳロジック
入力１８に接続される。ＣＭＯＳインバータ２０はｐチ
ャンネルＭＯ８電界効果トランジスタ（ＦＥＴ）２６及
びｎチャンネ＃ ＭＯＳ ＦＥＴ ２８を含む。ＦＥＴ
２６．２８は夫々１ハイ“及び“ロー”０ＭＯ８基準電
圧を供給する電源端子３０及び３２の間に接続される。
この実施例の電源端子３０．３２は夫夫ＱＶ及び−５，
２■を供給する。ＣＭＯＳインノ４−タ２０はその人力
２２に供給された１ノ・イ”又はロー”信号に応答して
その出力２４に“ロー又は°°ハイ”ＣＭＯＳロジック
信号を出力する。ＣＭＯＳインバータ２０はその出力２
４に１ノ・イ’ ０ＭＯ８基準電圧を供給すｂためには
、ＰＭＯ８２６がオンであり、ＮＭＯ８２８がオフでな
ければならない。同様に、ＣＭＯＳインバータ２０が出
力２４に“ローＣＭＯ８基準電圧を供給するためには、
ＰＭＯ８２６がオフであり、ＮＭＯ８２８がオンでなけ
ればならない。
２■を供給する。ＣＭＯＳインノ４−タ２０はその人力
２２に供給された１ノ・イ”又はロー”信号に応答して
その出力２４に“ロー又は°°ハイ”ＣＭＯＳロジック
信号を出力する。ＣＭＯＳインバータ２０はその出力２
４に１ノ・イ’ ０ＭＯ８基準電圧を供給すｂためには
、ＰＭＯ８２６がオンであり、ＮＭＯ８２８がオフでな
ければならない。同様に、ＣＭＯＳインバータ２０が出
力２４に“ローＣＭＯ８基準電圧を供給するためには、
ＰＭＯ８２６がオフであり、ＮＭＯ８２８がオンでなけ
ればならない。
しかし、ＣＭＯＳインバータ２０は、ＰＭＯ８２６をオ
フし、ＮＭＯ８２８をオンするために越えなければなら
ないしきい値入力電圧を持ち、又ＰＭＯＳ ２６をオン
し、ＮＭＯ８２８をオフするために入力電圧がそれ以下
に落ちなければならない第２のそれより低いしきい値入
力電圧を有する。例えば、ＣＭＯＳインバータ２０の公
称しきい値入力電圧は−２，６ｖであり、上及び下しき
い値入力電圧は夫々この値の上及び下である。これらの
しきい値電圧は変化するが、典型的なそれらの値は夫々
上しきい値入力電圧は−２，２Ｖであり、下しきい値入
力電圧は−２，９ｖである。−〇、９ＶであるＥＣＬロ
ジック回路１４のハイ”出力はＰＭＯ８２６をオフし、
ＮＭＯ８２８をオンして出力２４に−５，２Ｖを供給す
るに十分であるということがわかる。しかし、−１，７
ＶであるＥＣＬロジック回路１４の“ロー”出力はイン
・り一タ２０の下しきい値電圧以下に落ちないので、出
力２４の電圧をＯｖのパハイ″に遷移させるには不十分
である。
フし、ＮＭＯ８２８をオンするために越えなければなら
ないしきい値入力電圧を持ち、又ＰＭＯＳ ２６をオン
し、ＮＭＯ８２８をオフするために入力電圧がそれ以下
に落ちなければならない第２のそれより低いしきい値入
力電圧を有する。例えば、ＣＭＯＳインバータ２０の公
称しきい値入力電圧は−２，６ｖであり、上及び下しき
い値入力電圧は夫々この値の上及び下である。これらの
しきい値電圧は変化するが、典型的なそれらの値は夫々
上しきい値入力電圧は−２，２Ｖであり、下しきい値入
力電圧は−２，９ｖである。−〇、９ＶであるＥＣＬロ
ジック回路１４のハイ”出力はＰＭＯ８２６をオフし、
ＮＭＯ８２８をオンして出力２４に−５，２Ｖを供給す
るに十分であるということがわかる。しかし、−１，７
ＶであるＥＣＬロジック回路１４の“ロー”出力はイン
・り一タ２０の下しきい値電圧以下に落ちないので、出
力２４の電圧をＯｖのパハイ″に遷移させるには不十分
である。
コンバータ１０は、又ＥＣＬロノック回路出力１２に現
われたパハイ″及び″ロー”ＥＣＬ信号を夫々イン・ぐ
−夕２０の上及び下しきい値電圧を越えた電圧及びそれ
以下の電圧に変換する手段を持つ。
われたパハイ″及び″ロー”ＥＣＬ信号を夫々イン・ぐ
−夕２０の上及び下しきい値電圧を越えた電圧及びそれ
以下の電圧に変換する手段を持つ。
これらの手段は転送ケ゛−ト３４と、抵抗手段３８と、
基準電圧発生回路４２（第１Ｂ図）及び変換回路４４（
第１Ａ図）を含む制御回路３６とを含む。
基準電圧発生回路４２（第１Ｂ図）及び変換回路４４（
第１Ａ図）を含む制御回路３６とを含む。
転送ダート３４はＥＣＬ ｅｌノック回路出力１２とＣ
ＭＯＳインバータ入力２２との間に接続される。この実
施例の転送ケ゛−ト３４はＰＭＯ６ＦＥＴでおって、そ
のソースは出力１２に接続され、ドレインは入力２２に
接続され、ケ゛−トは制御回路３６の出力４０に接続さ
れる。
ＭＯＳインバータ入力２２との間に接続される。この実
施例の転送ケ゛−ト３４はＰＭＯ６ＦＥＴでおって、そ
のソースは出力１２に接続され、ドレインは入力２２に
接続され、ケ゛−トは制御回路３６の出力４０に接続さ
れる。
抵抗手段３８はＣＭＯＳインバータ人力２２と電源端子
３２との間に接続されたＮＭＯ８ＦＥＴであって、その
ドレインは入力２２に接続さＩＬ、ソースは電源端子３
２に接続され、ケ°−トは電源端子３０に接続される。
３２との間に接続されたＮＭＯ８ＦＥＴであって、その
ドレインは入力２２に接続さＩＬ、ソースは電源端子３
２に接続され、ケ°−トは電源端子３０に接続される。
制御回路３６は前述の如く基準電圧発生回路４２及び変
換回路４４から成る。基準電圧発生口１洛４２（第１Ｂ
図）はその出力４６に基準電圧を出力する。回路４２は
入力ライン４７、ノア出力４６及びオア出力４６ａを有
する２人力ノアーオア・ロジック回路である。基準電圧
を発生するため、出力４６が入力４７の１つに接続され
る。回路４２はＥＣＬロノノク回路１４と同一の温度環
境に置かれる。集積回路に構成する際、回路４２．４４
は典型的に同一チノブ上に組入れられる。基準電圧発生
回路４２は図に示したような特定の構造に限定されるも
のではないが、はとんどの場合、便宣上且つそのチップ
の防用されていないロジック回路から選ばれる。
換回路４４から成る。基準電圧発生口１洛４２（第１Ｂ
図）はその出力４６に基準電圧を出力する。回路４２は
入力ライン４７、ノア出力４６及びオア出力４６ａを有
する２人力ノアーオア・ロジック回路である。基準電圧
を発生するため、出力４６が入力４７の１つに接続され
る。回路４２はＥＣＬロノノク回路１４と同一の温度環
境に置かれる。集積回路に構成する際、回路４２．４４
は典型的に同一チノブ上に組入れられる。基準電圧発生
回路４２は図に示したような特定の構造に限定されるも
のではないが、はとんどの場合、便宣上且つそのチップ
の防用されていないロジック回路から選ばれる。
変換回路４４は基準電圧発生回路４２の出力４６と制御
回路３６の出力４０との間に接続される。
回路３６の出力４０との間に接続される。
回路４４は回路４２から発生した基準電圧を転送ケ゛−
ト３４の制御電極（ｒ−））に供給する制御電圧に変換
する。この実施例及び普通の動作状態では、出力４６に
現われる基準電圧は公称−１，３■である。この値は温
度の変化によって変るかもしれないが、ＥＣＬ Ｏタフ
２回路１４の出力１２にお・ける変化と同様に変化する
。
ト３４の制御電極（ｒ−））に供給する制御電圧に変換
する。この実施例及び普通の動作状態では、出力４６に
現われる基準電圧は公称−１，３■である。この値は温
度の変化によって変るかもしれないが、ＥＣＬ Ｏタフ
２回路１４の出力１２にお・ける変化と同様に変化する
。
変換回路４４は、ドレインが基準電圧発生回路４２の出
力４６に接続され、ソースが制御回路出力４０に接続さ
れ、ケ゛−トがそのソースに接続されているＰＭＯ８Ｆ
ＥＴ ４８を含む。抵抗５０はＰＭＯ８４８のソースと
電源端子３２との間に接続され、抵抗５２は回路４２の
出力４６と電源端子５４との間に接続される。電源端子
５４はＥＣＬロジックの標準終端電圧である。−２，Ｏ
ｖを供給する。集積回路に適用するこの実施例では、変
換回路４４は回路４２と同一テノグ上には置かれていな
い。
力４６に接続され、ソースが制御回路出力４０に接続さ
れ、ケ゛−トがそのソースに接続されているＰＭＯ８Ｆ
ＥＴ ４８を含む。抵抗５０はＰＭＯ８４８のソースと
電源端子３２との間に接続され、抵抗５２は回路４２の
出力４６と電源端子５４との間に接続される。電源端子
５４はＥＣＬロジックの標準終端電圧である。−２，Ｏ
ｖを供給する。集積回路に適用するこの実施例では、変
換回路４４は回路４２と同一テノグ上には置かれていな
い。
従って、送信ライン５６が出力４６とＰＭＯ８４８のド
レインとの間を接続する。送信ライン５６はそのインピ
ーダンスによりシステムの動作に影響を及ぼすであろう
。
レインとの間を接続する。送信ライン５６はそのインピ
ーダンスによりシステムの動作に影響を及ぼすであろう
。
コンバータｌＯはＰＭＯ８３４のソースと電源端子５４
との間に接続された抵抗６６を持つ。回路４２と同様、
ＥＣＬＣノロク回路１４は通常変換回路４４及び集積回
路に適用するため転送ケ゛−ト３４と同一チノグ上に配
置されない。あるインピーダンスを有する送信ライン６
８を防用してＥＣＬＣノロク回路１４の出力１２と転送
デート３４のソースとを接続する。
との間に接続された抵抗６６を持つ。回路４２と同様、
ＥＣＬＣノロク回路１４は通常変換回路４４及び集積回
路に適用するため転送ケ゛−ト３４と同一チノグ上に配
置されない。あるインピーダンスを有する送信ライン６
８を防用してＥＣＬＣノロク回路１４の出力１２と転送
デート３４のソースとを接続する。
以上説明した各成分の値は特定の応用に従って変化する
。次に示すテーブルはこの実施例のために選ばれたコン
バータ１０の各成分の値である。
。次に示すテーブルはこの実施例のために選ばれたコン
バータ１０の各成分の値である。
テーブル
成分
抵抗５０
抵抗５２
抵抗６６
送信ライン５６
送信ライン６８
ＭＯ８２６
ＭＯ８３４
ＭＯ８４８
ＭＯ８２８
ＭＯ８３８
値
１８７５ オーム
５０ オーム
５０・オーム
５０ オーム
５０ オーム
４５μ／１．２μ畳
１２０μ／１．２μ
ｍ２０μ７１．２μ
ｍ２μ／１．２μ
７．４μ７２．６８μ
肴 チャンネルの長さ７幅（マイクロメートル）を示す
動作において、最初、普通の気圧及びＥＣＬロジック回
路の出力が１ハイ’（−〇、９Ｖ）の場合を考える。制
御回路３６について、回路４２の出力４６の値は約−１
，３Ｖであり、ＰＭＯ８４８のドレインの値は約−１，
２９Ｖである。これは送信ライン５６の電圧降下のため
である。ＰＭＯ８４８はしきい値約−２，２ｖを持ち、
そのダート電圧が約−３，５Ｖに達したときにターンオ
ンし始める。ソース及びダートが接続されるので、制御
回路出力４０の値は約−３，５ｖで安定する。
動作において、最初、普通の気圧及びＥＣＬロジック回
路の出力が１ハイ’（−〇、９Ｖ）の場合を考える。制
御回路３６について、回路４２の出力４６の値は約−１
，３Ｖであり、ＰＭＯ８４８のドレインの値は約−１，
２９Ｖである。これは送信ライン５６の電圧降下のため
である。ＰＭＯ８４８はしきい値約−２，２ｖを持ち、
そのダート電圧が約−３，５Ｖに達したときにターンオ
ンし始める。ソース及びダートが接続されるので、制御
回路出力４０の値は約−３，５ｖで安定する。
ＰＭＯ８３４のしきい値電圧は約−２，２ｖである。
従って、ダートが−３，５ｖであシ、ソースが一〇９Ｖ
であるとき、そのしきい値は（−３，５−−０，９＝−
２，６）ＶＫ達し、ＰＭＯ８３４カ導通す、６ 。ＮＭ
Ｏ８３８は、そのｙ−トがＯｖであり、ソースが−５，
２Ｖであるからそれも導通する。上記のテーブルから、
ＰＭＯ８３４はＮＭＯ８３８より大きいということがわ
かる。故に、ＰＭＯ８３４が更に導通される（よシ高い
ソース電圧）ので、その抵抗はＮＭＯ８３８のそれに対
して減少するであろう。ＰＭＯ８３４の抵抗はそのソー
スにＥＣＬロジック信号が供給されて変化し、そのため
その抵抗は”ハイ”のＥＣＬＣノロク信号におけるＮＭ
Ｏ８３８のそれに比較して相描低い。
であるとき、そのしきい値は（−３，５−−０，９＝−
２，６）ＶＫ達し、ＰＭＯ８３４カ導通す、６ 。ＮＭ
Ｏ８３８は、そのｙ−トがＯｖであり、ソースが−５，
２Ｖであるからそれも導通する。上記のテーブルから、
ＰＭＯ８３４はＮＭＯ８３８より大きいということがわ
かる。故に、ＰＭＯ８３４が更に導通される（よシ高い
ソース電圧）ので、その抵抗はＮＭＯ８３８のそれに対
して減少するであろう。ＰＭＯ８３４の抵抗はそのソー
スにＥＣＬロジック信号が供給されて変化し、そのため
その抵抗は”ハイ”のＥＣＬＣノロク信号におけるＮＭ
Ｏ８３８のそれに比較して相描低い。
これはＮＭＯ８３８以上に大きい電圧降下があることを
意味し、ＣＭＯＳインバータの入力２２における値はＥ
ＣＬロジック回路１４の出力１２における値に相当近く
なる。例えば、入力２２における値（出力１２における
“ハイ”ＥＣＬ電圧−〇、９Ｖに対し）は約−１，５Ｖ
である。これはＰＭＯ８２６をターンオフしＮＭＯ８２
８をターンオンしてＣＭＯＳインバータ２゜の出力２４
に−５，２ｖを供給する。
意味し、ＣＭＯＳインバータの入力２２における値はＥ
ＣＬロジック回路１４の出力１２における値に相当近く
なる。例えば、入力２２における値（出力１２における
“ハイ”ＥＣＬ電圧−〇、９Ｖに対し）は約−１，５Ｖ
である。これはＰＭＯ８２６をターンオフしＮＭＯ８２
８をターンオンしてＣＭＯＳインバータ２゜の出力２４
に−５，２ｖを供給する。
次に、ＥＣＬ ｏソック回路１４の出力１２が６０−−
１，７Ｖ及びまだ通常気圧における場合について考える
。ＰＭＯ８３４のダート電圧は−３，５ｖの公称値から
変化しない。ＰＭＯ８３４のしきい値電圧（−２，２Ｖ
）はまだ（−３，５−−１，７＝ −１，８）Ｖに達せ
ず・ＰＭＯ８３４はターンオフし始める。そうすると、
その抵抗は増加してＮＭＯ８３８のそれに比べて相当凱
ハイ”になる。故に、ＣＭＯＳインバータ２ｏの入力２
２の値が約−４，ＯＶとなシ、ＮＭＯ８３Ｂの電圧降下
はよシ少い。まだ”ＣＭＯＳロジック・レベルではナイ
カ、−４，ＯＶは０ＭＯ８２６をスイッチしてその出力
２４にＯｖを供給するだけ十分に低い。
１，７Ｖ及びまだ通常気圧における場合について考える
。ＰＭＯ８３４のダート電圧は−３，５ｖの公称値から
変化しない。ＰＭＯ８３４のしきい値電圧（−２，２Ｖ
）はまだ（−３，５−−１，７＝ −１，８）Ｖに達せ
ず・ＰＭＯ８３４はターンオフし始める。そうすると、
その抵抗は増加してＮＭＯ８３８のそれに比べて相当凱
ハイ”になる。故に、ＣＭＯＳインバータ２ｏの入力２
２の値が約−４，ＯＶとなシ、ＮＭＯ８３Ｂの電圧降下
はよシ少い。まだ”ＣＭＯＳロジック・レベルではナイ
カ、−４，ＯＶは０ＭＯ８２６をスイッチしてその出力
２４にＯｖを供給するだけ十分に低い。
ＰＭＯ８３８及ヒＮＭＯ８３４（７）抵抗はＥＣＬ Ｃ
１７ツク回路の出力１２の変化に従って変化する。ＰＭ
Ｏ８３４とＮＭＯ８３８との間の平衡は、ＥＣＬ出力レ
ベルが変化するべき場合、制御回路３６がないと失なわ
れる。例えば、 ロー’ＥＣＬロジック、レペｎｔ
カー１．７Ｖから−１，５ｖに増加するべき場合、 Ｐ
ＭＯ８３４のデート電圧が−３，５ｖのままであると、
ＰＭＯ８３４（７）７’ＣめＯ−２，２Ｖのしきい値電
圧は（−３，５−−１，５＝−２，０）Ｖに近づく。こ
れはＮＭＯ８３８に対するＰＭＯ８３４の抵抗を増加し
て０ＭＯ８２０に対する入力を増加する。この値はスイ
ッチングから０ＭＯ８２０を防止する０ＭＯ８２０のた
めの低い方のしきい値を越えるかもしれない。
１７ツク回路の出力１２の変化に従って変化する。ＰＭ
Ｏ８３４とＮＭＯ８３８との間の平衡は、ＥＣＬ出力レ
ベルが変化するべき場合、制御回路３６がないと失なわ
れる。例えば、 ロー’ＥＣＬロジック、レペｎｔ
カー１．７Ｖから−１，５ｖに増加するべき場合、 Ｐ
ＭＯ８３４のデート電圧が−３，５ｖのままであると、
ＰＭＯ８３４（７）７’ＣめＯ−２，２Ｖのしきい値電
圧は（−３，５−−１，５＝−２，０）Ｖに近づく。こ
れはＮＭＯ８３８に対するＰＭＯ８３４の抵抗を増加し
て０ＭＯ８２０に対する入力を増加する。この値はスイ
ッチングから０ＭＯ８２０を防止する０ＭＯ８２０のた
めの低い方のしきい値を越えるかもしれない。
この発明はＰＭＯ８３４のｆ−）において制御電圧を出
力する制御回路３６によってこの問題を解決する。仁の
制御電圧はＥＣＬロジック回路１４の出力１２における
ＥＣＬレベルの変化と比例して変化し、自動的にＥＣＬ
レベルの変化を補償する。例えハ、１０−”のＥＣＬロ
ジック・レベル７６Ｅ−１，７Ｖから−１，５ｖに上昇
して回路４２の出力４６が同様に上昇すると、それは−
１，３■から−１，ＩＶになる。次に、変換回路４４が
制御回路の出力４０に対し上昇した電圧を供給し、そ几
は前述と同様に−３，５Ｖから−３，３Ｖになる。これ
は、通常気圧の場合、ＰＭＯ３３４のり゛−ト電圧とソ
ース電圧との間の差違と同じ差違を供給してＰＭＯ８３
４とＮＭＯ８３８の抵抗間の平衡を維持することになる
。
力する制御回路３６によってこの問題を解決する。仁の
制御電圧はＥＣＬロジック回路１４の出力１２における
ＥＣＬレベルの変化と比例して変化し、自動的にＥＣＬ
レベルの変化を補償する。例えハ、１０−”のＥＣＬロ
ジック・レベル７６Ｅ−１，７Ｖから−１，５ｖに上昇
して回路４２の出力４６が同様に上昇すると、それは−
１，３■から−１，ＩＶになる。次に、変換回路４４が
制御回路の出力４０に対し上昇した電圧を供給し、そ几
は前述と同様に−３，５Ｖから−３，３Ｖになる。これ
は、通常気圧の場合、ＰＭＯ３３４のり゛−ト電圧とソ
ース電圧との間の差違と同じ差違を供給してＰＭＯ８３
４とＮＭＯ８３８の抵抗間の平衡を維持することになる
。
この発明は以上説明した実施例に限定されるものではな
く、１０−” ＥＣＬＣノロク・レベルがＣＭＯＳイン
バータ２０を切換えるよう要求される第１の所定の値以
下に落ちない場合に限定されるものではない。むしろ、
この発明は″ハイ”ＥＣＬロソノク・レベルがＣＭＯＳ
インバータ２０を更に切換えるよう要求される第２の所
定の値を越えない場合にも等しく適用される。
く、１０−” ＥＣＬＣノロク・レベルがＣＭＯＳイン
バータ２０を切換えるよう要求される第１の所定の値以
下に落ちない場合に限定されるものではない。むしろ、
この発明は″ハイ”ＥＣＬロソノク・レベルがＣＭＯＳ
インバータ２０を更に切換えるよう要求される第２の所
定の値を越えない場合にも等しく適用される。
第１Ａ図及び第１Ｂ図は共に接続されてこの発明の一実
施例によるＥＣＬ −ＣＭＯＳＭＯＳコンパ−タラ路図
を示す。 図中、１０ ・−ＥＣＬ −ＣＭＯ８ニア ンハ−ｊ’
、１４−・・ＥＣＬ回路、１６ 、、、 ＣＭＯ３Ｏノ
ック、２０ ・−ＣＭＯ８インバータ、２６．２８・・
・Ｐ及びＮチャンネルＭＯ８ＦＥＴ、３４・・・転送ダ
ート、３６・・・制御回路、４４・・・変換回路、４２
・・・基準電圧発生回路、４８・・ＰＭＯ８，５６・・
・送信ライン。 出願代理人 斎 藤 勲
施例によるＥＣＬ −ＣＭＯＳＭＯＳコンパ−タラ路図
を示す。 図中、１０ ・−ＥＣＬ −ＣＭＯ８ニア ンハ−ｊ’
、１４−・・ＥＣＬ回路、１６ 、、、 ＣＭＯ３Ｏノ
ック、２０ ・−ＣＭＯ８インバータ、２６．２８・・
・Ｐ及びＮチャンネルＭＯ８ＦＥＴ、３４・・・転送ダ
ート、３６・・・制御回路、４４・・・変換回路、４２
・・・基準電圧発生回路、４８・・ＰＭＯ８，５６・・
・送信ライン。 出願代理人 斎 藤 勲
Claims (1)
- 【特許請求の範囲】 ＥＣＬ回路の出力からの“ハイ”又は“ロー”ＥＣＬロ
ジック信号を変換するＥＣＬ−ＣＭＯＳコンバータであ
って、 夫々その入力に供給された第１又は第２の信号に応答し
てその出力から“ロー”又は“ハイ”ＣＭＯＳロジック
信号を供給するＣＭＯＳインバータと、前記“ハイ”及
び“ロー”ＥＣＬロジック信号を夫々前記第１及び第２
の信号に変換する手段とを含み、 前記第１の信号は第１の所定の値を超過し前記第２の信
号は第２の所定の値以下に落ち、前記“ハイ”ＥＣＬ信
号は前記第１の所定の値を超過しないようにしたＥＣＬ
−ＣＭＯＳコンバータ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/259,838 US4888501A (en) | 1988-10-19 | 1988-10-19 | ECL to CMOS converter |
| US259,838 | 1988-10-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02125523A true JPH02125523A (ja) | 1990-05-14 |
Family
ID=22986624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1249371A Pending JPH02125523A (ja) | 1988-10-19 | 1989-09-27 | Ｅｃｌ―ｃｍｏｓコンバータ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4888501A (ja) |
| EP (1) | EP0365331B1 (ja) |
| JP (1) | JPH02125523A (ja) |
| CA (1) | CA1304459C (ja) |
| DE (1) | DE68916612T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110022147A (zh) * | 2018-01-09 | 2019-07-16 | 株式会社东海理化电机制作所 | 电平转换装置以及ic装置 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0738580B2 (ja) * | 1988-09-30 | 1995-04-26 | 日本電気株式会社 | エミッタ結合論理回路 |
| US5059829A (en) * | 1990-09-04 | 1991-10-22 | Motorola, Inc. | Logic level shifting circuit with minimal delay |
| US5371424A (en) * | 1992-11-25 | 1994-12-06 | Motorola, Inc. | Transmitter/receiver circuit and method therefor |
| JP3623004B2 (ja) * | 1994-03-30 | 2005-02-23 | 松下電器産業株式会社 | 電圧レベル変換回路 |
| US5534812A (en) * | 1995-04-21 | 1996-07-09 | International Business Machines Corporation | Communication between chips having different voltage levels |
| US6008682A (en) * | 1996-06-14 | 1999-12-28 | Sun Microsystems, Inc. | Circuit and method for selectively enabling ECL type outputs |
| US6211699B1 (en) | 1999-04-14 | 2001-04-03 | Micro Linear Corporation | High performance CML to CMOS converter |
| JP3635466B2 (ja) * | 2002-09-30 | 2005-04-06 | 日本テキサス・インスツルメンツ株式会社 | レベルシフト回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US3946246A (en) * | 1974-09-03 | 1976-03-23 | Motorola, Inc. | Fully compensated emitter coupled logic gate |
| US4128775A (en) * | 1977-06-22 | 1978-12-05 | National Semiconductor Corporation | Voltage translator for interfacing TTL and CMOS circuits |
| JPS58125915A (ja) * | 1981-12-29 | 1983-07-27 | Fujitsu Ltd | バイアス回路 |
| US4437171A (en) * | 1982-01-07 | 1984-03-13 | Intel Corporation | ECL Compatible CMOS memory |
| US4453095A (en) * | 1982-07-16 | 1984-06-05 | Motorola Inc. | ECL MOS Buffer circuits |
| US4496856A (en) * | 1982-07-21 | 1985-01-29 | Sperry Corporation | GaAs to ECL level converter |
| JPS5943631A (ja) * | 1982-09-06 | 1984-03-10 | Hitachi Ltd | レベル変換入力回路 |
| US4645951A (en) * | 1983-08-31 | 1987-02-24 | Hitachi, Ltd. | Semiconductor integrated circuit having a C-MOS internal logic block and an output buffer for providing ECL level signals |
| JPS6119226A (ja) * | 1984-07-05 | 1986-01-28 | Hitachi Ltd | レベル変換回路 |
| US4680480A (en) * | 1984-08-31 | 1987-07-14 | Storage Technology Corporation | Output driver circuit for LSI and VLSI ECL chips with an active pulldown |
| US4742247A (en) * | 1985-04-26 | 1988-05-03 | Advanced Micro Devices, Inc. | CMOS address transition detector with temperature compensation |
| US4656375A (en) * | 1985-12-16 | 1987-04-07 | Ncr Corporation | Temperature compensated CMOS to ECL translator |
| US4785205A (en) * | 1987-06-29 | 1988-11-15 | Ncr Corporation | High speed ECL to CMOS converter |
-
1988
- 1988-10-19 US US07/259,838 patent/US4888501A/en not_active Expired - Lifetime
-
1989
- 1989-06-05 CA CA000601737A patent/CA1304459C/en not_active Expired - Lifetime
- 1989-09-27 JP JP1249371A patent/JPH02125523A/ja active Pending
- 1989-10-19 EP EP89310780A patent/EP0365331B1/en not_active Expired - Lifetime
- 1989-10-19 DE DE68916612T patent/DE68916612T2/de not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110022147A (zh) * | 2018-01-09 | 2019-07-16 | 株式会社东海理化电机制作所 | 电平转换装置以及ic装置 |
| JP2019121969A (ja) * | 2018-01-09 | 2019-07-22 | 株式会社東海理化電機製作所 | レベルシフト装置、及びｉｃ装置 |
| CN110022147B (zh) * | 2018-01-09 | 2022-11-04 | 株式会社东海理化电机制作所 | 电平转换装置以及ic装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0365331A1 (en) | 1990-04-25 |
| US4888501A (en) | 1989-12-19 |
| CA1304459C (en) | 1992-06-30 |
| EP0365331B1 (en) | 1994-07-06 |
| DE68916612D1 (de) | 1994-08-11 |
| DE68916612T2 (de) | 1995-03-23 |
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