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Die vorliegende Erfindung betrifft eine Schaltung zum
Umwandeln von ECL-Logikpegeln in CMOS-Logikpegeln.
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Zwei bei Mikroelektronik-Anwendungen verbreitete
Logikschaltungen sind ECL- und CMOS-Schaltungen. Ein Unterschied
zwischen den beiden besteht darin, daß der hohe und der
niedrige Spannungspegel bei ECL-Schaltungen sich von denen
bei CMOS-Schaltungen unterscheiden. Z. B. werden typische
ECL-Schaltungen mit einer hohen und einer niedrigen
Spannung von etwa -0,9 bzw. -1,7 Volt betrieben, wohingegen
typische CMOS-Schaltungen mit einer hohen und einer niedrigen
Spannung von etwa 0 bzw. -5,2 Volt betrieben werden. Um
einen Ausgang einer solchen Schaltung mit einem Eingang der
anderen zu koppeln, wird gewöhnlich eine Umsetzerschaltung
verwendet, um die durch die erzeugende Schaltung
gelieferten Logikpegel in jene zu ändern, die vom Eingang der
empfangenden Schaltung benötigten werden.
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Ein Problem bei der Umwandlung von ECL- in CMOS-Pegeln
besteht darin, daß ECL-Spannungen empfindlich gegenüber
Änderungen von Umgebungsbedingungen wie der Temperatur sind und
dadurch dazu neigen zu driften. Da der Bereich zwischen dem
hohen und dem niedrigen Pegel der ECL-Logik nur 0,8 Volt
beträgt, können Änderung von einigen Zehnteln eines Volts
Leistungs- und Störspannungsabstands-Probleme bei der
Umwandlung erzeugen.
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Ein weiteres Problem bei der Verwendung von
Umsetzerschaltungen besteht darin, daß sie eine Verzögerungszeit
einführen, die die Leistung auch nachteilhaft beeinflussen kann.
Insbesondere hat die Anzahl von Transistoren, die in einem
Umsetzer verwendet werden, einen direkten Einfluß auf die
Verzögerungszeit. Eine übermäßige Anzahl an Transistoren
ist wegen des zusätzlich benötigten Chip-Platzes auch
unerwünscht, wenn eine Schaltung auf einer integrierten
Schaltung implementiert wird.
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EP-A-0 323 999 (übereinstimmend mit der Internationalen
Anmeldung Nr. WO 89/00361, veröffentlicht am 12. Januar
1989, gemäß Artikel 54(3) und 54(4) EPC genannt) offenbart
eine ECL/CMOS-Umsetzerschaltung, bei der ein
ECL-Eingangssignal direkt an die Source-Elektrode eines MOS-Transistors
angelegt wird, dessen Gate-Elektrode durch Anlegen einer
Bezugsspannung, die mit einer durch einen Gleichstromweg
zur negativen CMOS-Spannungszufuhrklemme ausgebildeten
Stromsenke verbunden ist, unabhängig gesteuert wird. Die
Drain-Elektrode des MOS-Transistors ist mit dem Eingang
eines CMOS-Inverters verbunden, der die
Logikpegelverschiebung vorsieht. Ein weiterer MOS-Transistor sieht durch das
Verbinden des Eingangs des CMOS-Inverters mit der negativen
CMOS-Spannungszufuhrklemme einen Gleichstrom-Signalweg vor.
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Das Dokument US-A-4 128 775 offenbart eine
Schnittstellenschaltung, die zum Koppeln eines TTL-Schaltungsausganges
mit einem CMOS-Schaltungseingang geeignet ist. Die
Schnittstellenschaltung umfaßt einen Stromregler und eine
Gatevorspannungs-Erzeugerschaltung, die eine
Bipolartransistoreinrichtung zum Stromsteuern und zum Vorsehen einer
Vorspannung mit einem bestimmten Pegel und einen MOS-Transistor
umfaßt, der eine Stromsenke für die bipolaren Transistoren
vorsieht. Die Schnittstellenschaltung umfaßt ferner eine
Spannungs-Umsetzerschaltung, die zum Empfangen der
erzeugten Vorspannung verbunden ist und die von einer
TTL-Schaltung empfangene Spannungseingangssignale in für
Treiberschaltungen geeignete Spannungspegel umsetzen kann.
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Das Dokument IBM Technical Disclosure Bulletin, Bd. 11, Nr.
10, März 1969, Seiten 1272-1273 von L.C. Martin:
"Bipolarto-MOSFET-Level-Converter-Circuit" offenbart eine Schaltung
zum Verbinden eines bipolaren Logikpegelsignals mit einem
MOSFET-Logikpegel, wobei das Eingangsspannungssignal an
eine erste Hauptelektrode eines ersten MOSFET angelegt wird,
dessen Gate-Elektrode durch ein automatisches
Schwellenausgleichsnetz vorgespannt ist, das einen zweiten MOSFET,
einen Widerstand und eine Konstantstromquelle umfaßt und
zwischen die bipolare Kollektorspannung und die
MOSFET-Logikpegelspannung geschaltet ist. Der Ausgangspegel wird von
der zweiten Hauptelektrode des ersten MOSFET abgenommen.
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Es ist eine Aufgabe der vorliegenden Erfindung, einen
ECL/CMOS-Umsetzer vorzusehen, der unempfindlich gegenüber
Änderungen der Umgebungsbedingungen ist, aber dennoch eine
geringe Verzögerungszeit aufweist.
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Deshalb wird gemäß der vorliegenden Erfindung ein ECL/CMOS-
Umsetzer zum Umwandeln hoher und niedriger
ECL-Logiksignale, die am Ausgang einer ECL-Schaltung auftreten, in CMOS-
Logiksignale vorgesehen, umfassend: einen CMOS-Inverter,
der in Erwiderung auf eines ersten bzw. ein zweites, an
seinen Eingang angelegtes Signal niedrige oder hohe CMOS-
Logiksignale an seinem Ausgang vorsehen kann, wobei der
ECL-Schaltungsausgang über eine erste Übertragungsleitung
mit einem Übertragungs-Gate gekoppelt ist, das mit dem
CMOS-Umsetzereingang in Verbindung steht; eine
Steuerschaltung, die an einem ihrer Ausgänge eine Steuerspannung
vorsehen kann, die sich proportional zu den
Spannungsänderungen der ECL-Logiksignale ändert, wobei das Übertragungs-
Gate einen ersten PMOS-Feldeffekttransistor umfaßt, dessen
Source mit der ersten Übertragungsleitung verbunden ist,
dessen Drain mit dem CMOS-Invertereingang verbunden ist und
dessen Gate mit dem Steuerschaltungsausgang verbunden ist,
wobei die Steuerschaltung eine
Bezugsspannungs-Erzeugungsschaltung, die eine Bezugsspannung an ihrem Ausgang
vorsieht, wobei die Bezugsspannungs-Erzeugungsschaltung auf
dem gleichen IC-Chip wie die ECL-Schaltung angeordnet ist,
und eine Umsetzschaltung zum Umwandeln der Bezugsspannung
zu der Steuerspannung umfaßt, wobei die Umsetzschaltung
eine zweite Übertragungsleitung umfaßt, die mit dem Ausgang
der Bezugsspannungs-Erzeugungsschaltung und dem Drain eines
zweiten PMOS-Feldeffekttransistors verbunden ist, dessen
Source mit dem Steuerschaltungsausgang verbunden und dessen
Gate mit dessen Source verbunden ist; und einen
NMOS-Feldeffekttransistor, dessen Drain mit dem CMOS-Invertereingang
verbunden ist, dessen Source mit einer ersten
Stromversorgungsklemme verbunden ist, die eine erste
CMOS-Bezugsspannung vorsieht, und dessen Gate mit einer zweiten
Stromversorgungsklemme verbunden ist, so daß der Widerstand des
ersten PMOS-Transistors sich mit dem ECL-Logiksignal ändert,
das an seine Source angelegt wird, so daß sein Widerstand
im Vergleich zu dem des NMOS-Transistors für das hohe ECL-
Logiksignal relativ gering und im Vergleich zu dem des
NMOS-Transistors für das niedrige ECL-Logiksignal relativ
hoch ist.
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Ein Ausführungsbeispiel der vorliegenden Erfindung wird
nun beispielsweise anhand der bei liegenden Zeichnungen
beschrieben, bei denen:
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Fig. 1A und 1B einen Schaltplan einschließlich eines
ECL/CMOS-Umsetzers gemäß eines
Ausführungsbeispiels der vorliegenden Erfindung darstellen.
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Fig. 1A stellt einen ECL/CMOS-Umsetzer 10 zum Umwandeln
hoher oder niedriger ECL-Logiksignale dar, die an einem
Ausgang 12 einer ECL-Logikschaltung 14 auftreten. Die ECL-
Schaltung 14 ist als ein konventionelles NOR-Gate mit drei
Eingängen (Eingangssignale auf Leitungen A, B und C)
dargestellt. Die Figur stellt auch eine CMOS-Logik 16 mit einem
Eingang 18 zum Empfangen von CMOS-Logikpegelsignalen vom
Umsetzer 10 dar. Die am ECL-Ausgang 12 auftretenden ECL-
Signale weisen im Vergleich zu den von dem
CMOS-Logikeingang 18 benötigten CMOS-Signalen einen ziemlich geringen
Spannungshub auf. So weisen z. B. typische ECL-Signale am
Ausgang 12 -0,9 und -1,7 Volt auf, wohingegen entsprechende
CMOS-Signale 0 und -5,2 Volt aufweisen.
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Der Umsetzer 10 umfaßt einen CMOS-Inverter 20 mit einem
Eingang 22 und einem Ausgang 24. Der Ausgang 24 steht mit
dem CMOS-Logikeingang 18 in Verbindung. Der CMOS-Inverter
20 weist einen P-Kanal-MOS-Feldeffekttransistor 26 und
einen N-Kanal-MOS-Feldeffekttransistor 28 auf. Die
Transistoren 26 und 28 sind zwischen Stromversorgungsklemmen 30
und 32 geschaltet, die eine hohe bzw. eine niedrige CMOS-
Bezugsspannung liefern. Bei einem bevorzugten
Ausführungsbeispiel liefern die Stromversorgungsklemmen 30 und 32
0 bzw. -5,2 Volt. Der CMOS-Inverter 20 sieht in Erwiderung
auf ein an seinen Eingang 22 angelegtes hohes oder
niedriges Signal an seinem Ausgang 24 ein niedriges oder ein
hohes CMOS-Logiksignal vor. Damit der CMOS-Inverter 20 die
hohe CMOS-Bezugsspannung an seinem Ausgang 24 vorsieht, muß
der PMOS 26 ein- und der NMOS 28 ausgeschaltet sein.
Ähnlich muß, damit der CMOS-Inverter 20 die niedrige CMOS-
Bezugsspannung am Ausgang 24 anlegt, der PMOS 26 aus- und
der NMOS 28 eingeschaltet sein. Jedoch weist der CMOS-
Inverter 20 eine Schwellen-Eingangsspannung auf, die
überschritten werden muß, um den PMOS 26 aus- und den NMOS 28
einzuschalten und weist eine zweite niedrigere Schwellen-
Eingangsspannung auf, unter die die Eingangsspannung fallen
muß, um den PMOS 26 ein- und den NMOS 28 auszuschalten. Zum
Beispiel beträgt die nominelle Schwellen-Eingangsspannung
des CMOS-Inverters 20 -2,6 Volt, wobei die obere und die
untere Schwellen-Eingangsspannung über bzw. unter diesem
Wert liegen. Obwohl diese Schwellenspannungen variieren
können, sind -2,2 Volt und -2,9 Volt typische Werte für die
obere bzw. die untere Schwellen-Eingangsspannung. Es ist
ersichtlich, daß das hohe Ausgangssignal der
ECL-Logikschaltung 14, das -0,9 Volt beträgt, genügen würde, um den
PMOS 26 aus- und den NMOS 28 einzuschalten und somit -5,2
Volt am Ausgang 24 anzulegen. Jedoch fällt das niedrige
Ausgangssignal der ECL-Logikschaltung 14, das -1,7 Volt
beträgt, nicht unter die niedrige Schwellenspannung des
Inverters 20 und wäre deshalb unzureichend, um zu bewirken,
daß sich der Ausgang 24 auf seinen hohen Wert von 0 Volt
ändert.
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Der Umsetzer 10 weist weiterhin eine Einrichtung zum
Umwandeln der hohen und niedrigen, am
ECL-Logikschaltungsausgang 12 auftretenden ECL-Signale in Spannungen auf, die
die obere und die untere Schwellenspannung des Inverters 20
überschreiten bzw. unterschreiten. Diese Einrichtung umfaßt
ein Übertragungs-Gate 34, eine Widerstandseinrichtung 38
und eine Steuerschaltung 36 mit einer Bezugsspannungs-
Erzeugungsschaltung 42 (Fig. 1B) und einer Umsetzschaltung
44 (Fig. 1A).
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Das Übertragungs-Gate 34 ist zwischen den
ECL-Logikschaltungsausgang 12 und den CMOS-Invertereingang 22 geschaltet.
Bei einem bevorzugten Ausführungsbeispiel ist das
Übertragungs-Gate 34 ein PMOS-Feldeffekttransistor, dessen Source
mit dem Ausgang 12, dessen Drain mit dem Eingang 22 und
dessen Gate mit einem Ausgang 40 der Steuerschaltung 36
verbunden ist.
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Die Widerstandseinrichtung 38 ist zwischen den
CMOS-Invertereingang 22 und die Stromversorgungsklemme 32 geschaltet.
Bei einem bevorzugten Ausführungsbeispiel ist die
Widerstandseinrichtung 38 ein NMOS-Feldeffekttransistor, dessen
Drain mit einem Eingang 22, dessen Source mit der
Stromversorgungsklemme
32 und dessen Gate mit der
Stromversorgungsklemme 30 in Verbindung steht.
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Wie bemerkt, weist die Steuerschaltung 36 eine
Bezugsspannungs-Erzeugungsschaltung 42 und eine Umsetzerschaltung 44
auf. Die Bezugsspannungs-Erzeugungsschaltung 42 (Fig. 1B)
liefert eine Bezugsspannung an einem ihrer Ausgänge 46. Die
Schaltung 42 ist, wie dargestellt, eine
NOR-OR-Logikschaltung mit zwei Eingängen und Eingangsleitungen 47, einem
NOR-Ausgang 46 und einem OR-Ausgang 46a. Zum Zwecke des
Erzeugens einer Bezugsspannung ist der Ausgang 46 mit einem
der Eingänge 47 verbunden. Die Schaltung 42 wird in der
gleichen Temperaturumgebung wie die ECL-Logikschaltung 14
angeordnet. Bei einer integrierten Schaltung sind die
Anwendungsschaltungen 42 und 14 typischerweise auf dem
gleichen Chip angeordnet. Die
Bezugsspannungs-Erzeugungsschaltung 42 ist nicht auf die besondere, in der Zeichnung
dargestellte Konfiguration beschränkt, sondern würde in den
meisten Fällen von einer geeigneten und nicht verwendeten
Logikschaltung in dem Chip ausgewählt werden.
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Die Umsetzschaltung 44 ist zwischen den Ausgang 46 der
Bezugsspannungs-Erzeugungsschaltung 42 und den Ausgang 40
der Steuerschaltung 36 geschaltet. Die Schaltung 44 wandelt
die von der Schaltung 42 erzeugte Bezugsspannung in eine
Steuerspannung um, die an die Steuerelektrode (das Gate)
des Übertragungs-Gates 34 anzulegen ist. Entsprechend einem
bevorzugten Ausführungsbeispiel und unter normalen
Betriebsbedingungen würde die Bezugsspannung, die am
Ausgang 46 auftritt, nominell -1,3 Volt betragen. Dieser
Wert ändert sich natürlich bei Temperaturänderungen,
bewirkt jedoch ähnliche Änderungen am Ausgang 12 der ECL-
Logikschaltung 14.
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Die Umsetzschaltung 44 umfaßt einen
PMOS-Feldeffekttransistor 48, dessen Drain mit dem Ausgang 46 der
Bezugsspannungs-Erzeugungsschaltung 42, dessen Source mit dem
Steuerschaltungsausgang
40 und dessen Gate mit seiner Source
verbunden ist. Ein Widerstand 50 ist zwischen die Source des
PMOS 48 und die Stromversorgungsklemme 32 geschaltet. Ein
Widerstand 52 ist zwischen den Ausgang 46 der
Bezugsspannungs-Erzeugungsschaltung 42 und eine
Stromversorgungsklemme 54 geschaltet. Die Stromversorgungsklemme 54 liefert
typischerweise -2,0 Volt, was eine
Standard-Abschlußspannung für eine ECL-Logik ist. Bei einem bevorzugten
Ausführungsbeispiel einer IC-Anwendung wird die Umsetzschaltung
44 nicht auf dem gleichen Chip wie die Bezugsspannungs-
Erzeugungsschaltung 42 angeordnet. Deshalb verbindet eine
Übertragungsleitung 56 den Ausgang 46 mit dem Drain des
PMOS 48. Die Übertragungsleitung 46 wirkt sich aufgrund
ihrer Impedanz auf den Betrieb des Systems aus.
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Der Umsetzer 10 umfaßt auch einen Widerstand 66, der
zwischen die Source des PMOS 34 und die Stromversorgungsklemme
54 geschaltet ist. Wie die
Bezugsspannung-Erzeugungsschaltung 42 ist die ECL-Logikschaltung 14 bei IC-Anwendungen
normalerweise nicht auf dem gleichen Chip wie die
Umsetzschaltung 44 und das Übertragungs-Gate 34 angeordnet. Auch
hier verbindet eine Übertragungsleitung 68 mit einer
Impedanz den Ausgang 12 der ECL-Logikschaltung 14 mit der
Source des Übertragungs-Gates 34.
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In einer für Fachleute bekannten Art und Weise können die
Werte der verschiedenen, bis jetzt beschriebenen Bauteile
entsprechend der bestimmten Anwendung der vorliegenden
Erfindung variieren. Die nachstehende Tabelle führt die
Werte der ausgewählten Bauteile des Umsetzers 10 gemäß
einem bevorzugten Ausführungsbeispiel der vorliegenden
Erfindung auf.
TABELLE
Bauteil Wert
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Widerstand 50 1875 Ohm
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Widerstand 52 50 Ohm
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Widerstand 66 50 Ohm
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Übertragungsleitung 56 50 Ohm
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Übertragungsleitung 68 50 Ohm
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PMOS 26 45u/1,2u*
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PMOS 34 120u/1,2u
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PMOS 48 120u/1,2u
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NMOS 28 12u/1,2u
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NMOS 38 7,4u/2,68u
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* stellt die Kanallänge/-breite in Mikrometern dar.
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Beim Betrieb sollten zuerst die Umgebungsbedingungen und
ein hoher Ausgangspegel der ECL-Logikschaltung (-0,9 Volt)
berücksichtigt werden. Unter Bezug auf die Steuerschaltung
36 beträgt der Wert am Ausgang 46 der Bezugsspannungs-
Erzeugungsschaltung 42 wegen des Spannungsabfalls an der
Übertragungsleitung 56 etwa -1,3 Volt und der Wert am Drain
des PMOS 48 etwa -1,29 Volt. Der PMOS 48 weist eine
Schwellenspannung von etwa -2,2 Volt auf und schaltet sich
deshalb ein, wenn seine Gate-Spannung etwa -3,5 Volt
erreicht. Da die Source und das Gate miteinander verbunden
sind, wird sich der Wert am Steuerschaltungsausgang 40 bei
etwa -3,5 Volt einpendeln.
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Die Schwellenspannung des PMOS 34 beträgt auch etwa -2,2
Volt. Somit wird mit -3,5 Volt an seinem Gate und -0,9 Volt
an seiner Source die Schwelle erreicht (-3,5 - -0,9 = -2,6)
und der PMOS 34 wird leitfähig. Der NMOS 38 wird ebenfalls
leitfähig, da sein Gate 0 Volt und seine Source -5,2 Volt
aufweisen. Aus der Tabelle ist es ersichtlich, daß PMOS 34
viel größer als NMOS 38 ist. Während der PMOS 34 weiter in
den Leitzustand (höhere Sourcespannung) gesteuert wird,
verringert sich deshalb sein Widerstand unter Bezug auf den
des NMOS 38. Mit anderen Worten, der Widerstand des PMOS 34
ändert sich mit dem an seine Source angelegten
ECL-Logiksignal, so daß sein Widerstand im Vergleich zu dem des NMOS
38 für das hohe ECL-Logiksignal relativ gering ist. Dies
bedeutet, daß es einen größeren Spannungsabfall am NMOS 38
gibt und der Wert am Eingang 22 des CMOS-Inverters relativ
näher am Wert des Ausgangs 12 der ECL-Logikschaltung 14
liegt. Zum Beispiel beträgt der Wert am Eingang 22 (bei der
hohen ECL-Spannung am Ausgang 12 von -0,9 Volt) etwa -1,5
Volt. Dies ist hoch genug, um den PMOS 26 aus- und den NMOS
28 einzuschalten, um -5,2 Volt am Ausgang 24 des CMOS-
Inverters 20 vorzusehen.
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Als nächstes ist der Fall zu berücksichtigen, bei dem der
Ausgang 12 der ECL-Logikschaltung 14 mit -1,7 Volt niedrig
liegt (weiterhin Umgebungsbedingungen voraussetzend). Die
Gate-Spannung des PMOS 34 wird nicht von ihrem nominellen
Wert von -3,5 Volt abweichen. Die Schwellenspannung (-2,2
Volt) des PMOS 34 wird nicht ganz erreicht (-3,5--1,7 =
-1,8) und der PMOS beginnt damit sich auszuschalten.
Während dies abläuft nimmt sein Widerstand zu und wird
verglichen mit dem des NMOS 38 relativ hoch. So entsteht
ein geringerer Spannungsabfall am NMOS 38, wobei der Wert
am Eingang 22 des CMOS-Inverters 20 etwa -4,0 Volt beträgt.
Obwohl dies nicht ganz einem CMOS-Logikpegel entspricht,
sind -4,0 Volt niedrig genug, um zu bewirken, daß der CMOS
26 umschaltet und dadurch 0 Volt an seinem Ausgang 24
vorsieht.
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Wie es nun ersichtlich ist, ändern sich die Widerstände von
PMOS 38 und NMOS 34 mit Änderungen im Signal des
ECL-Logikschaltungsausgangs 12. Es ist auch ersichtlich, daß das
Gleichgewicht zwischen PMOS 34 und NMOS 38 (Abwesenheit der
Steuerschaltung 36) gestört würde, falls die
ECL-Ausgangspegel zu ändern sind. Falls z. B. der niedrige
ECL-Logikpegel
von -1,7 Volt auf -1,5 Volt zu erhöhen ist und die
Gate-Spannung des PMOS 34 bei -3,5 Volt bleibt, würde die
Schwellenspannung von -2,2 Volt für den PMOS 34
(-3,5--1,5 = -2,0) angenähert. Dies würde den Widerstand
des PMOS 34 bezüglich des NMOS 38 verringern und dadurch
die Eingangsspannung am CMOS 20 erhöhen. Dieser Wert könnte
dann die niedrige Schwelle für den CMOS 20 überschreiten,
was den CMOS 20 hindern würde umzuschalten.
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Die vorliegende Erfindung löst dieses Problem mittels der
Steuerschaltung 36, die eine Steuerspannung am Gate des
PMOS 34 vorsieht. Diese Steuerspannung variiert
proportional zu Änderungen der ECL-Pegel am Ausgang 12 der ECL-
Logikschaltung 14 und gleicht dadurch automatisch
Änderungen der ECL-Pegel aus. Falls der niedrige ECL-Logikpegel z. B.
von -1,7 Volt auf -1,5 Volt zu erhöhen wäre, würde der
Ausgang 46 der Bezugsspannungs-Erzeugungsschaltung 42 einen
ähnlichen Anstieg verzeichnen, er würde nämlich von -1,3
auf -1,1 Volt ansteigen. Die Umsetzerschaltung 44 würde
wiederum eine erhöhte Spannung am Steuerschaltungsausgang
40 von -3,5 auf -3,3 Volt in einer ähnlichen zu der
vorstehend beschriebenen Art und Weise vorsehen. Dadurch wird der
gleiche Unterschied zwischen der Gate- und der
Sourcespannung des PMOS 34 wie unter den Umgebungsbedingungen
vorgesehen, wodurch das Gleichgewicht zwischen dem Widerstand
des PMOS 34 und des NMOS 38 erhalten bleibt.