JP6954845B2

JP6954845B2 - レベルシフト装置、及びｉｃ装置

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Publication number: JP6954845B2
Application number: JP2018001488A
Authority: JP
Inventors: 祐一郎森; 淳一松原; 菜月荒川
Original assignee: Tokai Rika Co Ltd
Current assignee: Tokai Rika Co Ltd
Priority date: 2018-01-09
Filing date: 2018-01-09
Publication date: 2021-10-27
Anticipated expiration: 2038-01-09
Also published as: EP3509216B1; CN110022147A; CN110022147B; US10498337B2; US20190214992A1; EP3509216A1; JP2019121969A

Description

本発明は、レベルシフト装置、及びＩＣ装置に関する。

従来、レベルシフト装置として、第１の回路から入力される入力信号を、第２の回路に出力信号として出力するレベルシフト回路が開示されている（例えば、特許文献１参照）。

このレベルシフト装置は、第１の電源電圧で動作する第１の回路と第１の電源電圧よりも高い第２の電源電圧で動作する第２の回路との間に接続され、一端に入力された信号を他端に出力する第１のスイッチ素子を有し、第１のスイッチ素子の他端に抵抗要素を介して第１または第２の電源電圧が供給される伝送回路と、第１のスイッチ素子がオフの状態になった場合に、第１のスイッチ素子の他端に抵抗要素を介して流れる電流と同一方向に電流を供給する制御回路と、を備えて構成されている。

特開２０１１−１１９９７９号公報

しかし、従来のレベルシフト装置は、上記示した第１の回路からレベルシフト装置に入力される入力信号は、上記示した第１の電源電圧で動作する信号である。このため、異なる電源電圧で規定される入力信号がある場合、例えば、５Ｖ系の信号と車両のバッテリ１２Ｖで規定される信号がある場合は、それぞれの電圧系に対応したレベルシフト装置を使用する必要があった。

したがって、本発明の目的は、異なる電圧系に対応可能なレベルシフト装置、及び、そのレベルシフト装置を備えたＩＣ装置を提供することにある。

［１］上記目的を達成するため、ゲートに内部電源部の電圧が印加され、ソース、ドレインの一方は、外部から外部入力信号が入力され、前記ソース、ドレインの他方は、前記外部入力信号と同位相の中間出力信号を出力する高耐圧素子と、前記中間出力信号を閾値と比較することにより前記内部電源部の電圧で規定されるＨｉ／Ｌｏ信号に変換して内部の処理回路へ出力する比較部と、を備え、前記高耐圧素子、前記比較部、前記処理回路、及び前記内部電源部を内部に有する、レベルシフト装置を提供する。
［２］前記高耐圧素子は、ＤＭＯＳ素子（Double-Diffused ＭＯＳ）である、上記［１］に記載のレベルシフト装置であってもよい。
［３］また、前記高耐圧素子は、前記ゲートに前記内部電源部の電圧が印加され、前記外部入力信号がＨｉレベル信号のときに、前記ドレインと前記ソース間を流れるドレイン電流が飽和する飽和領域となるように設定されている、上記［１］又は［２］に記載のレベルシフト装置であってもよい。
［４］また、前記高耐圧素子の前記中間出力信号の出力部には、前記出力部がＬｏレベルのときに確実にＬｏレベルにするためのプルダウン手段を備える、［１］から［３］のいずれか１に記載のレベルシフト装置であってもよい。
［５］また、前記プルダウン手段は、定電流源である、上記［１］から［４］のいずれか１に記載の入力装置であってもよい。
［６］また、前記閾値は、前記内部電源部の電圧の１／２に設定されている、上記［１］から［５］のいずれか１に記載の入力装置であってもよい。
［７］また、前記外部入力信号は、少なくとも車両のバッテリ電源電圧で規定される信号を含む、上記［１］から［６］のいずれか１に記載の入力装置であってもよい。
［８］また、上記［１］から［７］のいずれか１に記載の入力装置を備え、前記高耐圧素子、前記処理回路、前記比較部、及び前記電源電圧を前記内部に備えてパッケージングされて形成された、ＩＣ装置であってもよい。

本発明のレベルシフト装置、及び入力装置によれば、異なる電圧系に対応可能なレベルシフト装置、及び、そのレベルシフト装置を備えたＩＣ装置が可能となる。

図１は、本発明の実施の形態に係るレベルシフト装置、ＩＣ装置の全体構成図である。図２は、本発明の実施の形態に係るレベルシフト装置の回路構成図である。図３は、ＤＭＯＳのドレイン、ソース間電圧Ｖｄｓとドレイン電流Ｉｄの関係を示し、ゲート、ソース間電圧ＶｇｓをパラメータとしたときのＤＭＯＳの基本特性図である。図４（ａ）は、外部入力信号の信号波形、図４（ｂ）は、ＤＭＯＳの中間出力信号波形Ｖｍ、図４（ｃ）は、レベルシフト装置の出力信号Ｖoutの信号波形である。図５は、図２で示したレベルシフト装置の変形例であり、ｐチャネルのＤＭＯＳ、定電流源にダイオードを使用した場合のレベルシフト装置の回路構成図である。

（本発明の実施の形態）
本発明の実施の形態に係るレベルシフト装置１は、ゲートＧに内部電源部１０の電圧Ｖ_ＤＤが印加され、ソースＳ、ドレインＤの一方は、外部から外部入力信号Ｖinが入力され、ソースＳ、ドレインＤの他方は、外部入力信号Ｖinと同位相の中間出力信号Ｖｍを出力する高耐圧素子と、中間出力信号Ｖｍを閾値Ｖthと比較することにより内部電源部１０の電圧Ｖ_ＤＤで規定されるＨｉ／Ｌｏ信号に変換して内部の処理回路４０へ出力する比較部と、を備え、高耐圧素子としてのＤＭＯＳ２０、比較部としてのコンパレータ３０、処理回路４０、及び内部電源部１０を内部に有して構成されている。

（レベルシフト装置１の構成）
図１は、本発明の実施の形態に係るレベルシフト装置１、ＩＣ装置１００の全体構成図である。図１に示すように、レベルシフト装置１は、外部電源から供給される外部電源電圧Ｖ_０に基づいて内部電圧Ｖ_ＤＤを生成するための内部電源部１０、内部電圧Ｖ_ＤＤで動作するＤＭＯＳ２０、コンパレータ３０、処理回路４０で構成されている。

図１に示すように、レベルシフト装置１、ＩＣ装置１００は、処理回路４０の出力信号に基づいて出力端子に接続された負荷回路に電流を供給するための出力回路５０を備えることができる。

また、図１に示すように、ＤＭＯＳ２０の中間出力信号Ｖｍの出力部には、出力部がＬｏレベルのときに確実にＬｏレベルにするためのプルダウン手段として定電流源３５を備えることができる。

（内部電源部１０）
内部電源部１０は、図１に示すように、外部電源からレベルシフト装置１、ＩＣ装置１００の内部に電源が供給される電源入力端子１０１と接続されている。また、内部電源部１０で生成された内部電圧Ｖ_ＤＤを供給するＤＭＯＳ２０、コンパレータ３０、処理回路４０等と接続されている。

内部電源部１０は、外部電源から供給される外部電源電圧Ｖ_０に基づいて内部電圧Ｖ_ＤＤを生成する電源部である。外部電源電圧Ｖ_０は、例えば、５Ｖ、車両のバッテリ電源電圧である１２Ｖ等である。内部電圧Ｖ_ＤＤは、例えば、３.３Ｖ、５Ｖ等である。

（高耐圧素子としてのＤＭＯＳ２０）
図１に示すように、高耐圧素子として、ｎチャネルのＤＭＯＳ２０を使用するものとして説明する。なお、ｐチャネルのＤＭＯＳも使用でき、その場合は、ソースＳが入力側、ドレインＤが出力側に接続される。

ＤＭＯＳ（Double-Diffused ＭＯＳ）は、パワーＭＯＳＦＥＴの基本的な構造を有するものである。パワーＤＭＯＳは、大電力を取り扱うように設計されたＤＭＯＳのことで、他のパワーデバイスと比較するとスイッチング速度が速く、低電圧領域での変換効率が高い為、２００Ｖ以下の領域で、主に、スイッチング電源や、ＤＣ−ＤＣコンバータ等に用いられる。基本的な構造は、Ｎチャネルタイプの場合、Ｎ＋基板の上に形成されたＮエピタキシャル層表面側に低濃度のＰ型層（Ｐボディ）と高濃度のＮ型層を二重拡散で形成した構造を有し、この構造（単位セル）が多数並列接続されて構成されている。

図１、２に示すように、ＤＭＯＳ２０のドレインＤが抵抗Ｒを介して入力端子１０２に接続されている。この入力端子１０２には、外部電源電圧で規定される外部入力信号Ｖinが入力される。ゲートＧは、内部電源部１０に接続され、常時内部電圧Ｖ_ＤＤが印加される。また、ソースＳは、コンパレータ３０の非反転入力端子３１、及び、定電流源３５に接続されている。ソースＳの出力は、中間出力信号Ｖｍとして出力される。

本実施の形態では、図２に示すように、外部電源電圧を１２Ｖ系、内部電源電圧を５Ｖ系として説明する。

（比較部としてのコンパレータ３０）
コンパレータ３０は、図１、２に示すように、例えば、オペアンプで構成される。コンパレータ３０の非反転入力端子３１には、中間出力信号Ｖｍが印加される。また、定電流源３５の一端が接続される。一方、反転入力端子３２は、リファレンス電圧としての閾値電圧Ｖthが入力される。この閾値電圧Ｖthは、例えば、内部電源部１０の電圧Ｖ_ＤＤの１／２、すなわち、約２.５Ｖに設定される。これらの構成により、コンパレータ３０は、入力信号である中間出力信号Ｖｍを閾値Ｖthと比較することにより内部電源部Ｖ_ＤＤの電圧で規定されるＨｉ／Ｌｏ信号に変換して内部の処理回路４０へ出力信号Ｖoutを出力する。

なお、変形例として、コンパレータ３０は、単純にインバータを使った構成とすることも可能である。インバータの閾値（内部での遷移電圧）と入力電圧を比較することにより、コンパレータとして機能させることができる。インバータを使用することでコンパレータよりも回路面積を小さく構成することができる。

図１、２に示すように、上記説明したＤＭＯＳ２０とコンパレータ３０により、シフト回路部２５を構成する。シフト回路部２５の出力Ｖoutは、処理回路４０の処理を行なうための入力信号となる。

（定電流源３５）
本実施の形態では、プルダウン手段として、定電流源３５を備えている。プルダウン手段は、出力部がＬｏレベルのときに確実にＬｏレベルにするためのものである。定電流源３５の一端は、ＤＭＯＳ２０のソースＳ、コンパレータ３０の反転入力端子３２に接続され、他端は、グランドＧＮＤに接続されている。定電流源３５は、種々の回路により構成可能であり、例えば、トランジスタと抵抗で構成する定電流回路、複数のトランジスタで構成するミラー回路、等である。

（処理回路４０）
処理回路４０は、内部電源５Ｖで動作する、例えば、ロジック回路である。例えば、シフト回路部２５の出力Ｖoutにより所定のロジックにより出力を決定する回路構成とされている。一例を挙げれば、処理回路４０は、出力端子１０４にＬＥＤを接続した場合において、ＬＥＤの点灯、点滅、消灯を外部入力信号Ｖin、シフト回路部２５の出力Ｖoutにより制御するための制御信号を生成するものである。

（出力回路５０）
出力回路５０は、一例を挙げれば、出力端子にＬＥＤを接続した場合において、負荷であるＬＥＤに電流を供給するためのドライバ回路である。例えば、定電流出力、オープンドレイン出力等の回路構成とすることができる。

（レベルシフト装置１の動作）
図３は、ＤＭＯＳのドレイン、ソース間電圧Ｖｄｓとドレイン電流Ｉｄの関係を示し、ゲート、ソース間電圧ＶｇｓをパラメータとしたときのＤＭＯＳの基本特性図である。また、図４（ａ）は、外部入力信号の信号波形、図４（ｂ）は、ＤＭＯＳの中間出力信号波形Ｖｍ、図４（ｃ）は、レベルシフト装置の出力信号Ｖoutの信号波形である。以下、図３、４に基づいて、レベルシフト装置１の動作を説明する。

図３に示すように、ドレイン、ソース間電圧Ｖｄｓがある一定値以上になると、ドレイン電流Ｉｄの値はほとんど変わらずほぼ一定になる。この特性は、ゲート、ソース間電圧Ｖｇｓをパラメータとして変化させた場合も同様である。

図３において、平坦な領域は飽和領域、ドレイン、ソース間電圧Ｖｄｓが小さくＶｄｓの変化に応じてドレイン電流Ｉｄが変化する領域を線形領域という。あるゲート、ソース間電圧Ｖｇｓを設定した場合に、外部入力信号ＶinのＨｉレベルが飽和領域となり、Ｌoレベルがゼロに近い線形領域となるように設定することにより、閾値を適正に設定することにより、外部入力信号Ｖinと同位相の信号を生成することができる。なお、この外部入力信号Ｖinと同位相の信号は、外部入力信号Ｖinに追従する信号であって、外部入力信号Ｖinと位相反転した信号も含まれるものである。

本実施の形態では、図３に示すように、ゲート、ソース間電圧Ｖｇｓが常時オンとなる５Ｖに設定し、特性が平坦になる飽和領域に外部入力信号ＶinのＨｉレベルが、ゼロに近い線形領域に外部入力信号ＶinのＬoレベルが対応するように設定する。

図４（ａ）に示すように、外部入力信号Ｖinを、Ｈｉレベル１２Ｖ、Ｌoレベル０(ゼロ)のパルス信号とする。ドレイン電流Ｉｄは、コンパレータ３０の入力インピーダンスが十分大きいので、ほとんど全部が定電流源３５を介してグランドＧＮＤに流れる。ＤＭＯＳ２０の中間出力信号Ｖｍは、図２を参照すると、外部入力信号Ｖinから定電流源３５の電圧降下分、約０.６Ｖ程度を引いたものであることから、Ｖｍは、例えば、外部電源電圧Ｖ_０に近い値となる。したがって、ＤＭＯＳ２０の中間出力信号Ｖｍは、図４（ｂ）に示すように、外部入力信号Ｖinとほぼ同じレベルの同位相の信号となる。

図４（ｂ）において、コンパレータ３０の閾値電圧Ｖthを０(ゼロ)とＶｍの間に設定する。具体的には、例えば、閾値電圧ＶthをＶ_ＤＤの１／２、すなわち、約２.５Ｖとする。このような設定により、コンパレータ３０の出力、シフト回路部２５の出力Ｖoutは、外部入力信号Ｖinと同位相で、Ｈｉレベル５Ｖ、Ｌoレベル０(ゼロ)のパルス信号となる。このシフト回路部２５の出力Ｖoutは、ロジック回路である処理回路４０の入力信号とすることができる。

（変形例）
図５は、図２で示したレベルシフト装置の変形例であり、ｐチャネルのＤＭＯＳ２１、定電流源にダイオードＤ１、Ｄ２を使用した場合のレベルシフト装置の回路構成図である。ｐチャネルのＤＭＯＳ２１を使用するため、ソースＳが入力側、ドレインＤが出力側に接続されている。ドレインＤにダイオードＤ２、Ｄ１が接続されてグランドＧＮＤに接続されている。ダイオードＤ２、Ｄ１の間がコンパレータ３０の非反転入力端子３１に接続されている。その他の構成は、上記説明した構成と同様である。

このような構成においても、中間出力信号Ｖｍは、外部入力信号ＶinからダイオードＤ１の電圧降下分、約０.６Ｖ程度を引いたものであることから、例えば、外部電源電圧Ｖ_０に近い値である。したがって、ＤＭＯＳ２１の中間出力信号Ｖｍは、図４（ｂ）に示すのと同様に、外部入力信号Ｖinとほぼ同じレベルの同位相の信号となる。

また、定電流源３５、ダイオードＤ１の代わりに、プルダウン抵抗を使用することも可能である。プルダウン抵抗値を十分小さい値に設定することにより、定電流源３５、ダイオードＤ１と同様に、出力部がＬｏレベルのときに確実にＬｏレベルにするためのプルダウン手段として機能させることが可能である。

（ＩＣ装置１００としての実施形態）
上記説明したレベルシフト装置１を備え、高耐圧素子、処理回路、比較部、及び電源電圧を内部に備えてパッケージングされて形成されたＩＣ装置１００も本実施形態の１つでる。

ＩＣ装置１００は、図１に示すように、内部電源部１０、ＤＭＯＳ２０、コンパレータ３０、定電流源３５、処理回路４０、出力回路５０等をＩＣ内部に備えてパッケージングされて形成されている。ＩＣ装置１００の端子として、バッテリ電源を入力するための電源入力端子１０１、外部入力信号Ｖinが入力される入力端子１０２、グランドＧＮＤ端子１０３、負荷回路が接続される出力端子１０４等が備えられる。なお、入力端子１０２、出力端子１０４は、複数の端子とすることができる。

（実施の形態の効果）
本発明の実施の形態によれば、以下のような効果を有する。
（１）本発明の実施の形態に係るレベルシフト装置１は、ゲートＧに内部電源部１０の電圧Ｖ_ＤＤが印加され、ソースＳ、ドレインＤの一方は、外部から外部入力信号Ｖinが入力され、ソースＳ、ドレインＤの他方は、外部入力信号Ｖinと同位相の中間出力信号Ｖｍを出力する高耐圧素子と、中間出力信号Ｖｍを閾値Ｖthと比較することにより内部電源部１０の電圧Ｖ_ＤＤで規定されるＨｉ／Ｌｏ信号に変換して内部の処理回路４０へ出力する比較部と、を備え、高耐圧素子としてのＤＭＯＳ２０、比較部としてのコンパレータ３０、処理回路４０、及び内部電源部１０を内部に有して構成されている。ＤＭＯＳ２０を高耐圧素子であるＤＭＯＳとして構成するので、外部入力信号Ｖinが内部電源部１０の電圧Ｖ_ＤＤを超える場合でも破壊されない。すなわち、ドレイン電圧Ｖｄｓは、外部入力信号Ｖinに応じて変化するが、ＤＭＯＳの電圧降下分のほとんどをこのＤＭＯＳで負担するため、中間出力信号Ｖｍが、後段の低耐圧素子（コンパレータ３０、処理回路４０等）の破壊電圧を超えることがない。
（２）上記の構成により、バッテリ電圧入力可能な回路をＩＣ内に取り込み、直接バッテリ電庄での入力を受けられるようにした。入力回路は、高耐圧素子を使用し、閾値を５Ｖ以下とすることで、バッテリ電圧駆動でない、５Ｖでの入力も可能な構成とすることにより、同一ＩＣ内で、５Ｖ入力、バッテリ電圧入力の両方に対応可能で、異なる電圧系に対応可能なレベルシフト装置が可能となる。
（３）また、外付け回路レスで、バッテリ電圧の入力ができるため、部品費低減、基板面積低減の効果がある。また、バッテリ入力仕様、５Ｖ入力仕様の両方の車両に同じＩＣを使うことができ、量産効果によるＩＣ価格の低減が見込めるという効果を有する。

以上、本発明のいくつかの実施の形態及び変形例を説明したが、これらの実施の形態及び変形例は、一例に過ぎず、特許請求の範囲に係る発明を限定するものではない。また、これら新規な実施の形態及び変形例は、その他の様々な形態で実施されることが可能であり、本発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更等を行うことができる。また、これら実施の形態及び変形例の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない。さらに、これら実施の形態及び変形例は、発明の範囲及び要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…レベルシフト装置、１０…内部電源部、２０…ＤＭＯＳ、２５…シフト回路部、３０…コンパレータ、３１…非反転入力端子、３２…反転入力端子、３５…定電流源、４０…処理回路、５０…出力回路、１００…ＩＣ装置、１０１…電源入力端子、１０２…入力端子、１０３…グランドＧＮＤ端子、１０４…出力端子

Claims

電源入力端子を介して入力する外部電源から供給される外部電源電圧に基づいて内部電圧を生成する内部電源部と、
前記内部電源部が生成した前記内部電圧で動作する処理回路と、
前記処理回路の出力信号に基づいて出力端子に電流を供給する出力回路と、
ゲートに前記内部電源部の前記内部電圧が印加され、ソース、ドレインの一方は、入力端子を介して外部から外部入力信号が入力され、前記ソース、ドレインの他方は、前記外部入力信号と同位相の中間出力信号を出力する高耐圧素子、前記高耐圧素子の前記ソース、ドレインの他方に接続され、前記中間出力信号がＬｏレベルのときに確実にＬｏレベルにするための定電流源、及び前記中間出力信号を閾値と比較することにより前記内部電源部の前記内部電圧で規定されるＨｉ／Ｌｏ信号に変換して前記処理回路へ出力する比較部を有するシフト回路部と、
を備え、
前記内部電源部、前記処理回路、前記出力回路及び前記シフト回路部がパッケージングされたＩＣ装置。
前記出力端子は、発光素子に接続され、
前記処理回路は、前記シフト回路部から出力される前記Ｈｉ／Ｌｏ信号に基づいて前記発光素子の点灯、点滅、消灯を制御するための制御信号を生成して前記出力回路に出力する、
請求項１に記載のＩＣ装置。
複数の前記シフト回路部と、
複数の前記シフト回路部ごとに設けられた前記入力端子と、
前記入力端子に応じて設けられた複数の前記出力端子と、
を備えた、
請求項１又は２に記載のＩＣ装置。
前記高耐圧素子は、ＤＭＯＳ素子（Double-Diffused ＤＭＯＳ）である、
請求項１乃至３のいずれか１項に記載のＩＣ装置。
前記高耐圧素子は、前記ゲートに前記内部電源部の前記内部電圧が印加され、前記外部入力信号がＨｉレベル信号のときに、前記ドレインと前記ソース間を流れるドレイン電流が飽和する飽和領域となるように設定されている、
請求項１乃至４のいずれか１項に記載のＩＣ装置。
前記比較部は、非反転入力端子には前記中間出力信号が印加されると共に前記定電流源の一端が接続され、反転入力端子には前記閾値を形成するための閾値電圧が入力するコンパレータである、
請求項１乃至５のいずれか１項に記載のＩＣ装置。
前記高耐圧素子は、前記ソースが前記入力端子側であり、前記ドレインが前記中間出力信号を出力する出力側であるｐＤＭＯＳ素子であり、
前記定電流源は、第１のダイオード及び第２のダイオードを有し、前記ドレインに前記第２のダイオード及び前記第１のダイオードの順に接続され、
前記第１のダイオードが接地され、
前記第２のダイオードと前記第１のダイオードの間が前記比較部の前記非反転入力端子に接続された、
請求項６に記載のＩＣ装置。
前記外部入力信号は、少なくとも車両のバッテリ電源電圧で規定される信号を含む、
請求項１乃至７のいずれか１項に記載のＩＣ装置。