JP4641660B2 - レベルシフト回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、特に相補型半導体デバイス内の電圧振幅レベルを変換するためのレベルシフト回路に関するものである。
【0002】
【従来の技術】
最近の半導体デバイスでは、高集積回路化の要求に伴って、デバイス内に動作電圧の異なる回路が混在するような場合には、これらの回路間においてパルス信号の電圧振幅の変換による動作電圧変換を行なうためのレベルシフト回路を各回路間に設ける必要が生じる。
【0003】
図5は、従来のレベルシフト回路10の回路構成を示す図である。
レベルシフト回路10は、上流側に配置される入力駆動回路30から入力される電圧振幅レベルを別の電圧振幅レベルに変換することを目的としている。
【0004】
入力駆動回路30は、高電圧V1および接地電圧GNDをそれぞれ供給する電流配線L1およびL2と、高耐圧のPチャンネルMOSトランジスタPT1および高耐圧のNチャンネルMOSトランジスタNT1とを含む。
【0005】
高耐圧のPチャンネルMOSトランジスタPT2と高耐圧のNチャンネルMOSトランジスタNT2とは、高電圧V1の電流配線L1と接地電圧GNDの電流配線L2との間にノードN1を介して直列に接続される。また、それぞれのゲート電極は、入力信号INを受ける。この入力信号INに応じて、NチャンネルMOSトランジスタNT2およびPチャンネルMOSトランジスタPT2の一方がオンし、ノードN1は、高電圧V1の電流配線L1または接地電圧GNDの電流配線L2と電気的に結合される。
【0006】
レベルシフト回路10は、低電圧V2(V1>V2)および接地電圧GNDをそれぞれ供給する電流配線L3およびL2と、高耐圧のPチャンネルMOSトランジスタPT1、高耐圧のNチャンネルMOSトランジスタNT1、低耐圧のPチャンネルMOSトランジスタPPT1および低耐圧のNチャンネルMOSトランジスタNNT1とを含む。
【0007】
高耐圧のPチャンネルMOSトランジスタPT1と高耐圧のNチャンネルMOSトランジスタNT1とは、低電圧V2の電流配線L3と接地電圧GNDの電流配線L2との間にノードN2を介して直列に接続される。また、それぞれのゲート電極は、入力駆動回路30のノードN1から入力を受ける。低耐圧のPチャンネルMOSトランジスタPPT1と低耐圧のNチャンネルMOSトランジスタNNT1とは、低電圧V2の電流配線L2と接地電圧GNDの電流配線L2との間にノードN3を介して直列に接続される。また、それぞれのゲート電極は、ノードN2からの入力を受ける。
【0008】
レベルシフト回路10においては、入力駆動回路30によってノードN1に出力される信号に応じて高耐圧のトランジスタNT1もしくはPT1がオンすることによって、ノードN2は、低電圧V2の電流配線L3または接地電圧GNDの電流配線L2と電気的に結合される。さらに、ノードN2の電圧に応じて、低耐圧のトランジスタNNT1もしくはPPT1がオンすることによって、出力信号OUTは、ノードN3が低電圧V2の電流配線L3または接地電圧GNDの電流配線L2と電気的に結合されることにより生成される。
【0009】
たとえば、レベルシフト回路10は、0〜3.3Vの電圧振幅レベルを0〜1.8Vに変換する。これに対応して、高電圧V1=3.3V、低電圧V2=1.8Vとする。また、入力信号INは、0〜3.3Vの電圧振幅を有する。
【0010】
高耐圧のPチャンネルMOSトランジスタPT1,PT2、高耐圧のNチャンネルMOSトランジスタNT1,NT2は、3.3V耐圧用に設計されている。
【0011】
また、低耐圧のPチャンネルMOSトランジスタPPT1および低耐圧のNチャンネルMOSトランジスタNNT1は、1.8V耐圧用に設計されており、3.3V用と比較して高速に動作することができる。
【0012】
レベルシフト回路10の動作について説明する。
入力駆動回路30においては、入力信号INによって高耐圧のNチャンネルMOSトランジスタNT1または高耐圧のPチャンネルMOSトランジスタPT1がオンし、ノードN1には、0〜3.3V振幅の信号が生成される。
【0013】
レベルシフト回路10は、3.3V用の高耐圧のNチャンネルMOSトランジスタNT1およびNT2を含むため、ノードN1から3.3Vの電圧が伝達されても破壊されることなく高耐圧のトランジスタがオンし、ノードN2は、低電圧V2または接地電圧GNDの電流配線L2と電気的に結合される。したがって、ノードN2の電圧は、0〜1.8Vとなり1.8V用の低耐圧のトランジスタは破壊されることなく動作し、0〜1.8Vに変換して信号OUTをノードN3に出力することができる。
【0014】
【発明が解決しようとする課題】
しかしながら、一般的に高耐圧のトランジスタの閾値電圧は、高く設計される。たとえば、PチャンネルMOSトランジスタの動作電流は、ゲートソース間電圧|Vgs|と閾値電圧|Vth|との関係で決まる。3.3V用トランジスタでは、閾値電圧Vthは、0.8V程度になる。
【0015】
ここで、再び図5を参照して上述した例を考えると、レベルシフト回路10において、高耐圧のPチャンネルMOSトランジスタPT1のゲートソース間電圧Vgsの最大値は、高耐圧のPチャンネルMOSトランジスタPT1が低電圧V2=1.8Vで駆動されているため1.8Vに過ぎない。したがって、高耐圧のPチャンネルMOSトランジスタPT1は、通常は3.3Vで駆動される場合の動作電流に比べて、1.8Vで使用される場合の動作電流は、小さくなる。
【0016】
したがって、従来の技術のレベルシフト回路10の動作速度は、3.3V用トランジスタを1.8Vの電源電圧で駆動したことにより3.3V用トランジスタを3.3Vで駆動させる場合に比べて遅くならざるを得ないという問題点があった。
【0017】
また、低電圧側が1V程度と低い場合、高耐圧のトランジスタの閾値電圧|Vth|が1Vに占める割合が非常に大きくなり、顕著に動作速度が劣化する。
【0018】
従来のレベルシフト回路10の構成では、閾値電圧以下の低電圧たとえば、0〜0.5Vに電圧振幅レベルを降圧しようとしてもトランジスタが動作しないという問題があった。
【0019】
本発明の目的は、高速にレベル変換を行なうレベルシフト回路を提供することである。
【0020】
【課題を解決するための手段】
本発明のレベルシフト回路は、第1の電圧と第1の電圧よりも低い第2の電圧との間に内部ノードを介して直列に接続され、入力信号に応じて第1、第2の電圧のいずれか一方を内部ノードに供給するための複数の第1のトランジスタと、内部ノードと第2の電圧との間に接続され、内部ノードの電圧レベルを調整するためのレベル制御回路と、第2の電圧と第2の電圧よりも高く第1の電圧よりも低い第3の電圧との間に出力ノードを介して直列に接続され、内部ノードの電圧レベルに応じて第2、第3の電圧のいずれか一方を出力ノードに供給するための複数の第2のトランジスタとを備え、第2のトランジスタのゲート耐圧は、第1のトランジスタのゲート耐圧よりも低い。
【0021】
好ましくは、レベル制御回路は、内部ノードの電圧レベルを第3の電圧の電圧レベルに設定する。
【0022】
好ましくは、レベル制御回路は、内部ノードの電圧レベルを複数の第2のトランジスタのゲート耐圧を考慮して、第3の電圧の電圧レベルよりも高く設定する。
【0023】
特に、レベル制御回路は、所定の順方向オン電圧により導通するダイオードを含み、ダイオードのアノードは、内部ノードと電気的に結合される、ダイオードのカソードは、第2の電圧と電気的に結合される。
【0024】
特に、レベル制御回路は、内部ノードと第2の電位との間に電気的に結合されて内部ノードが所定の電圧レベル以上になった時に導通する第3のトランジスタを含む。
【0025】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付しその説明は繰返さない。
【0026】
(実施の形態1)
図1は、本発明の実施の形態1のレベルシフト回路20の回路構成を示す図である。
【0027】
入力駆動回路30は、入力信号INに応じて、0〜V1の電圧振幅を有する信号をノードN1に出力する。
【0028】
入力駆動回路30については、図5に示したのと同様なのでその詳細な説明は、繰り返さない。
【0029】
レベルシフト回路20は、入力駆動回路30のノードN1から入力される電圧振幅レベルを受けて別の電圧振幅レベルに変換することを目的としている。
【0030】
レベルシフト回路20は、高電圧V1、低電圧V2(V1>V2)および接地電圧GNDをそれぞれ供給する電流配線L1,L3,およびL2と、高耐圧のPチャンネルMOSトランジスタPT1と、高耐圧のNチャンネルMOSトランジスタNT1と、低耐圧のPチャンネルMOSトランジスタPPT1と、低耐圧のNチャンネルMOSトランジスタNNT1と、レベル制御回路70とを含む。
【0031】
高耐圧のPチャンネルMOSトランジスタPT1と、NチャンネルMOSトランジスタNT1とは、高電圧V1の電流配線L1と接地電圧GNDの電流配線L2との間にノードN2を介して、直列に接続され、それぞれのゲート電極は、入力駆動回路30のノードN1と結合される。
【0032】
低耐圧のPチャンネルMOSトランジスタPPT1と、低耐圧のNチャンネルMOSトランジスタNNT1とは、低電圧V2の電流配線L2と接地電圧GNDの電流配線L2との間にノードN3を介して、直列に接続され、それぞれのゲート電極は、ノードN2と結合される。
【0033】
レベルシフト回路20においては、入力駆動回路30によってノードN1に出力される信号に応じて高耐圧のトランジスタNT1もしくはPT1がオンすることによって、ノードN2は、高電圧V1の電流配線L1または接地電圧GNDの電流配線L2と電気的に結合される。さらに、ノードN2の電圧に応じて、低耐圧のトランジスタNNT1もしくはPPT1がオンすることによって、出力信号OUTは、ノードN3が低電圧V2の電流配線L3または接地電圧GNDの電流配線L2と電気的に結合されることにより生成される。
【0034】
レベル制御回路70は、ノードN2の電圧を調整するために設けられ、ノードN2および接地電圧GNDの電流配線L2の間に高耐圧のNチャンネルMOSトランジスタNT1と並列に接続される。
【0035】
ここで、低電圧側の低耐圧のトランジスタが破壊されないためにはノードN2の最大電圧N2maxは、所定の電圧レベルに設定する必要があり下式のように定まる。
【0036】
ここで、レベル制御回路70のインピーダンスをZ1、高耐圧の用PチャンネルMOSトランジスタがオンとなったときの等価オン抵抗をTR1とするとノードN2の最大電圧N2maxは、
N2max=V1×Z1/(Z1+TR1)・・・(式1)
となる。また、式1を変形して、
Z1=N2max×TR1/(V1−N2max)・・・(式2)
とすることができる。
【0037】
ここで、高電圧V1=3.3V、低電圧V2=1.8Vとし、入力信号IN=0〜3.3Vが入力されるものとする。
【0038】
たとえば、ノードN2の最大電圧N2maxは、低電圧側の低耐圧のトランジスタが1.8V耐圧用である場合には、そのゲート耐圧を考慮してN2max=V2=1.8Vに設定することができる。
【0039】
TR1=500Ωの場合は、式2によりインピーダンスZ1=600Ωに設計するようにすればよい。この場合には、レベル制御回路70のリーク電流は、3mA(=1.8V/600Ω)である。
【0040】
したがって、上述のように設計することにより低電圧側の低耐圧のトランジスタが破壊されることなくオンとなる。ノードN3は、低電圧V2または接地電圧GNDの電流配線L2と電気的に結合されて0〜1.8Vに変換された電圧を信号OUTとして出力する。
【0041】
この方式により、ノードN2の電圧を式1を用いてオン抵抗TR1とインピーダンスZ1とを調整することにより可変とし、低耐圧のトランジスタの閾値電圧よりも非常に低い電圧振幅レベルへのシフトも可能となるというメリットがある。
【0042】
さらに高耐圧のPチャンネルMOSトランジスタPT1のソース側は、高電圧V1=3.3Vと接続されており、高耐圧のPチャンネルMOSトランジスタPT1のゲートソース間電圧Vgsの最大値は3.3Vである。したがって、高耐圧のPチャンネルMOSトランジスタPT1は、3.3Vで駆動されているためレベルシフト回路20の電圧振幅レベル変換動作を高速化させることができる。
【0043】
(実施の形態2)
本発明の実施の形態2においては、実施の形態1と異なる、ノードN2の最大電圧N2maxの設計方式について説明する。
【0044】
実施の形態1では,低電圧側のトランジスタの耐圧を考慮してノードN2の最大電圧N2max=低電圧V2となるように設計したが使用する半導体プロセスによっては、たとえば、低電圧用トランジスタのゲート耐圧は、3.3Vには、耐えられないが1.8Vよりは大きい2.5Vには耐えられるように設計される場合が存在する。
【0045】
したがって、このような場合には、V1>N2max>V2となるようにZ3maxを設計することができる。
【0046】
たとえば、ノードN2の最大電圧N2max=2.5Vに設定することを考える。高電圧V1=3.3V、低電圧V2=1.8V、オン抵抗TR1=500Ωとすると、実施の形態1に示した式2により、Z1=1562.5Ωにレベル制御回路70を設計することにより達成される。
【0047】
この方式によれば、Z1の値を実施の形態1の値よりも大きく設定することができるため、レベル制御回路70へのリーク電流が減少する。この結果、レベルシフト回路20における電圧振幅レベル変換動作のさらなる高速化および低消費電力化が図られるというメリットがある。
【0048】
(実施の形態3)
実施の形態3には、レベル制御回路70の構成のバリエーションを示す。
【0049】
図2は、レベル制御回路70の回路構成を示す図である。
レベル制御回路70は、抵抗素子R1とダイオードD1とを含む。
【0050】
抵抗素子R1は、ダイオードD1のアノードと直列に接続される。
抵抗素子R1は、ノードN2と結合される。また、ダイオードD1のカソードは、接地電圧GNDの電流配線L2と結合される。
【0051】
ダイオードの順方向特性により、レベル制御回路70は、そのダイオードD1の端子間電圧が、順方向オン電圧VDNを越えないと導通しない。
【0052】
一般的にダイオードのオン電圧VDNは、0.8V程度であり、ツェナーダイオードでは、もっと高い値となる。
【0053】
したがって、ノードN2の最大電圧N2maxは、実施の形態1と同様にして、
N2max=VDN+(V1−VDN)×(R1/(TR1+R1))・・・(式3)
となり、抵抗素子R1のインピーダンスは、
R1=TR1×(N2max−VDN)/(V1−N2max)
となる。
【0054】
実施の形態1と同様の条件で、高電圧V1=3.3V、低電圧V2=N2max=1.8V、TR1=500Ω、VDN=0.8Vとすれば、抵抗素子R1のインピーダンスは、R1=333.33Ωになる。
【0055】
したがって、レベル制御回路70の抵抗素子R1を当該値に設計することにより、ノードN2の最大電圧N2max=1.8Vとすることができる。
【0056】
ここで、抵抗素子R1にかかる電圧は、1Vが最大であるから、リーク電流は、3mAとなり、実施の形態1と同値である。
【0057】
しかし、ノードN2がダイオードD1のオン電圧VDNに達するまでの間はレベル制御回路70に電流が流れないためPチャンネルMOSトランジスタPT1の駆動力が最大限発揮される。この結果、レベルシフト回路20の電圧振幅レベル変換動作がさらに高速化される。
【0058】
なお、ノードN2の最大電圧N2max>低電圧V2としても低電圧側の低耐圧のトランジスタのゲート耐圧が破壊されない時は、実施の形態2と同様にしてノードN2の最大電圧N2maxを設計することも可能である。これによりノードN2の最大電圧N2max=低電圧V2とする場合よりもさらにレベルシフト回路20の電圧振幅レベル変換動作が高速化される。
【0059】
(実施の形態3の変形例1)
図3は、実施の形態3に従うレベル制御回路70の変形例を示す図である。
【0060】
レベル制御回路70は、抵抗素子R1と、2個のダイオードD1とを含む。
抵抗素子R1と、2個のダイオードD1とは、それぞれ直列に接続される。
【0061】
抵抗素子R1は、直列に接続されたダイオードD1のアノードと直列に接続される。
【0062】
抵抗素子R1は、ノードN2と結合される。また、直列に接続されたダイオードD1のカソードは、接地電圧GNDの電流配線L2と結合される。
【0063】
ダイオードの順方向特性により、レベル制御回路70は、直列に接続されたダイオードD1の端子間電圧が順方向オン電圧を越えないと導通しない。
【0064】
たとえば、通常のダイオードのオン電圧が0.8Vであるとすると、直列に接続されたダイオードD1の端子間電圧が0.8V×2=1.6Vとなるまでは、リーク電流が発生しないため、PチャンネルMOSトランジスタPT1の駆動力が最大限発揮され実施の形態3に比べてさらにレベルシフト回路20の電圧振幅レベル変換動作が高速化される。
【0065】
なお、ノードN2の最大電圧N2max>低電圧V2としても低電圧側の低耐圧のトランジスタのゲート耐圧が破壊されない時は、実施の形態2と同様にしてノードN2の最大電圧N2maxを設計することも可能である。これによりノードN2の最大電圧N2max=低電圧V2のときよりもさらに高速化される。
【0066】
(実施の形態3の変形例2)
図4は、実施の形態3に従うレベル制御回路70の変形例を示す図である。
【0067】
レベル制御回路70は、抵抗素子R1と、トランジスタTRとを含む。
抵抗素子R1と、トランジスタFETとは直列に接続され、そのゲート電極は、抵抗素子の出力を受ける。
【0068】
レベル制御回路70は、トランジスタFETに閾値電圧を越える電圧がかかるまで導通しない。
【0069】
たとえば、トランジスタFETの閾値電圧が0.7Vであるとすると、トランジスタFETの端子間電圧が0.7Vになるまでリーク電流は、発生しない。
【0070】
したがって、PチャンネルMOSトランジスタPT1の駆動力が最大限発揮されレベルシフト回路20の電圧振幅レベル変換動作が高速化される。
【0071】
なお、ノードN2の最大電圧N2max>低電圧V2としても低電圧側の低耐圧のトランジスタのゲート耐圧が破壊されない時は、実施の形態2と同様にしてノードN2の最大電圧N2maxを設計することも可能である。これによりノードN2の最大電圧N2max=低電圧V2のときよりもさらに高速化される。
【0072】
また、トランジスタFETを多段接続することによりさらに高速化が図れる。
なお、ノードN2の最大電圧N2max>低電圧V2としても低電圧側の低耐圧のトランジスタのゲート耐圧が破壊されない時は、実施の形態2と同様にしてノードN2の最大電圧N2maxを設計することも可能である。これによりノードN2の最大電圧N2max=低電圧V2のときよりもさらに高速化される。
【0073】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0074】
【発明の効果】
請求項1および2記載のレベルシフト回路は、高耐圧のトランジスタを高電圧で駆動し、また、レベル制御回路により内部ノードの電圧を調整することにより、低耐圧のトランジスタのゲート耐圧を破壊することなく電圧振幅レベルを高速に変換することができる。
【0075】
また、請求項3記載のレベルシフト回路は、レベル制御回路により内部ノードの電圧をさらに低耐圧のトランジスタのゲート耐圧を考慮して、上げることにより、電圧振幅レベルをさらに高速に変換することができる。
【0076】
特に、請求項4および請求項5記載のレベルシフト回路は、ダイオードまたはトランジスタを用いることによりレベルシフト回路の電圧振幅レベルをさらに高速に変換することができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1のレベルシフト回路20の回路構成を示す図である。
【図2】 レベル制御回路70の回路構成を示す図である。
【図3】 実施の形態3に従うレベル制御回路70の変形例を示す図である。
【図4】 実施の形態3に従うレベル制御回路70の変形例を示す図である。
【図5】 従来のレベルシフト回路10の回路構成を示す図である。
【符号の説明】
10,20 レベルシフト回路、30 入力駆動回路、70 レベル制御回路。
Claims (2)
- 第1の電源と内部ノードとの間に接続された第1のトランジスタと、
前記内部ノードと接地電源との間に接続された第2のトランジスタと、
前記内部ノードと前記接地電源との間に接続され、前記内部ノードの電圧レベルを調整するためのレベル制御回路と、
前記第1の電源の電圧よりも低い電圧を有する第2の電源と出力ノードとの間に接続された第3のトランジスタと、
前記出力ノードと接地電源との間に接続された第4のトランジスタとを備え、
前記レベル制御回路は、抵抗と、前記抵抗と直列に接続され、前記内部ノードが所定の電圧レベル以上になった時に導通するダイオードとを含み、
前記第3および第4のトランジスタのゲート耐圧は、前記第1および第2のトランジスタのゲート耐圧よりも低く、
前記第1および第2のトランジスタは、入力信号に応じていずれか一方がオン状態となり、
前記第1のトランジスタがオン状態の場合は、前記第1のトランジスタのオン抵抗と前記レベル制御回路のインピーダンスによって、前記第1の電源の電圧から前記ダイオードのオン電圧を引いた値が分圧されて前記内部ノードに供給され、
前記内部ノードの電圧に応じて、前記第3および第4のトランジスタのいずれか一方がオン状態となる、レベルシフト回路。 - 第1の電源と内部ノードとの間に接続された第1のトランジスタと、
前記内部ノードと接地電源との間に接続された第2のトランジスタと、
前記内部ノードと前記接地電源との間に接続され、前記内部ノードの電圧レベルを調整するためのレベル制御回路と、
前記第1の電源の電圧よりも低い電圧を有する第2の電源と出力ノードとの間に接続された第3のトランジスタと、
前記出力ノードと接地電源との間に接続された第4のトランジスタとを備え、
前記レベル制御回路は、抵抗と、前記抵抗と直列に接続され、前記内部ノードが所定の電圧レベル以上になった時に導通する第5のトランジスタとを含み、
前記第3および第4のトランジスタのゲート耐圧は、前記第1および第2のトランジスタのゲート耐圧よりも低く、
前記第1および第2のトランジスタは、入力信号に応じていずれか一方がオン状態となり、
前記第1のトランジスタがオン状態の場合は、前記第1のトランジスタのオン抵抗と前記レベル制御回路のインピーダンスによって、前記第1の電源の電圧から前記第5のトランジスタのオン電圧を引いた値が分圧されて前記内部ノードに供給され、
前記内部ノードの電圧に応じて、前記第3および第4のトランジスタのいずれか一方がオン状態となる、レベルシフト回路。
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