JPH07105709B2 - 電圧変換回路 - Google Patents
電圧変換回路Info
- Publication number
- JPH07105709B2 JPH07105709B2 JP61112495A JP11249586A JPH07105709B2 JP H07105709 B2 JPH07105709 B2 JP H07105709B2 JP 61112495 A JP61112495 A JP 61112495A JP 11249586 A JP11249586 A JP 11249586A JP H07105709 B2 JPH07105709 B2 JP H07105709B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- output
- circuit
- transistor
- mosfet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Control Of Electrical Variables (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路に用いて好適な電圧変換回路
に関し、特に、低電圧の論理入力信号を高電圧のプッシ
ュプル出力に変換する電圧変換回路に関する。
に関し、特に、低電圧の論理入力信号を高電圧のプッシ
ュプル出力に変換する電圧変換回路に関する。
半導体素子により構成された電子装置においては、例え
ばディスプレイデバイスのように、かなり高い信号電圧
を必要とするものがあるが、いわゆる集積回路では比較
的低い電圧（通常20V以下）しか出力できないので、従
来は、集積回路素子と、高電圧信号を必要とする装置と
の間に、例えば高耐圧トランジスタ、ダイオード等のデ
ィスクリート部品により構成された電圧変換回路を介挿
することにより、相互の接続を実現していた。
ばディスプレイデバイスのように、かなり高い信号電圧
を必要とするものがあるが、いわゆる集積回路では比較
的低い電圧（通常20V以下）しか出力できないので、従
来は、集積回路素子と、高電圧信号を必要とする装置と
の間に、例えば高耐圧トランジスタ、ダイオード等のデ
ィスクリート部品により構成された電圧変換回路を介挿
することにより、相互の接続を実現していた。
しかしながら、近年の電子装置全体の縮小化、低消費電
力化の強い要求に応えていくためには、前述の外付回路
によらずに、電圧変換を集積回路素子内に実現していく
必要があるが、かかる高電圧振幅を可能とする電圧変換
回路を集積回路内に、特にMOS電界効果トランジスタ（F
ET）により構成する場合、当該FETの絶縁耐圧で決まる
比較的低い電圧までしか出力振幅を得ることができな
い。
力化の強い要求に応えていくためには、前述の外付回路
によらずに、電圧変換を集積回路素子内に実現していく
必要があるが、かかる高電圧振幅を可能とする電圧変換
回路を集積回路内に、特にMOS電界効果トランジスタ（F
ET）により構成する場合、当該FETの絶縁耐圧で決まる
比較的低い電圧までしか出力振幅を得ることができな
い。
第２図に従来から知られている電圧変換のための典型的
な回路の一例を示す。第２図において、10は低電圧電源
VD1で駆動される論理回路、11および12はＰ型MOSFET、1
3および14は、それぞれＰ型MOSFET12および11と直列に
接続されるＮ型MOSFETである。MOSFET11と14および12と
13を、高電圧電源VD2と基準電位（接地電位）との間
に、それぞれ、直列に接続する。MOSFET14のゲートには
論理回路10の出力を直接に供給する。MOSFET13のゲート
には論理回路10の出力を、低電圧電源VD1で駆動される
インバータ15を介して供給する。MOSFET14および13の各
出力をMOSFET12および11のゲートに供給する。なお、以
下において、VD1およびVD2は、それぞれ低電圧電源およ
び高電圧電源またはそれらの電位もしくは電圧を示す。
な回路の一例を示す。第２図において、10は低電圧電源
VD1で駆動される論理回路、11および12はＰ型MOSFET、1
3および14は、それぞれＰ型MOSFET12および11と直列に
接続されるＮ型MOSFETである。MOSFET11と14および12と
13を、高電圧電源VD2と基準電位（接地電位）との間
に、それぞれ、直列に接続する。MOSFET14のゲートには
論理回路10の出力を直接に供給する。MOSFET13のゲート
には論理回路10の出力を、低電圧電源VD1で駆動される
インバータ15を介して供給する。MOSFET14および13の各
出力をMOSFET12および11のゲートに供給する。なお、以
下において、VD1およびVD2は、それぞれ低電圧電源およ
び高電圧電源またはそれらの電位もしくは電圧を示す。
ここで、論理回路10からの入力信号およびインバータ15
の振幅は通常前段の論理回路の低電源電圧VD1まで（例
えば０〜5V）となり、出力信号の振幅は高電源電圧VD2
までとなる。
の振幅は通常前段の論理回路の低電源電圧VD1まで（例
えば０〜5V）となり、出力信号の振幅は高電源電圧VD2
までとなる。
かかる回路構成において、入力信号が高レベルになる
と、Ｎ型MOSFET14が導通状態、Ｎ型MOSFET13が非導通状
態となる。このとき、Ｎ型MOSFET14のドレインと接続さ
れたＰ型MOSFET12のゲートが低電位となり、Ｐ型MOSFET
12が導通してＰ型MOSFET12のドレインには高電圧電源V
D2の電位が現れる。また、Ｐ型MOSFET11のゲートは高電
位となり、Ｐ型MOSFET11は非導通となる。従って、Ｐ型
MOSFET12のドレインから出力を取り出せば、高電圧電源
VD2の振幅が得られ、電圧レベルはVD1からVD2へと変換
される。
と、Ｎ型MOSFET14が導通状態、Ｎ型MOSFET13が非導通状
態となる。このとき、Ｎ型MOSFET14のドレインと接続さ
れたＰ型MOSFET12のゲートが低電位となり、Ｐ型MOSFET
12が導通してＰ型MOSFET12のドレインには高電圧電源V
D2の電位が現れる。また、Ｐ型MOSFET11のゲートは高電
位となり、Ｐ型MOSFET11は非導通となる。従って、Ｐ型
MOSFET12のドレインから出力を取り出せば、高電圧電源
VD2の振幅が得られ、電圧レベルはVD1からVD2へと変換
される。
しかしながら、この場合、出力が高電圧レベルにあると
きは、Ｎ型MOSFET13のドレイン・ソース間およびＰ型MO
SFET12のゲート・ソース間に高電源電圧VD2が印加され
る。また、出力が低電圧レベルにあるときは、逆に、Ｎ
型MOSFET14およびＰ型MOSFET11にそれぞれ高電圧が印加
される。
きは、Ｎ型MOSFET13のドレイン・ソース間およびＰ型MO
SFET12のゲート・ソース間に高電源電圧VD2が印加され
る。また、出力が低電圧レベルにあるときは、逆に、Ｎ
型MOSFET14およびＰ型MOSFET11にそれぞれ高電圧が印加
される。
従って、この回路構成の場合、高電源電圧VD2として
は、各々のFETの特にゲート耐圧を保障できる範囲まで
に制限される。通常のMOSFETでは、この範囲は20V程度
までにしかならない。たとえ、特別に設計された高耐圧
MOSFETを用いたとしても、100V以上の高電圧振幅を得る
ことは困難である。
は、各々のFETの特にゲート耐圧を保障できる範囲まで
に制限される。通常のMOSFETでは、この範囲は20V程度
までにしかならない。たとえ、特別に設計された高耐圧
MOSFETを用いたとしても、100V以上の高電圧振幅を得る
ことは困難である。
そこで、本発明の目的は、上述の問題点を解決し、耐圧
性能を向上させると共に高速かつ十分な駆動能力をもつ
電圧変換回路を提供することにある。
性能を向上させると共に高速かつ十分な駆動能力をもつ
電圧変換回路を提供することにある。
本発明は、上述の目的を達成するため、高電圧電源より
電源が供給され、MOS電界効果トランジスタが相補接続
されてなる第１および第２出力トランジスタを有し、低
電圧の論理入力信号を高電圧のプッシュプル出力に変換
する電圧変換回路において、前記低電圧の論理入力信号
によって同一極性の第１および第２出力駆動用トランジ
スタを駆動し、前記第１出力駆動用トランジスタの出力
を前記高電圧電源の電圧を分圧する第１分圧回路と直列
に接続し、該第１分圧回路の分圧点を当該第１出力駆動
用トランジスタと反対極性の前記第１出力トランジスタ
のゲートに接続し、前記第２出力駆動用トランジスタの
出力を、当該第２出力駆動用トランジスタと同一極性の
前記第２出力トランジスタのゲートに供給し、該第２出
力トランジスタのゲートを前記高電圧電源の電圧を分圧
する第２分圧回路の分圧点に接続し、前記第１分圧回路
は第１および第２抵抗の直列回路で構成し、前記第２分
圧回路は第３抵抗とツェナーダイオードとの直列回路で
構成し、前記ツェナーダイオードは前記第２出力トラン
ジスタの最大ゲート電圧におおよそ等しいツェナー電圧
値を有することを特徴としている。
電源が供給され、MOS電界効果トランジスタが相補接続
されてなる第１および第２出力トランジスタを有し、低
電圧の論理入力信号を高電圧のプッシュプル出力に変換
する電圧変換回路において、前記低電圧の論理入力信号
によって同一極性の第１および第２出力駆動用トランジ
スタを駆動し、前記第１出力駆動用トランジスタの出力
を前記高電圧電源の電圧を分圧する第１分圧回路と直列
に接続し、該第１分圧回路の分圧点を当該第１出力駆動
用トランジスタと反対極性の前記第１出力トランジスタ
のゲートに接続し、前記第２出力駆動用トランジスタの
出力を、当該第２出力駆動用トランジスタと同一極性の
前記第２出力トランジスタのゲートに供給し、該第２出
力トランジスタのゲートを前記高電圧電源の電圧を分圧
する第２分圧回路の分圧点に接続し、前記第１分圧回路
は第１および第２抵抗の直列回路で構成し、前記第２分
圧回路は第３抵抗とツェナーダイオードとの直列回路で
構成し、前記ツェナーダイオードは前記第２出力トラン
ジスタの最大ゲート電圧におおよそ等しいツェナー電圧
値を有することを特徴としている。
本発明においては、出力となる一対のＰおよびＮ型高耐
圧MOSFETのゲートを、それぞれ、２つの抵抗による回路
および１つの抵抗とツェナーダイオードによる回路によ
りバイアスする構造としたので、これらMOSFETのゲート
・ソース間にかかる電圧を耐圧内に抑えることができる
と共に、その動作点を通常の論理回路の電圧レベルより
高くすることができ、従って、動作速度を高めることが
できる。
圧MOSFETのゲートを、それぞれ、２つの抵抗による回路
および１つの抵抗とツェナーダイオードによる回路によ
りバイアスする構造としたので、これらMOSFETのゲート
・ソース間にかかる電圧を耐圧内に抑えることができる
と共に、その動作点を通常の論理回路の電圧レベルより
高くすることができ、従って、動作速度を高めることが
できる。
さらに、これら一対のＰおよびＮ型高耐圧MOSFETのゲー
トは、同一極性の高耐圧MOSFETにより駆動する構造とし
たので、その動作電圧レベルを揃えることができ、従っ
て、前述のＰおよびＮ型高耐圧MOSFETは完全に同期して
動作し、完全な相補動作を実現できる。
トは、同一極性の高耐圧MOSFETにより駆動する構造とし
たので、その動作電圧レベルを揃えることができ、従っ
て、前述のＰおよびＮ型高耐圧MOSFETは完全に同期して
動作し、完全な相補動作を実現できる。
以下に図面を参照して本発明を詳細に説明する。
本発明の一実施例を第１図に示す。第１図において、一
点鎖線ブロックで示す電圧変換回路が半導体集積回路の
要部として構成される。
点鎖線ブロックで示す電圧変換回路が半導体集積回路の
要部として構成される。
第１図に示す電圧変換回路は、互いに直列接続された高
耐圧のＰ型MOSFET1とＮ型MOSFET2とが高電圧電源V
D2（例えば150V）で動作する出力段を構成している。こ
の出力段の高耐圧のMOSFET1および２のゲートは、それ
ぞれ、個別に、前段の出力段駆動回路に接続される。
耐圧のＰ型MOSFET1とＮ型MOSFET2とが高電圧電源V
D2（例えば150V）で動作する出力段を構成している。こ
の出力段の高耐圧のMOSFET1および２のゲートは、それ
ぞれ、個別に、前段の出力段駆動回路に接続される。
すなわち、高電圧電源VD2に接続されている出力段のＰ
型MOSFET1のゲートは、Ｎ型高耐圧MOSFET3により駆動さ
れ、かつ、このＮ型高耐圧MOSFET3は、そのドレイン
に、抵抗値がそれぞれR1およびR2の直列接続抵抗５およ
び６を介して高電圧電源VD2に接続してある。ここで、
これら抵抗５と６の中間接続点が、上述の高電圧電源側
のＰ型高耐圧MOSFET1のゲートに接続されている。従っ
て、２つの抵抗５と６によって分圧された電位により、
このＰ型高耐圧MOSFET1のゲートはそのソース電位側に
バイアスされることになる。
型MOSFET1のゲートは、Ｎ型高耐圧MOSFET3により駆動さ
れ、かつ、このＮ型高耐圧MOSFET3は、そのドレイン
に、抵抗値がそれぞれR1およびR2の直列接続抵抗５およ
び６を介して高電圧電源VD2に接続してある。ここで、
これら抵抗５と６の中間接続点が、上述の高電圧電源側
のＰ型高耐圧MOSFET1のゲートに接続されている。従っ
て、２つの抵抗５と６によって分圧された電位により、
このＰ型高耐圧MOSFET1のゲートはそのソース電位側に
バイアスされることになる。
他方、出力段のＮ型高耐圧MOSFET2のゲートは、Ｎ型高
耐圧MOSFET4により駆動され、かつこのドレインは抵抗
値R3の抵抗７を介して高電圧電源VD2に接続されると共
に、ツェナーダイオード８を介して接地電位に接続され
ている。
耐圧MOSFET4により駆動され、かつこのドレインは抵抗
値R3の抵抗７を介して高電圧電源VD2に接続されると共
に、ツェナーダイオード８を介して接地電位に接続され
ている。
さらに、前述の２つの出力段駆動用のＮ型高耐圧MOSFET
3および４のゲートは、通常の低電圧電源VD1（例えば5
V）で動作する論理回路10の出力に共通接続される。
3および４のゲートは、通常の低電圧電源VD1（例えば5
V）で動作する論理回路10の出力に共通接続される。
今、上述のような回路構成において、論理回路10が高レ
ベルの出力信号を出力したとすると、２つの出力段駆動
用Ｎ型高耐圧MOSFET3および４は、導通状態となる。こ
のとき、出力段のＰ型高耐圧MOSFET1のゲート電位は、
Ｎ型高耐圧MOSFET3を流れる電流IDS3により、高電圧電
源電位VD2によりIDS3×R1だけ低くなる。従って、この
値がＰ型高耐圧MOSFET1の閾値電圧Vthpより大きくなる
ようにR1を設定しておけば、出力段のＰ型高耐圧MOSFET
1は導通状態となる。
ベルの出力信号を出力したとすると、２つの出力段駆動
用Ｎ型高耐圧MOSFET3および４は、導通状態となる。こ
のとき、出力段のＰ型高耐圧MOSFET1のゲート電位は、
Ｎ型高耐圧MOSFET3を流れる電流IDS3により、高電圧電
源電位VD2によりIDS3×R1だけ低くなる。従って、この
値がＰ型高耐圧MOSFET1の閾値電圧Vthpより大きくなる
ようにR1を設定しておけば、出力段のＰ型高耐圧MOSFET
1は導通状態となる。
一方、出力段のＮ型高耐圧MOSFET2のゲート電位は、ほ
ぼ接地電位に等しくなり、Ｎ型高耐圧MOSFET2は非導通
状態となる。従って、電圧変換回路の出力としては、高
電圧電源電位VD2が出力される。
ぼ接地電位に等しくなり、Ｎ型高耐圧MOSFET2は非導通
状態となる。従って、電圧変換回路の出力としては、高
電圧電源電位VD2が出力される。
次に、論理回路10が低レベルを出力した場合について考
えると、出力段駆動用の２つのＮ型高耐圧MOSFET3およ
び４は非導通状態となる。
えると、出力段駆動用の２つのＮ型高耐圧MOSFET3およ
び４は非導通状態となる。
従って、出力段のＰ型高耐圧MOSFET1のゲート電位は、
高電圧電源電位VD2と等しくなり、Ｐ型高耐圧MOSFET1は
非導通状態となると共に、出力段のＮ型高耐圧MOSFET2
のゲート電位は、ツェナーダイオード８のツェナー電圧
V2だけ接地電位より高くなるので、これをＮ型高耐圧MO
SFET2の閾値電圧VthNより大きく設定しておけば、Ｎ型
高耐圧MOSFET2は導通状態となり、結果として出力は接
地電位となる。
高電圧電源電位VD2と等しくなり、Ｐ型高耐圧MOSFET1は
非導通状態となると共に、出力段のＮ型高耐圧MOSFET2
のゲート電位は、ツェナーダイオード８のツェナー電圧
V2だけ接地電位より高くなるので、これをＮ型高耐圧MO
SFET2の閾値電圧VthNより大きく設定しておけば、Ｎ型
高耐圧MOSFET2は導通状態となり、結果として出力は接
地電位となる。
上述の説明においても明らかなとおり、出力段のＰ型高
耐圧MOSFET1のゲートは、抵抗５および６により分圧さ
れた電圧が印加されて高電位側にバイアスされており、
この電位をゲート破壊電圧より十分小さく抑えることに
より保護される。さらに、出力段のＮ型高耐圧MOSFET2
のゲートは、ツェナーダイオード８によりゲート破壊電
圧以下に抑えられて保護される。
耐圧MOSFET1のゲートは、抵抗５および６により分圧さ
れた電圧が印加されて高電位側にバイアスされており、
この電位をゲート破壊電圧より十分小さく抑えることに
より保護される。さらに、出力段のＮ型高耐圧MOSFET2
のゲートは、ツェナーダイオード８によりゲート破壊電
圧以下に抑えられて保護される。
そして、出力段駆動用の２つの高耐圧MOSFET3および４
は同極性としたので、同一の集積回路内において容易に
特性を揃えることができ、出力段のＰ型およびＮ型高耐
圧MOSFET1および２は完全に相補的動作が保障される。
は同極性としたので、同一の集積回路内において容易に
特性を揃えることができ、出力段のＰ型およびＮ型高耐
圧MOSFET1および２は完全に相補的動作が保障される。
さらに、抵抗５および６の値R1およびR2、並びにツェナ
ーダイオード８のツェナー電圧VZを設定することによ
り、出力段のＰ型およびＮ型高耐圧MOSFET1および２の
動作点を高くとることができ、以て十分な動作速度を得
ることができる。
ーダイオード８のツェナー電圧VZを設定することによ
り、出力段のＰ型およびＮ型高耐圧MOSFET1および２の
動作点を高くとることができ、以て十分な動作速度を得
ることができる。
以上の説明から明らかなように、本発明によれば、出力
段の高耐圧MOSFETは、抵抗分圧による高電位側へのバイ
アスと、接地電位との間に介挿したツェナーダイオード
とにより、ゲートにかかる電圧をその破壊電圧以下に抑
えることができるので、十分な耐圧性能の向上を図るこ
とができる。
段の高耐圧MOSFETは、抵抗分圧による高電位側へのバイ
アスと、接地電位との間に介挿したツェナーダイオード
とにより、ゲートにかかる電圧をその破壊電圧以下に抑
えることができるので、十分な耐圧性能の向上を図るこ
とができる。
しかもまた、本発明によれば、出力段の高耐圧MOSFETを
同一極性の高耐圧MOSFETで駆動する構成としたので、そ
の動作特性を揃えることができ、出力段の完全な相補的
動作を実現することもできる。
同一極性の高耐圧MOSFETで駆動する構成としたので、そ
の動作特性を揃えることができ、出力段の完全な相補的
動作を実現することもできる。
さらに加えて、本発明によれば、前述のバイアスおよび
ツェナーダイオードによって、出力段の高耐圧MOSFETを
保護することができると共に、出力段の高耐圧MOSFETの
動作点レベルを高くとることができ、以て十分高速度の
動作が可能となる。
ツェナーダイオードによって、出力段の高耐圧MOSFETを
保護することができると共に、出力段の高耐圧MOSFETの
動作点レベルを高くとることができ、以て十分高速度の
動作が可能となる。
第１図は本発明の一実施例を示す回路図、第２図は従来
の電圧変換回路の一例を示す回路図である。 1:P型高耐圧MOSFET（第１出力トランジスタ）、 2:N型高耐圧MOSFET（第２出力トランジスタ）、 3:N型高耐圧MOSFET（第１出力駆動用トランジスタ）、 4:N型高耐圧MOSFET（第２出力駆動用トランジスタ）、 5:第１抵抗、 6:第２抵抗、 7:第３抵抗、 8:ツェナーダイオード、 10:論理回路、 VD1:低電圧電源、 VD2:高電圧電源。
の電圧変換回路の一例を示す回路図である。 1:P型高耐圧MOSFET（第１出力トランジスタ）、 2:N型高耐圧MOSFET（第２出力トランジスタ）、 3:N型高耐圧MOSFET（第１出力駆動用トランジスタ）、 4:N型高耐圧MOSFET（第２出力駆動用トランジスタ）、 5:第１抵抗、 6:第２抵抗、 7:第３抵抗、 8:ツェナーダイオード、 10:論理回路、 VD1:低電圧電源、 VD2:高電圧電源。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−11536（ＪＰ，Ａ) 特開 昭58−88931（ＪＰ，Ａ) 実開 昭61−72089（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】高電圧電源より電源が供給され、MOS電界
効果トランジスタが相補接続されてなる第１および第２
出力トランジスタを有し、低電圧の論理入力信号を高電
圧のプッシュプル出力に変換する電圧変換回路におい
て、前記低電圧の論理入力信号によって同一極性の第１
および第２出力駆動用トランジスタを駆動し、前記第１
出力駆動用トランジスタの出力を前記高電圧電源の電圧
を分圧する第１分圧回路と直列に接続し、該第１分圧回
路の分圧点を当該第１出力駆動用トランジスタと反対極
性の前記第１出力トランジスタのゲートに接続し、前記
第２出力駆動用トランジスタの出力を、当該第２出力駆
動用トランジスタと同一極性の前記第２出力トランジス
タのゲートに供給し、該第２出力トランジスタのゲート
を前記高電圧電源の電圧を分圧する第２分圧回路の分圧
点に接続し、前記第１分圧回路は第１および第２抵抗の
直列回路で構成し、前記第２分圧回路は第３抵抗とツェ
ナーダイオードとの直列回路で構成し、前記ツェナーダ
イオードは前記第２出力トランジスタの最大ゲート電圧
におおよそ等しいツェナー電圧値を有することを特徴と
する電圧変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61112495A JPH07105709B2 (ja) | 1986-05-19 | 1986-05-19 | 電圧変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61112495A JPH07105709B2 (ja) | 1986-05-19 | 1986-05-19 | 電圧変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62269419A JPS62269419A (ja) | 1987-11-21 |
| JPH07105709B2 true JPH07105709B2 (ja) | 1995-11-13 |
Family
ID=14588077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61112495A Expired - Lifetime JPH07105709B2 (ja) | 1986-05-19 | 1986-05-19 | 電圧変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105709B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2914408B2 (ja) * | 1991-11-29 | 1999-06-28 | 富士電機株式会社 | 高耐圧集積回路 |
| US5457420A (en) * | 1993-03-26 | 1995-10-10 | Nec Corporation | Inverter circuit and level shifter circuit for providing a high voltage output |
| JP4524650B2 (ja) * | 2005-06-23 | 2010-08-18 | ソニー株式会社 | 信号駆動装置およびこれを用いた光ピックアップ装置 |
| JP2007072079A (ja) * | 2005-09-06 | 2007-03-22 | Toshiba Matsushita Display Technology Co Ltd | 信号レベル変換回路及び平面表示装置 |
| JP5024760B2 (ja) * | 2007-05-11 | 2012-09-12 | 株式会社ジャパンディスプレイセントラル | 信号レベル変換回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5711536A (en) * | 1980-06-24 | 1982-01-21 | Nec Corp | High-voltage mos inverter and its driving method |
| JPS5888931A (ja) * | 1981-11-20 | 1983-05-27 | Matsushita Electric Works Ltd | スイツチング回路 |
-
1986
- 1986-05-19 JP JP61112495A patent/JPH07105709B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62269419A (ja) | 1987-11-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6353345B1 (en) | Low cost half bridge driver integrated circuit with capability of using high threshold voltage DMOS | |
| US5510731A (en) | Level translator with a voltage shifting element | |
| US7724045B2 (en) | Output buffer circuit | |
| KR930015345A (ko) | 상보 입력 버퍼가 있는 집적 회로 | |
| JP3240042B2 (ja) | 半導体出力回路 | |
| EP0351820B1 (en) | Output circuit | |
| EP0341740A2 (en) | Complementary output circuit for logic circuit | |
| JPH01288010A (ja) | ドライバ回路 | |
| EP0810732A2 (en) | Differential signal generating circuit having current spike suppressing circuit | |
| JPH07105709B2 (ja) | 電圧変換回路 | |
| JP4641660B2 (ja) | レベルシフト回路 | |
| JP2001127615A (ja) | 分割レベル論理回路 | |
| JPH0677804A (ja) | 出力回路 | |
| JP3518310B2 (ja) | 容量性負荷駆動回路 | |
| US6621322B2 (en) | Voltage generating circuit, level shift circuit and semiconductor device | |
| JP2776044B2 (ja) | 多値出力駆動装置 | |
| TWI769003B (zh) | 具有自適應機制的電壓轉換電路 | |
| US5077492A (en) | Bicmos circuitry having a combination cmos gate and a bipolar transistor | |
| US20040075468A1 (en) | Digital signal driver circuit | |
| JP2646786B2 (ja) | 半導体出力回路 | |
| JP2550942B2 (ja) | Ｃｍｏｓ型論理集積回路 | |
| JPH06152381A (ja) | 入力回路 | |
| JPS63152220A (ja) | レベル変換回路 | |
| JPH05268055A (ja) | 半導体装置 | |
| JPH06120794A (ja) | スイッチング装置 |