JPH05268055A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05268055A JPH05268055A JP4061788A JP6178892A JPH05268055A JP H05268055 A JPH05268055 A JP H05268055A JP 4061788 A JP4061788 A JP 4061788A JP 6178892 A JP6178892 A JP 6178892A JP H05268055 A JPH05268055 A JP H05268055A
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Abstract
(57)【要約】
【目的】 本発明は半導体装置に関し、ＭＯＳトランジ
スタの入力容量を大きくすることなく、Ｂｉ−ＣＭＯＳ
／ＥＣＬのレベル変換を行い、かつ、スキュー調整の容
易な半導体装置を提供することを目的としている。 【構成】 高電位電源線と低電位電源線との間に、ゲー
トに入力信号を受ける第一ＰＭＯＳＴｒと、該第一ＰＭ
ＯＳＴｒのドレインに対してゲート及びドレインを共通
に接続する第一ＮＭＯＳＴｒとを順に接続する第一バッ
ファと、ゲート及びドレインを共通に接続する第ニＰＭ
ＯＳＴｒと、ゲートに該第一ＰＭＯＳＴｒのバックゲー
トから入力信号を受ける第ニＮＭＯＳＴｒとを順に接続
する第ニバッファと、ゲートに該第ニＰＭＯＳＴｒと第
ニＮＭＯＳＴｒとの接続点からの信号を受ける第三ＰＭ
ＯＳＴｒと、ゲートに該第一ＰＭＯＳＴｒと第一ＮＭＯ
ＳＴｒとの接続点からの信号を受ける第三ＮＭＯＳＴｒ
とを順に接続し、該第三ＰＭＯＳＴｒと該第三ＮＭＯＳ
Ｔｒとの接続点を出力端とする第三バッファとを備える
ように構成する。
スタの入力容量を大きくすることなく、Ｂｉ−ＣＭＯＳ
／ＥＣＬのレベル変換を行い、かつ、スキュー調整の容
易な半導体装置を提供することを目的としている。 【構成】 高電位電源線と低電位電源線との間に、ゲー
トに入力信号を受ける第一ＰＭＯＳＴｒと、該第一ＰＭ
ＯＳＴｒのドレインに対してゲート及びドレインを共通
に接続する第一ＮＭＯＳＴｒとを順に接続する第一バッ
ファと、ゲート及びドレインを共通に接続する第ニＰＭ
ＯＳＴｒと、ゲートに該第一ＰＭＯＳＴｒのバックゲー
トから入力信号を受ける第ニＮＭＯＳＴｒとを順に接続
する第ニバッファと、ゲートに該第ニＰＭＯＳＴｒと第
ニＮＭＯＳＴｒとの接続点からの信号を受ける第三ＰＭ
ＯＳＴｒと、ゲートに該第一ＰＭＯＳＴｒと第一ＮＭＯ
ＳＴｒとの接続点からの信号を受ける第三ＮＭＯＳＴｒ
とを順に接続し、該第三ＰＭＯＳＴｒと該第三ＮＭＯＳ
Ｔｒとの接続点を出力端とする第三バッファとを備える
ように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、詳
しくは、例えば、レベル変換回路等の分野に用いて好適
な、Ｂｉ−ＣＭＯＳ（Bipolar-Complimentary Metal Ox
ide Semiconductor ）レベルの入力信号をＥＣＬ（Emit
ter Coupled Logic ）レベルの入力信号に変換する半導
体装置に関する。
しくは、例えば、レベル変換回路等の分野に用いて好適
な、Ｂｉ−ＣＭＯＳ（Bipolar-Complimentary Metal Ox
ide Semiconductor ）レベルの入力信号をＥＣＬ（Emit
ter Coupled Logic ）レベルの入力信号に変換する半導
体装置に関する。
【０００２】近年、コンピュータシステム等の高速化・
低消費電力化に伴い、半導体装置にも高速、かつ、低消
費電力なものが求められている。このため、例えば、Ｔ
ＴＬ（Transistor-Transistor Logic ）回路等のバイポ
ーラトランジスタから構成される回路と、ＭＯＳトラン
ジスタから構成されるＣＭＯＳ回路とを組み合わせるこ
とにより、バイポーラの高速性とＣＭＯＳの低消費電力
正との両方の特長を生かしたＢｉ−ＣＭＯＳ回路が提供
されている。
低消費電力化に伴い、半導体装置にも高速、かつ、低消
費電力なものが求められている。このため、例えば、Ｔ
ＴＬ（Transistor-Transistor Logic ）回路等のバイポ
ーラトランジスタから構成される回路と、ＭＯＳトラン
ジスタから構成されるＣＭＯＳ回路とを組み合わせるこ
とにより、バイポーラの高速性とＣＭＯＳの低消費電力
正との両方の特長を生かしたＢｉ−ＣＭＯＳ回路が提供
されている。
【０００３】そして、より高速化を図るために、ＴＴＬ
回路よりもさらに高速動作が可能なＥＣＬ回路とＣＭＯ
Ｓ回路とを組み合わせることが要求されており、Ｂｉ−
ＣＭＯＳ回路におけるＣＭＯＳ出力レベルをＥＣＬ回路
におけるＥＣＬ入力レベルにレベル変換することが必要
となる。
回路よりもさらに高速動作が可能なＥＣＬ回路とＣＭＯ
Ｓ回路とを組み合わせることが要求されており、Ｂｉ−
ＣＭＯＳ回路におけるＣＭＯＳ出力レベルをＥＣＬ回路
におけるＥＣＬ入力レベルにレベル変換することが必要
となる。
【０００４】
【従来の技術】従来のこの種の半導体装置としては、例
えば、図２に示すようなレベル変換出力バッファ回路が
ある。この半導体装置は、高電位電源線ＶCCと低電位電
源線ＶEE（ＧＮＤ）との間に設けられ、ゲートを共通入
力端子ＩＮと接続するＰチャネルＭＯＳトランジスタＭ
Ｐ及びＮチャネルＭＯＳトランジスタＭＮと、Ｐチャネ
ルＭＯＳトランジスタＭＰ及びＮチャネルＭＯＳトラン
ジスタＭＮの間に設けられた電流調整用の抵抗Ｒ１とか
ら構成されており、ＰチャネルＭＯＳトランジスタＭＰ
と抵抗Ｒ１との接続点を出力端子ＯＵＴとし、出力端子
ＯＵＴには抵抗Ｒ２を介して基準電圧Ｖ T が印加されて
いる。
えば、図２に示すようなレベル変換出力バッファ回路が
ある。この半導体装置は、高電位電源線ＶCCと低電位電
源線ＶEE（ＧＮＤ）との間に設けられ、ゲートを共通入
力端子ＩＮと接続するＰチャネルＭＯＳトランジスタＭ
Ｐ及びＮチャネルＭＯＳトランジスタＭＮと、Ｐチャネ
ルＭＯＳトランジスタＭＰ及びＮチャネルＭＯＳトラン
ジスタＭＮの間に設けられた電流調整用の抵抗Ｒ１とか
ら構成されており、ＰチャネルＭＯＳトランジスタＭＰ
と抵抗Ｒ１との接続点を出力端子ＯＵＴとし、出力端子
ＯＵＴには抵抗Ｒ２を介して基準電圧Ｖ T が印加されて
いる。
【０００５】以上の構成において、入力端子ＩＮからＣ
ＭＯＳレベルの“Ｈ”が入力された場合、ＰチャネルＭ
ＯＳトランジスタＭＰがオフするとともに、Ｎチャネル
ＭＯＳトランジスタＭＮがオンし、出力端子ＯＵＴから
はＥＣＬレベルの“Ｌ”が出力される。一方、入力端子
ＩＮからＣＭＯＳレベルの“Ｌ”が入力された場合、Ｐ
チャネルＭＯＳトランジスタＭＰがオンするとともに、
ＮチャネルＭＯＳトランジスタＭＮがオフし、出力端子
ＯＵＴからはＥＣＬレベルの“Ｈ”が出力されるここ
で、ＣＭＯＳレベルの出力信号をＥＣＬレベルの入力信
号にレベル変換を行う場合、出力のＨレベルは、Ｐチャ
ネルＭＯＳトランジスタＭＰのオン抵抗と抵抗Ｒ２との
抵抗分割によって調整される。
ＭＯＳレベルの“Ｈ”が入力された場合、ＰチャネルＭ
ＯＳトランジスタＭＰがオフするとともに、Ｎチャネル
ＭＯＳトランジスタＭＮがオンし、出力端子ＯＵＴから
はＥＣＬレベルの“Ｌ”が出力される。一方、入力端子
ＩＮからＣＭＯＳレベルの“Ｌ”が入力された場合、Ｐ
チャネルＭＯＳトランジスタＭＰがオンするとともに、
ＮチャネルＭＯＳトランジスタＭＮがオフし、出力端子
ＯＵＴからはＥＣＬレベルの“Ｈ”が出力されるここ
で、ＣＭＯＳレベルの出力信号をＥＣＬレベルの入力信
号にレベル変換を行う場合、出力のＨレベルは、Ｐチャ
ネルＭＯＳトランジスタＭＰのオン抵抗と抵抗Ｒ２との
抵抗分割によって調整される。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体装置にあっては、ＣＭＯＳレベルの出
力信号をＥＣＬレベルの入力信号にレベル変換を行う場
合、出力のＨレベルをＰチャネルＭＯＳトランジスタＭ
Ｐのオン抵抗と抵抗Ｒ２との抵抗分割によって調整する
という構成となっていたため、ＥＣＬレベルの出力を得
るためにはＰチャネルＭＯＳトランジスタＭＰのトラン
ジスタサイズが非常に大きなものとなり、この結果、以
下に述べるような問題点を生じることになる。
うな従来の半導体装置にあっては、ＣＭＯＳレベルの出
力信号をＥＣＬレベルの入力信号にレベル変換を行う場
合、出力のＨレベルをＰチャネルＭＯＳトランジスタＭ
Ｐのオン抵抗と抵抗Ｒ２との抵抗分割によって調整する
という構成となっていたため、ＥＣＬレベルの出力を得
るためにはＰチャネルＭＯＳトランジスタＭＰのトラン
ジスタサイズが非常に大きなものとなり、この結果、以
下に述べるような問題点を生じることになる。
【０００７】すなわち、ＰチャネルＭＯＳトランジスタ
ＭＰのサイズが大きくすると、サイズの大きさに伴って
入力容量も大きくなる。しかし、ＮチャネルＭＯＳトラ
ンジスタのサイズは原理的に大きくすることができない
ため、ＰチャネルＭＯＳトランジスタＭＰとＮチャネル
ＭＯＳトランジスタＭＮとの入力容量には大きな差が生
じ、このため、“Ｈ”→“Ｌ”への切り替わりが遅くな
ってしまうという問題点があった。
ＭＰのサイズが大きくすると、サイズの大きさに伴って
入力容量も大きくなる。しかし、ＮチャネルＭＯＳトラ
ンジスタのサイズは原理的に大きくすることができない
ため、ＰチャネルＭＯＳトランジスタＭＰとＮチャネル
ＭＯＳトランジスタＭＮとの入力容量には大きな差が生
じ、このため、“Ｈ”→“Ｌ”への切り替わりが遅くな
ってしまうという問題点があった。
【０００８】そこで、ＰチャネルＭＯＳトランジスタＭ
Ｐ及びＮチャネルＭＯＳトランジスタＭＮをゲート入力
独立型のバッファ回路とし、図３に示すように、それぞ
れ独立したバッファＢ１，Ｂ２で駆動してやることが考
えられるが、この場合、各ＭＯＳトランジスタＭＰ，Ｍ
Ｎの入力容量の違いから、バッファＢ１に駆動負荷の大
きなものを用いることとなるため、“Ｈ”→“Ｌ”また
は“Ｌ”→“Ｈ”に切り替わるタイミング調整、いわゆ
る、スキュー調整が非常に難しくなるという問題点が生
じる。
Ｐ及びＮチャネルＭＯＳトランジスタＭＮをゲート入力
独立型のバッファ回路とし、図３に示すように、それぞ
れ独立したバッファＢ１，Ｂ２で駆動してやることが考
えられるが、この場合、各ＭＯＳトランジスタＭＰ，Ｍ
Ｎの入力容量の違いから、バッファＢ１に駆動負荷の大
きなものを用いることとなるため、“Ｈ”→“Ｌ”また
は“Ｌ”→“Ｈ”に切り替わるタイミング調整、いわゆ
る、スキュー調整が非常に難しくなるという問題点が生
じる。
【０００９】［目的］そこで本発明は、ＭＯＳトランジ
スタの入力容量を大きくすることなく、Ｂｉ−ＣＭＯＳ
／ＥＣＬのレベル変換を行い、かつ、スキュー調整の容
易な半導体装置を提供することを目的としている。
スタの入力容量を大きくすることなく、Ｂｉ−ＣＭＯＳ
／ＥＣＬのレベル変換を行い、かつ、スキュー調整の容
易な半導体装置を提供することを目的としている。
【００１０】
【課題を解決するための手段】本発明による半導体装置
は上記目的達成のため、高電位電源線と低電位電源線と
の間に、ゲートに入力信号を受ける第一ＰチャネルＭＯ
Ｓトランジスタと、該第一ＰチャネルＭＯＳトランジス
タのドレインに対してゲート及びドレインを共通に接続
する第一ＮチャネルＭＯＳトランジスタとを順に接続す
る第一バッファと、ゲート及びドレインを共通に接続す
る第二ＰチャネルＭＯＳトランジスタと、ゲートに該第
一ＰチャネルＭＯＳトランジスタのバックゲートから入
力信号を受ける第二ＮチャネルＭＯＳトランジスタとを
順に接続する第二バッファと、ゲートに該第二Ｐチャネ
ルＭＯＳトランジスタと第二ＮチャネルＭＯＳトランジ
スタとの接続点からの信号を受ける第三ＰチャネルＭＯ
Ｓトランジスタと、ゲートに該第一ＰチャネルＭＯＳト
ランジスタと第一ＮチャネルＭＯＳトランジスタとの接
続点からの信号を受ける第三ＮチャネルＭＯＳトランジ
スタとを順に接続し、該第三ＰチャネルＭＯＳトランジ
スタと該第三ＮチャネルＭＯＳトランジスタとの接続点
を出力端とする第三バッファとを備えるように構成して
いる。
は上記目的達成のため、高電位電源線と低電位電源線と
の間に、ゲートに入力信号を受ける第一ＰチャネルＭＯ
Ｓトランジスタと、該第一ＰチャネルＭＯＳトランジス
タのドレインに対してゲート及びドレインを共通に接続
する第一ＮチャネルＭＯＳトランジスタとを順に接続す
る第一バッファと、ゲート及びドレインを共通に接続す
る第二ＰチャネルＭＯＳトランジスタと、ゲートに該第
一ＰチャネルＭＯＳトランジスタのバックゲートから入
力信号を受ける第二ＮチャネルＭＯＳトランジスタとを
順に接続する第二バッファと、ゲートに該第二Ｐチャネ
ルＭＯＳトランジスタと第二ＮチャネルＭＯＳトランジ
スタとの接続点からの信号を受ける第三ＰチャネルＭＯ
Ｓトランジスタと、ゲートに該第一ＰチャネルＭＯＳト
ランジスタと第一ＮチャネルＭＯＳトランジスタとの接
続点からの信号を受ける第三ＮチャネルＭＯＳトランジ
スタとを順に接続し、該第三ＰチャネルＭＯＳトランジ
スタと該第三ＮチャネルＭＯＳトランジスタとの接続点
を出力端とする第三バッファとを備えるように構成して
いる。
【００１１】
【作用】本発明では、第一バッファのＰチャネルＭＯＳ
トランジスタとＮチャネルＭＯＳトランジスタとのオン
抵抗の比により“Ｈ”→“Ｌ”のスキュー調整がなさ
れ、第二バッファのＰチャネルＭＯＳトランジスタとＮ
チャネルＭＯＳトランジスタとのオン抵抗の比により
“Ｌ”→“Ｈ”のスキュー調整がなされる。
トランジスタとＮチャネルＭＯＳトランジスタとのオン
抵抗の比により“Ｈ”→“Ｌ”のスキュー調整がなさ
れ、第二バッファのＰチャネルＭＯＳトランジスタとＮ
チャネルＭＯＳトランジスタとのオン抵抗の比により
“Ｌ”→“Ｈ”のスキュー調整がなされる。
【００１２】すなわち、入力容量を大きくすることな
く、Ｂｉ−ＣＭＯＳ／ＥＣＬのレベル変換が行われ、か
つ、容易にスキュー調整がなされる。
く、Ｂｉ−ＣＭＯＳ／ＥＣＬのレベル変換が行われ、か
つ、容易にスキュー調整がなされる。
【００１３】
【実施例】以下、本発明を図面に基づいて説明する。図
１は本発明に係る半導体装置の一実施例を示す図であ
り、本実施例の要部構成を示す回路図である。まず、構
成を説明する。
１は本発明に係る半導体装置の一実施例を示す図であ
り、本実施例の要部構成を示す回路図である。まず、構
成を説明する。
【００１４】なお、図１において、図２に示した従来例
に付された番号と同一番号は同一部分を示す。本実施例
の半導体装置は、大別して、第一バッファ１、第二バッ
ファ２、第三バッファ３からなり、第一バッファ１は、
ゲートに入力信号を受ける第一ＰチャネルＭＯＳトラン
ジスタであるＰチャネルＭＯＳトランジスタＭＰ１と、
ＰチャネルＭＯＳトランジスタＭＰ１のドレインに対し
てゲート及びドレインを共通に接続する第一Ｎチャネル
ＭＯＳトランジスタであるＮチャネルＭＯＳトランジス
タＭＮ１から構成され、第二バッファ２は、ゲート及び
ドレインを共通に接続する第二ＰチャネルＭＯＳトラン
ジスタであるＰチャネルＭＯＳトランジスタＭＰ２と、
ゲートにＰチャネルＭＯＳトランジスタＭＰ２のバック
ゲートから入力信号を受ける第二ＮチャネルＭＯＳトラ
ンジスタであるＮチャネルＭＯＳトランジスタＭＮ２と
から構成され、第三バッファ３は、ゲートにＰチャネル
ＭＯＳトランジスタＭＰ２とＮチャネルＭＯＳトランジ
スタＭＮ２との接続点Ｂからの信号を受ける第三Ｐチャ
ネルＭＯＳトランジスタであるＰチャネルＭＯＳトラン
ジスタＭＰ３と、ゲートにＰチャネルＭＯＳトランジス
タＭＰ１とＮチャネルＭＯＳトランジスタＭＮ１との接
続点Ａからの信号を受ける第三ＮチャネルＭＯＳトラン
ジスタであるＮチャネルＭＯＳトランジスタＭＮ３と、
ＰチャネルＭＯＳトランジスタＭＰ３及びＮチャネルＭ
ＯＳトランジスタＭＮ３の間に設けられた電流調整用の
抵抗Ｒ１とから構成されている。
に付された番号と同一番号は同一部分を示す。本実施例
の半導体装置は、大別して、第一バッファ１、第二バッ
ファ２、第三バッファ３からなり、第一バッファ１は、
ゲートに入力信号を受ける第一ＰチャネルＭＯＳトラン
ジスタであるＰチャネルＭＯＳトランジスタＭＰ１と、
ＰチャネルＭＯＳトランジスタＭＰ１のドレインに対し
てゲート及びドレインを共通に接続する第一Ｎチャネル
ＭＯＳトランジスタであるＮチャネルＭＯＳトランジス
タＭＮ１から構成され、第二バッファ２は、ゲート及び
ドレインを共通に接続する第二ＰチャネルＭＯＳトラン
ジスタであるＰチャネルＭＯＳトランジスタＭＰ２と、
ゲートにＰチャネルＭＯＳトランジスタＭＰ２のバック
ゲートから入力信号を受ける第二ＮチャネルＭＯＳトラ
ンジスタであるＮチャネルＭＯＳトランジスタＭＮ２と
から構成され、第三バッファ３は、ゲートにＰチャネル
ＭＯＳトランジスタＭＰ２とＮチャネルＭＯＳトランジ
スタＭＮ２との接続点Ｂからの信号を受ける第三Ｐチャ
ネルＭＯＳトランジスタであるＰチャネルＭＯＳトラン
ジスタＭＰ３と、ゲートにＰチャネルＭＯＳトランジス
タＭＰ１とＮチャネルＭＯＳトランジスタＭＮ１との接
続点Ａからの信号を受ける第三ＮチャネルＭＯＳトラン
ジスタであるＮチャネルＭＯＳトランジスタＭＮ３と、
ＰチャネルＭＯＳトランジスタＭＰ３及びＮチャネルＭ
ＯＳトランジスタＭＮ３の間に設けられた電流調整用の
抵抗Ｒ１とから構成されている。
【００１５】次に作用を説明する。まず、入力にＣＭＯ
Ｓレベルの“Ｈ”が入力された場合、ＰチャネルＭＯＳ
トランジスタＭＰ１はオフ、ＮチャネルＭＯＳトランジ
スタＭＮ２はオンとなる。ＮチャネルＭＯＳトランジス
タＭＮ１は、ＰチャネルＭＯＳトランジスタＭＰ１のオ
フによってソース・ドレイン間電圧が小さくなり、ソー
ス・ドレイン間電流が減少するため、オフとなる。
Ｓレベルの“Ｈ”が入力された場合、ＰチャネルＭＯＳ
トランジスタＭＰ１はオフ、ＮチャネルＭＯＳトランジ
スタＭＮ２はオンとなる。ＮチャネルＭＯＳトランジス
タＭＮ１は、ＰチャネルＭＯＳトランジスタＭＰ１のオ
フによってソース・ドレイン間電圧が小さくなり、ソー
ス・ドレイン間電流が減少するため、オフとなる。
【００１６】そして、点Ａでのレベル低下により、Ｎチ
ャネルＭＯＳトランジスタＭＮ３もオフする。一方、Ｐ
チャネルＭＯＳトランジスタＭＰ２は、ＮチャネルＭＯ
ＳトランジスタＭＮ２のオンによってソース・ドレイン
間電圧が大きくなり、ソース・ドレイン間電流が増大す
るため、オンとなる。
ャネルＭＯＳトランジスタＭＮ３もオフする。一方、Ｐ
チャネルＭＯＳトランジスタＭＰ２は、ＮチャネルＭＯ
ＳトランジスタＭＮ２のオンによってソース・ドレイン
間電圧が大きくなり、ソース・ドレイン間電流が増大す
るため、オンとなる。
【００１７】そして、点Ｂでのレベルは、ＰチャネルＭ
ＯＳトランジスタＭＰ２とＮチャネルＭＯＳトランジス
タＭＮ２とのオン抵抗の比によって決まり、これによっ
てＰチャネルＭＯＳトランジスタＭＰ３もオンとなる。
このとき、出力にはＰチャネルＭＯＳトランジスタＭＰ
３のオン抵抗と抵抗Ｒ２との抵抗比で決定されるＨレベ
ルが出力される。
ＯＳトランジスタＭＰ２とＮチャネルＭＯＳトランジス
タＭＮ２とのオン抵抗の比によって決まり、これによっ
てＰチャネルＭＯＳトランジスタＭＰ３もオンとなる。
このとき、出力にはＰチャネルＭＯＳトランジスタＭＰ
３のオン抵抗と抵抗Ｒ２との抵抗比で決定されるＨレベ
ルが出力される。
【００１８】次に、入力にＣＭＯＳレベルの“Ｌ”が入
力された場合、ＰチャネルＭＯＳトランジスタＭＰ１は
オン、ＮチャネルＭＯＳトランジスタＭＮ２はオフとな
る。ＰチャネルＭＯＳトランジスタＭＰ２は、Ｎチャネ
ルＭＯＳトランジスタＭＮ２のオフによってソース・ド
レイン間電圧が小さくなり、ソース・ドレイン間電流が
減少するため、オフとなる。
力された場合、ＰチャネルＭＯＳトランジスタＭＰ１は
オン、ＮチャネルＭＯＳトランジスタＭＮ２はオフとな
る。ＰチャネルＭＯＳトランジスタＭＰ２は、Ｎチャネ
ルＭＯＳトランジスタＭＮ２のオフによってソース・ド
レイン間電圧が小さくなり、ソース・ドレイン間電流が
減少するため、オフとなる。
【００１９】そして、点Ｂでのレベル低下により、Ｎチ
ャネルＭＯＳトランジスタＭＰ３もオフとなる。一方、
ＮチャネルＭＯＳトランジスタＭＮ１は、ＰチャネルＭ
ＯＳトランジスタＭＰ１のオンによってソース・ドレイ
ン間電圧が大きくなり、ソース・ドレイン間電流が増大
するので、オンとなる。
ャネルＭＯＳトランジスタＭＰ３もオフとなる。一方、
ＮチャネルＭＯＳトランジスタＭＮ１は、ＰチャネルＭ
ＯＳトランジスタＭＰ１のオンによってソース・ドレイ
ン間電圧が大きくなり、ソース・ドレイン間電流が増大
するので、オンとなる。
【００２０】そして、点Ａでのレベルは、ＰチャネルＭ
ＯＳトランジスタＭＰ１とＮチャネルＭＯＳトランジス
タＭＮ１とのオン抵抗の比によって決まり、これによっ
てＮチャネルＭＯＳトランジスタＭＮ３もオンとなり、
出力はＶT に落ちる。なお、このとき、電流調整のため
の抵抗Ｒ１と電流引き抜き用のＮチャネルＭＯＳトラン
ジスタＭＮ３によって容量依存性がよくなっているた
め、“Ｈ”→“Ｌ”への切り替え動作がよくなる。
ＯＳトランジスタＭＰ１とＮチャネルＭＯＳトランジス
タＭＮ１とのオン抵抗の比によって決まり、これによっ
てＮチャネルＭＯＳトランジスタＭＮ３もオンとなり、
出力はＶT に落ちる。なお、このとき、電流調整のため
の抵抗Ｒ１と電流引き抜き用のＮチャネルＭＯＳトラン
ジスタＭＮ３によって容量依存性がよくなっているた
め、“Ｈ”→“Ｌ”への切り替え動作がよくなる。
【００２１】このように本実施例では、“Ｈ”→
“Ｌ”、“Ｌ”→“Ｈ”のスキュー調整を行うための点
Ａ、点Ｂのレベルは、点ＡではＰチャネルＭＯＳトラン
ジスタＭＰ１とＮチャネルＭＯＳトランジスタＭＮ１と
のオン状態でのオン抵抗の比で決定し、また、点Ｂでは
ＰチャネルＭＯＳトランジスタＭＰ２とＮチャネルＭＯ
ＳトランジスタＭＮ２とのオン状態でのオン抵抗の比で
決定されるため、ＰチャネルＭＯＳトランジスタＭＰ
１、ＮチャネルＭＯＳトランジスタＭＮ１及びＰチャネ
ルＭＯＳトランジスタＭＰ２、ＮチャネルＭＯＳトラン
ジスタＭＮ２のオン抵抗の調整のみでスキュー調整がで
きる。
“Ｌ”、“Ｌ”→“Ｈ”のスキュー調整を行うための点
Ａ、点Ｂのレベルは、点ＡではＰチャネルＭＯＳトラン
ジスタＭＰ１とＮチャネルＭＯＳトランジスタＭＮ１と
のオン状態でのオン抵抗の比で決定し、また、点Ｂでは
ＰチャネルＭＯＳトランジスタＭＰ２とＮチャネルＭＯ
ＳトランジスタＭＮ２とのオン状態でのオン抵抗の比で
決定されるため、ＰチャネルＭＯＳトランジスタＭＰ
１、ＮチャネルＭＯＳトランジスタＭＮ１及びＰチャネ
ルＭＯＳトランジスタＭＰ２、ＮチャネルＭＯＳトラン
ジスタＭＮ２のオン抵抗の調整のみでスキュー調整がで
きる。
【００２２】したがって、入力容量を大きくすることな
く、ＣＭＯＳレベルをＥＣＬレベルに変換でき、かつ、
出力の“Ｈ”→“Ｌ”、“Ｌ”→“Ｈ”のスキュー調整
をＭＯＳトランジスタのオン抵抗の設定のみで容易に調
整できる。また、本実施例における半導体装置は、ＭＯ
Ｓトランジスタ及び抵抗のみで構成されるため、低コス
トで実現できる。
く、ＣＭＯＳレベルをＥＣＬレベルに変換でき、かつ、
出力の“Ｈ”→“Ｌ”、“Ｌ”→“Ｈ”のスキュー調整
をＭＯＳトランジスタのオン抵抗の設定のみで容易に調
整できる。また、本実施例における半導体装置は、ＭＯ
Ｓトランジスタ及び抵抗のみで構成されるため、低コス
トで実現できる。
【００２３】
【発明の効果】本発明では、第一バッファのＰチャネル
ＭＯＳトランジスタとＮチャネルＭＯＳトランジスタと
のオン抵抗の比により“Ｈ”→“Ｌ”のスキュー調整が
なされ、第二バッファのＰチャネルＭＯＳトランジスタ
とＮチャネルＭＯＳトランジスタとのオン抵抗の比によ
り“Ｌ”→“Ｈ”のスキュー調整を行うことができる。
ＭＯＳトランジスタとＮチャネルＭＯＳトランジスタと
のオン抵抗の比により“Ｈ”→“Ｌ”のスキュー調整が
なされ、第二バッファのＰチャネルＭＯＳトランジスタ
とＮチャネルＭＯＳトランジスタとのオン抵抗の比によ
り“Ｌ”→“Ｈ”のスキュー調整を行うことができる。
【００２４】したがって、入力容量を大きくすることな
く、Ｂｉ−ＣＭＯＳ／ＥＣＬのレベル変換を行うことが
でき、この場合、容易にスキュー調整を行うことができ
る。
く、Ｂｉ−ＣＭＯＳ／ＥＣＬのレベル変換を行うことが
でき、この場合、容易にスキュー調整を行うことができ
る。
【図１】本実施例の要部構成を示す回路図である。
【図２】従来例の要部構成を示す回路図である。
【図３】他の従来例の要部構成を示す回路図である。
１ 第一バッファ ２ 第二バッファ ３ 第三バッファ ＭＰ１ ＰチャネルＭＯＳトランジスタ（第一Ｐチャネ
ルＭＯＳトランジスタ） ＭＮ１ ＮチャネルＭＯＳトランジスタ（第一Ｎチャネ
ルＭＯＳトランジスタ） ＭＰ２ ＰチャネルＭＯＳトランジスタ（第二Ｐチャネ
ルＭＯＳトランジスタ） ＭＮ２ ＮチャネルＭＯＳトランジスタ（第二Ｎチャネ
ルＭＯＳトランジスタ） ＭＰ３ ＰチャネルＭＯＳトランジスタ（第三Ｐチャネ
ルＭＯＳトランジスタ） ＭＮ３ ＮチャネルＭＯＳトランジスタ（第三Ｎチャネ
ルＭＯＳトランジスタ）
ルＭＯＳトランジスタ） ＭＮ１ ＮチャネルＭＯＳトランジスタ（第一Ｎチャネ
ルＭＯＳトランジスタ） ＭＰ２ ＰチャネルＭＯＳトランジスタ（第二Ｐチャネ
ルＭＯＳトランジスタ） ＭＮ２ ＮチャネルＭＯＳトランジスタ（第二Ｎチャネ
ルＭＯＳトランジスタ） ＭＰ３ ＰチャネルＭＯＳトランジスタ（第三Ｐチャネ
ルＭＯＳトランジスタ） ＭＮ３ ＮチャネルＭＯＳトランジスタ（第三Ｎチャネ
ルＭＯＳトランジスタ）
Claims (1)
- 【請求項１】高電位電源線と低電位電源線との間に、 ゲートに入力信号を受ける第一ＰチャネルＭＯＳトラン
ジスタと、該第一ＰチャネルＭＯＳトランジスタのドレ
インに対してゲート及びドレインを共通に接続する第一
ＮチャネルＭＯＳトランジスタとを順に接続する第一バ
ッファと、 ゲート及びドレインを共通に接続する第二ＰチャネルＭ
ＯＳトランジスタと、ゲートに該第一ＰチャネルＭＯＳ
トランジスタのバックゲートから入力信号を受ける第二
ＮチャネルＭＯＳトランジスタとを順に接続する第二バ
ッファと、 ゲートに該第二ＰチャネルＭＯＳトランジスタと第二Ｎ
チャネルＭＯＳトランジスタとの接続点からの信号を受
ける第三ＰチャネルＭＯＳトランジスタと、ゲートに該
第一ＰチャネルＭＯＳトランジスタと第一ＮチャネルＭ
ＯＳトランジスタとの接続点からの信号を受ける第三Ｎ
チャネルＭＯＳトランジスタとを順に接続し、該第三Ｐ
チャネルＭＯＳトランジスタと該第三ＮチャネルＭＯＳ
トランジスタとの接続点を出力端とする第三バッファ
と、 を備えることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4061788A JPH05268055A (ja) | 1992-03-18 | 1992-03-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4061788A JPH05268055A (ja) | 1992-03-18 | 1992-03-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05268055A true JPH05268055A (ja) | 1993-10-15 |
Family
ID=13181191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4061788A Withdrawn JPH05268055A (ja) | 1992-03-18 | 1992-03-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05268055A (ja) |
-
1992
- 1992-03-18 JP JP4061788A patent/JPH05268055A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |