JP3070680B2 - 信号レベル変換回路 - Google Patents
信号レベル変換回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、半導体集積回路内において信号振幅を増大
させる信号レベル変換回路の改良に関する。
関し、特に、半導体集積回路内において信号振幅を増大
させる信号レベル変換回路の改良に関する。
【０００２】
【従来の技術】このような信号レベル変換回路は、一般
的にＥＣＬ、ＣＭＯＳレベル変換で使用されることが多
いが、近年、ＣＭＯＳＬＳＩの低電源電圧化が進んでお
り、今後、外部ＬＳＩとのインターフェースをとるため
に、高速かつ低消費電力で信号レベルを変換することが
要求される。
的にＥＣＬ、ＣＭＯＳレベル変換で使用されることが多
いが、近年、ＣＭＯＳＬＳＩの低電源電圧化が進んでお
り、今後、外部ＬＳＩとのインターフェースをとるため
に、高速かつ低消費電力で信号レベルを変換することが
要求される。
【０００３】このような要求に対して、例えば特開昭６
３−１６４５２６に開示されているように、差動回路を
使用した信号レベル変換回路が提案されている。この信
号レベル変換回路は、図６に示すように、ＭＯＳトラン
ジスタＱ１１、Ｑ１２及びインバータ１２、１３を通し
て入力された信号は、差動回路１４で信号レベルが増幅
され、更にインバータ１５、１６により波形整形され
る。
３−１６４５２６に開示されているように、差動回路を
使用した信号レベル変換回路が提案されている。この信
号レベル変換回路は、図６に示すように、ＭＯＳトラン
ジスタＱ１１、Ｑ１２及びインバータ１２、１３を通し
て入力された信号は、差動回路１４で信号レベルが増幅
され、更にインバータ１５、１６により波形整形され
る。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
信号レベル変換回路では、差動回路を使用していること
から、ＤＣ電流が流れるため、消費電力が大きいという
問題点がある。また、論理段数が多いことも加えて、遅
延時間が大きいという問題もある。
信号レベル変換回路では、差動回路を使用していること
から、ＤＣ電流が流れるため、消費電力が大きいという
問題点がある。また、論理段数が多いことも加えて、遅
延時間が大きいという問題もある。
【０００５】そこで、本発明の課題は、高速かつ低消費
電力で、第１の電源電圧ＶＤＤ１から第２の電源電圧Ｖ
ＤＤ２（ただし、ＶＤＤ１＜ＶＤＤ２）の信号振幅にレ
ベル変換するレベル変換回路を提供することにある。
電力で、第１の電源電圧ＶＤＤ１から第２の電源電圧Ｖ
ＤＤ２（ただし、ＶＤＤ１＜ＶＤＤ２）の信号振幅にレ
ベル変換するレベル変換回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明の信号レベル変換
回路は、複数のＭＯＳトランジスタを含み、ローレベル
とハイレベルを持つ入力信号を受けて、該入力信号が電
圧ＶＤＤ１のハイレベルの時これを電圧ＶＤＤ２（ただ
し、ＶＤＤ１＜ＶＤＤ２）に増幅して出力するレベルシ
フト回路と、複数のＭＯＳトランジスタから成り、前記
レベルシフト回路に接続されて前記入力信号がローレベ
ルの時のリーク電流を遮断するリーク電流防止回路とか
ら成る。
回路は、複数のＭＯＳトランジスタを含み、ローレベル
とハイレベルを持つ入力信号を受けて、該入力信号が電
圧ＶＤＤ１のハイレベルの時これを電圧ＶＤＤ２（ただ
し、ＶＤＤ１＜ＶＤＤ２）に増幅して出力するレベルシ
フト回路と、複数のＭＯＳトランジスタから成り、前記
レベルシフト回路に接続されて前記入力信号がローレベ
ルの時のリーク電流を遮断するリーク電流防止回路とか
ら成る。
【０００７】より具体的には、前記レベルシフト回路
は、ソースが電圧ＶＤＤ１の第１の電源に接続された第
１のＰチャンネルＭＯＳトランジスタ（Ｔｒｐ１）と、
ドレインが前記第１のＰチャンネルＭＯＳトランジスタ
のドレインに接続され、ソースが基準電位に接続された
第１のＮチャンネルＭＯＳトランジスタ（Ｔｒｎ１）
と、ソースが電圧ＶＤＤ２の第２の電源に接続され、ゲ
ートが前記第１のＰチャンネルＭＯＳトランジスタのド
レインに接続された第２のＰチャンネルＭＯＳトランジ
スタ（Ｔｒｐ２）と、ソースが前記第２のＰチャンネル
ＭＯＳトランジスタのドレインに接続された第３のＰチ
ャンネルＭＯＳトランジスタ（Ｔｒｐ３）と、ドレイン
が前記第３のＰチャンネルＭＯＳトランジスタのドレイ
ンに接続され、ゲートが前記第２のＰチャンネルＭＯＳ
トランジスタのゲートに接続され、ソースが前記基準電
位に接続された第２のＮチャンネルＭＯＳトランジスタ
（Ｔｒｎ２）とを有し、前記第１のＰチャンネルＭＯＳ
トランジスタのゲートに入力端子が接続される。
は、ソースが電圧ＶＤＤ１の第１の電源に接続された第
１のＰチャンネルＭＯＳトランジスタ（Ｔｒｐ１）と、
ドレインが前記第１のＰチャンネルＭＯＳトランジスタ
のドレインに接続され、ソースが基準電位に接続された
第１のＮチャンネルＭＯＳトランジスタ（Ｔｒｎ１）
と、ソースが電圧ＶＤＤ２の第２の電源に接続され、ゲ
ートが前記第１のＰチャンネルＭＯＳトランジスタのド
レインに接続された第２のＰチャンネルＭＯＳトランジ
スタ（Ｔｒｐ２）と、ソースが前記第２のＰチャンネル
ＭＯＳトランジスタのドレインに接続された第３のＰチ
ャンネルＭＯＳトランジスタ（Ｔｒｐ３）と、ドレイン
が前記第３のＰチャンネルＭＯＳトランジスタのドレイ
ンに接続され、ゲートが前記第２のＰチャンネルＭＯＳ
トランジスタのゲートに接続され、ソースが前記基準電
位に接続された第２のＮチャンネルＭＯＳトランジスタ
（Ｔｒｎ２）とを有し、前記第１のＰチャンネルＭＯＳ
トランジスタのゲートに入力端子が接続される。
【０００８】一方、前記リーク電流防止回路は、ドレイ
ンが前記第３のＰチャンネルＭＯＳトランジスタのゲー
トに接続され、ゲートが前記第１のＰチャンネルＭＯＳ
トランジスタのゲートに接続され、ソースが前記基準電
位に接続された第３のＮチャンネルＭＯＳトランジスタ
（Ｔｒｎ３）と、ソースが前記第２の電源に接続され、
ゲートが前記第２のＮチャンネルＭＯＳトランジスタの
ドレインに接続され、ドレインが前記第３のＮチャンネ
ルＭＯＳトランジスタのドレインに接続された第４のＰ
チャンネルＭＯＳトランジスタ（Ｔｒｐ４）と、ドレイ
ンが前記第４のＰチャンネルＭＯＳトランジスタのドレ
インに接続され、ゲートが前記第２のＮチャンネルＭＯ
Ｓトランジスタのドレインに接続され、ソースが前記基
準電位に接続された第４のＮチャンネルＭＯＳトランジ
スタ（Ｔｒｎ４）とを有し、前記第４のＰチャンネルＭ
ＯＳトランジスタのゲートに出力端子が接続される。
ンが前記第３のＰチャンネルＭＯＳトランジスタのゲー
トに接続され、ゲートが前記第１のＰチャンネルＭＯＳ
トランジスタのゲートに接続され、ソースが前記基準電
位に接続された第３のＮチャンネルＭＯＳトランジスタ
（Ｔｒｎ３）と、ソースが前記第２の電源に接続され、
ゲートが前記第２のＮチャンネルＭＯＳトランジスタの
ドレインに接続され、ドレインが前記第３のＮチャンネ
ルＭＯＳトランジスタのドレインに接続された第４のＰ
チャンネルＭＯＳトランジスタ（Ｔｒｐ４）と、ドレイ
ンが前記第４のＰチャンネルＭＯＳトランジスタのドレ
インに接続され、ゲートが前記第２のＮチャンネルＭＯ
Ｓトランジスタのドレインに接続され、ソースが前記基
準電位に接続された第４のＮチャンネルＭＯＳトランジ
スタ（Ｔｒｎ４）とを有し、前記第４のＰチャンネルＭ
ＯＳトランジスタのゲートに出力端子が接続される。
【０００９】なお、前記リーク電流防止回路は、ドレイ
ンが前記第３のＰチャンネルＭＯＳトランジスタのゲー
トに接続され、ゲートが前記第１のＰチャンネルＭＯＳ
トランジスタのゲートに接続され、ソースが前記基準電
位に接続された第３のＮチャンネルＭＯＳトランジスタ
（Ｔｒｎ３）と、ソースが前記第２の電源に接続され、
ゲートが前記第２のＮチャンネルＭＯＳトランジスタの
ドレインに接続され、ドレインが前記第３のＮチャンネ
ルＭＯＳトランジスタのドレインに接続された第４のＰ
チャンネルＭＯＳトランジスタ（Ｔｒｐ４）とで構成さ
れても良く、この場合、前記第４のＰチャンネルＭＯＳ
トランジスタのゲートに出力端子が接続される。
ンが前記第３のＰチャンネルＭＯＳトランジスタのゲー
トに接続され、ゲートが前記第１のＰチャンネルＭＯＳ
トランジスタのゲートに接続され、ソースが前記基準電
位に接続された第３のＮチャンネルＭＯＳトランジスタ
（Ｔｒｎ３）と、ソースが前記第２の電源に接続され、
ゲートが前記第２のＮチャンネルＭＯＳトランジスタの
ドレインに接続され、ドレインが前記第３のＮチャンネ
ルＭＯＳトランジスタのドレインに接続された第４のＰ
チャンネルＭＯＳトランジスタ（Ｔｒｐ４）とで構成さ
れても良く、この場合、前記第４のＰチャンネルＭＯＳ
トランジスタのゲートに出力端子が接続される。
【００１０】また、前記リーク電流防止回路は更に、前
記第２の電源と前記第４のＰチャンネルＭＯＳトランジ
スタとの間に接続された第５のＰチャンネルＭＯＳトラ
ンジスタを有しても良く、この場合、該第５のＰチャン
ネルＭＯＳトランジスタは、ドレインが前記第４のＰチ
ャンネルＭＯＳトランジスタのソースに、ソースが前記
第２の電源に、ゲートが前記第１のＰチャンネルＭＯＳ
トランジスタのゲートにそれぞれ接続される。
記第２の電源と前記第４のＰチャンネルＭＯＳトランジ
スタとの間に接続された第５のＰチャンネルＭＯＳトラ
ンジスタを有しても良く、この場合、該第５のＰチャン
ネルＭＯＳトランジスタは、ドレインが前記第４のＰチ
ャンネルＭＯＳトランジスタのソースに、ソースが前記
第２の電源に、ゲートが前記第１のＰチャンネルＭＯＳ
トランジスタのゲートにそれぞれ接続される。
【００１１】
【作用】入力信号（ＩＮ）に“Ｈｉｇｈ（ＶＤＤ１）”
の信号を与えると、Ｔｒｐ１はオフ，Ｔｒｎ１はオンに
なるため、ノードＡは“Ｌｏｗ（ＶＳＳ）”となり、Ｔ
ｒｎ２はオフ、Ｔｒｐ２はオンとなる。また、入力信号
（ＩＮ）が“Ｈｉｇｈ（ＶＤＤ１）”であることから、
Ｔｒｎ３はオンとなり、Ｔｒｐ３もオンになるため、出
力信号（ＯＵＴ）は“Ｈｉｇｈ（ＶＤＤ２）”に増幅さ
れて出力値となる。
の信号を与えると、Ｔｒｐ１はオフ，Ｔｒｎ１はオンに
なるため、ノードＡは“Ｌｏｗ（ＶＳＳ）”となり、Ｔ
ｒｎ２はオフ、Ｔｒｐ２はオンとなる。また、入力信号
（ＩＮ）が“Ｈｉｇｈ（ＶＤＤ１）”であることから、
Ｔｒｎ３はオンとなり、Ｔｒｐ３もオンになるため、出
力信号（ＯＵＴ）は“Ｈｉｇｈ（ＶＤＤ２）”に増幅さ
れて出力値となる。
【００１２】入力信号（ＩＮ）に“Ｌｏｗ（ＶＳＳ）”
の信号を与えると、Ｔｒｐ１はオン、Ｔｒｎ１はオフと
なるため、ノードＡは“Ｈｉｇｈ（ＶＤＤ１）”とな
る。Ｔｒｐ２のソース電圧はＶＤＤ２であるため、Ｔｒ
ｐ２は完全にオフにならず、Ｔｒｎ２はオンとなるが、
出力値はほぼ“Ｌｏｗ（ＶＳＳ）”となるため、Ｔｒｐ
４がオンとなり、ノードＢは“Ｈｉｇｈ（ＶＤＤ２）”
となることから、Ｔｒｐ３は完全にオフとなり、リーク
電流が遮断され、出力値は完全に“Ｌｏｗ （ＶＳ
Ｓ）”となる。
の信号を与えると、Ｔｒｐ１はオン、Ｔｒｎ１はオフと
なるため、ノードＡは“Ｈｉｇｈ（ＶＤＤ１）”とな
る。Ｔｒｐ２のソース電圧はＶＤＤ２であるため、Ｔｒ
ｐ２は完全にオフにならず、Ｔｒｎ２はオンとなるが、
出力値はほぼ“Ｌｏｗ（ＶＳＳ）”となるため、Ｔｒｐ
４がオンとなり、ノードＢは“Ｈｉｇｈ（ＶＤＤ２）”
となることから、Ｔｒｐ３は完全にオフとなり、リーク
電流が遮断され、出力値は完全に“Ｌｏｗ （ＶＳ
Ｓ）”となる。
【００１３】
【発明の実施の形態】次に、本発明による信号レベル変
換回路の好ましい実施の形態について図１を参照して詳
細に説明する。本信号レベル変換回路は、レベルシフト
回路１とリーク電流防止回路２とに分けられる。レベル
シフト回路１は、ソースが第１の電源電圧ＶＤＤ１に接
続された第１のＰチャンネルＭＯＳトランジスタＴｒｐ
１と、ドレインが第１のＰチャンネルＭＯＳトランジス
タＴｒｐ１のドレインに接続され、ソースが基準電位Ｖ
ＳＳに接続された第１のＮチャンネルＭＯＳトランジス
タＴｒｎ１と、ソースが第２の電源電圧ＶＤＤ２に接続
され、ゲートが第１のＰチャンネルＭＯＳトランジスタ
Ｔｒｐ１のドレインに接続された第２のＰチャンネルＭ
ＯＳトランジスタＴｒｐ２と、ソースが第２のＰチャン
ネルＭＯＳトランジスタＴｒｐ２のドレインに接続され
た第３のＰチャンネルＭＯＳトランジスタＴｒｐ３と、
ドレインが第３のＰチャンネルＭＯＳトランジスタＴｒ
ｐ３のドレインに接続され、ゲートが第２のＰチャンネ
ルＭＯＳトランジスタＴｒｐ２のゲートに接続され、ソ
ースが基準電位ＶＳＳに接続された第２のＮチャンネル
ＭＯＳトランジスタＴｒｎ２とから構成される。
換回路の好ましい実施の形態について図１を参照して詳
細に説明する。本信号レベル変換回路は、レベルシフト
回路１とリーク電流防止回路２とに分けられる。レベル
シフト回路１は、ソースが第１の電源電圧ＶＤＤ１に接
続された第１のＰチャンネルＭＯＳトランジスタＴｒｐ
１と、ドレインが第１のＰチャンネルＭＯＳトランジス
タＴｒｐ１のドレインに接続され、ソースが基準電位Ｖ
ＳＳに接続された第１のＮチャンネルＭＯＳトランジス
タＴｒｎ１と、ソースが第２の電源電圧ＶＤＤ２に接続
され、ゲートが第１のＰチャンネルＭＯＳトランジスタ
Ｔｒｐ１のドレインに接続された第２のＰチャンネルＭ
ＯＳトランジスタＴｒｐ２と、ソースが第２のＰチャン
ネルＭＯＳトランジスタＴｒｐ２のドレインに接続され
た第３のＰチャンネルＭＯＳトランジスタＴｒｐ３と、
ドレインが第３のＰチャンネルＭＯＳトランジスタＴｒ
ｐ３のドレインに接続され、ゲートが第２のＰチャンネ
ルＭＯＳトランジスタＴｒｐ２のゲートに接続され、ソ
ースが基準電位ＶＳＳに接続された第２のＮチャンネル
ＭＯＳトランジスタＴｒｎ２とから構成される。
【００１４】リーク電流防止回路２は、ドレインが第３
のＰチャンネルＭＯＳトランジスタＴｒｐ３のゲートに
接続され、ゲートが第１のＰチャンネルＭＯＳトランジ
スタＴｒｐ１のゲートに接続され、ソースが基準電位Ｖ
ＳＳに接続された第３のＮチャンネルＭＯＳトランジス
タＴｒｎ３と、ソースが第２の電源電圧ＶＤＤ２に接続
され、ゲートが第２のＮチャンネルＭＯＳトランジスタ
Ｔｒｎ２のドレインに接続され、ドレインが第３のＮチ
ャンネルＭＯＳトランジスタＴｒｎ３のドレインに接続
された第４のＰチャンネルＭＯＳトランジスタＴｒｐ４
と、ドレインが第４のＰチャンネルＭＯＳトランジスタ
Ｔｒｐ４のドレインに接続され、ゲートが第２のＮチャ
ンネルＭＯＳトランジスタＴｒｎ２のドレインに接続さ
れ、ソースが基準電位ＶＳＳに接続された第４のＮチャ
ンネルＭＯＳトランジスタＴｒｎ４とから構成される。
のＰチャンネルＭＯＳトランジスタＴｒｐ３のゲートに
接続され、ゲートが第１のＰチャンネルＭＯＳトランジ
スタＴｒｐ１のゲートに接続され、ソースが基準電位Ｖ
ＳＳに接続された第３のＮチャンネルＭＯＳトランジス
タＴｒｎ３と、ソースが第２の電源電圧ＶＤＤ２に接続
され、ゲートが第２のＮチャンネルＭＯＳトランジスタ
Ｔｒｎ２のドレインに接続され、ドレインが第３のＮチ
ャンネルＭＯＳトランジスタＴｒｎ３のドレインに接続
された第４のＰチャンネルＭＯＳトランジスタＴｒｐ４
と、ドレインが第４のＰチャンネルＭＯＳトランジスタ
Ｔｒｐ４のドレインに接続され、ゲートが第２のＮチャ
ンネルＭＯＳトランジスタＴｒｎ２のドレインに接続さ
れ、ソースが基準電位ＶＳＳに接続された第４のＮチャ
ンネルＭＯＳトランジスタＴｒｎ４とから構成される。
【００１５】本信号レベル変換回路はまた、第１のＰチ
ャンネルＭＯＳトランジスタＴｒｐ１のゲートに入力端
子を、第４のＰチャンネルＭＯＳトランジスタＴｒｐ３
のゲートに出力端子をそれぞれ備えている。
ャンネルＭＯＳトランジスタＴｒｐ１のゲートに入力端
子を、第４のＰチャンネルＭＯＳトランジスタＴｒｐ３
のゲートに出力端子をそれぞれ備えている。
【００１６】次に、本実施の形態の動作について図１、
図２を参照して説明する。入力信号ＩＮがＨｉｇｈ（＝
ＶＤＤ１）のとき（図２の３）、Ｔｒｐ１はオフ、Ｔｒ
ｎ１はオンとなり、ノードＡはＬｏｗ（＝ＶＳＳ）とな
る（図２の４）。このとき、Ｔｒｎ３がオンすることか
ら、ノードＢはＬｏｗ（＝ＶＳＳ）となる（図２の
５）。一方、Ｔｒｎ２はオフとなり、Ｔｒｐ２、Ｔｒｐ
３ともにオンになるため、出力信号ＯＵＴはＨｉｇｈ
（＝ＶＤＤ２）となる（図２の６）。
図２を参照して説明する。入力信号ＩＮがＨｉｇｈ（＝
ＶＤＤ１）のとき（図２の３）、Ｔｒｐ１はオフ、Ｔｒ
ｎ１はオンとなり、ノードＡはＬｏｗ（＝ＶＳＳ）とな
る（図２の４）。このとき、Ｔｒｎ３がオンすることか
ら、ノードＢはＬｏｗ（＝ＶＳＳ）となる（図２の
５）。一方、Ｔｒｎ２はオフとなり、Ｔｒｐ２、Ｔｒｐ
３ともにオンになるため、出力信号ＯＵＴはＨｉｇｈ
（＝ＶＤＤ２）となる（図２の６）。
【００１７】入力信号ＩＮがＬｏｗ（＝ＶＳＳ）のとき
（図２の７）、Ｔｒｐ１はオン、Ｔｒｎ１はオフとな
り、ノードＡはＨｉｇｈ（＝ＶＤＤ１）となる（図２の
８）。このとき、Ｔｒｐ２は完全なオフ状態にならない
が、Ｔｒｎ２はオンになり、出力信号ＯＵＴはＬｏｗ
（＝ＶＳＳ）となる（図２の１０）。このため、Ｔｒｎ
３、Ｔｒｎ４はオフとなるため、ノードＢはＨｉｇｈ
（＝ＶＤＤ２）となり（図２の９）、Ｔｒｐ３が完全に
オフとなるため、ＶＤＤ２からのリーク電流は遮断され
る。ただし、以上において、ＶＤＤ１＜ＶＤＤ２であ
る。
（図２の７）、Ｔｒｐ１はオン、Ｔｒｎ１はオフとな
り、ノードＡはＨｉｇｈ（＝ＶＤＤ１）となる（図２の
８）。このとき、Ｔｒｐ２は完全なオフ状態にならない
が、Ｔｒｎ２はオンになり、出力信号ＯＵＴはＬｏｗ
（＝ＶＳＳ）となる（図２の１０）。このため、Ｔｒｎ
３、Ｔｒｎ４はオフとなるため、ノードＢはＨｉｇｈ
（＝ＶＤＤ２）となり（図２の９）、Ｔｒｐ３が完全に
オフとなるため、ＶＤＤ２からのリーク電流は遮断され
る。ただし、以上において、ＶＤＤ１＜ＶＤＤ２であ
る。
【００１８】次に、本発明の第２の実施の形態を図３を
参照して説明する。この第２の実施の形態は、リーク電
流防止回路２´を、図１のリーク電流防止回路２から第
４のＮチャンネルＭＯＳトランジスタＴｒｎ４を削除し
て構成した点で異なる。すなわち、リーク電流防止回路
２´は、ドレインが第３のＰチャンネルＭＯＳトランジ
スタＴｒｐ３のゲートに接続され、ゲートが第１のＰチ
ャンネルＭＯＳトランジスタＴｒｐ１のゲートに接続さ
れ、ソースが基準電位ＶＳＳに接続された第３のＮチャ
ンネルＭＯＳトランジスタＴｒｎ３と、ソースが第２の
電源電圧ＶＤＤ２に接続され、ゲートが第２のＮチャン
ネルＭＯＳトランジスタＴｒｎ２のドレインに接続さ
れ、ドレインが第３のＮチャンネルＭＯＳトランジスタ
Ｔｒｎ３のドレインに接続された第４のＰチャンネルＭ
ＯＳトランジスタＴｒｐ４とで構成されている。そし
て、第１のＰチャンネルＭＯＳトランジスタＴｒｐ１の
ゲートに入力端子を、第４のＰチャンネルＭＯＳトラン
ジスタＴｒｐ４のゲートに出力端子をそれぞれ備える。
動作は第１の実施の形態と同じである。
参照して説明する。この第２の実施の形態は、リーク電
流防止回路２´を、図１のリーク電流防止回路２から第
４のＮチャンネルＭＯＳトランジスタＴｒｎ４を削除し
て構成した点で異なる。すなわち、リーク電流防止回路
２´は、ドレインが第３のＰチャンネルＭＯＳトランジ
スタＴｒｐ３のゲートに接続され、ゲートが第１のＰチ
ャンネルＭＯＳトランジスタＴｒｐ１のゲートに接続さ
れ、ソースが基準電位ＶＳＳに接続された第３のＮチャ
ンネルＭＯＳトランジスタＴｒｎ３と、ソースが第２の
電源電圧ＶＤＤ２に接続され、ゲートが第２のＮチャン
ネルＭＯＳトランジスタＴｒｎ２のドレインに接続さ
れ、ドレインが第３のＮチャンネルＭＯＳトランジスタ
Ｔｒｎ３のドレインに接続された第４のＰチャンネルＭ
ＯＳトランジスタＴｒｐ４とで構成されている。そし
て、第１のＰチャンネルＭＯＳトランジスタＴｒｐ１の
ゲートに入力端子を、第４のＰチャンネルＭＯＳトラン
ジスタＴｒｐ４のゲートに出力端子をそれぞれ備える。
動作は第１の実施の形態と同じである。
【００１９】次に、図４を参照して、消費電力について
更に改良した第３の実施の形態について説明する。本形
態は図１に示された第１の形態の改良であり、リーク電
流防止回路２−１が更に、第２の電源電圧ＶＤＤ２と第
４のＰチャンネルＭＯＳトランジスタＴｒｐ４との間に
接続された第５のＰチャンネルＭＯＳトランジスタＴｒ
ｐ５を有する点で異なる。
更に改良した第３の実施の形態について説明する。本形
態は図１に示された第１の形態の改良であり、リーク電
流防止回路２−１が更に、第２の電源電圧ＶＤＤ２と第
４のＰチャンネルＭＯＳトランジスタＴｒｐ４との間に
接続された第５のＰチャンネルＭＯＳトランジスタＴｒ
ｐ５を有する点で異なる。
【００２０】この場合、第５のＰチャンネルＭＯＳトラ
ンジスタＴｒｐ５は、ドレインが第４のＰチャンネルＭ
ＯＳトランジスタＴｒｐ４のソースに、ソースが第２の
電源電圧ＶＤＤ２に、ゲートが第１のＰチャンネルＭＯ
ＳトランジスタＴｒｐ１のゲートにそれぞれ接続され
る。
ンジスタＴｒｐ５は、ドレインが第４のＰチャンネルＭ
ＯＳトランジスタＴｒｐ４のソースに、ソースが第２の
電源電圧ＶＤＤ２に、ゲートが第１のＰチャンネルＭＯ
ＳトランジスタＴｒｐ１のゲートにそれぞれ接続され
る。
【００２１】本形態においては、第５のＰチャンネルＭ
ＯＳトランジスタＴｒｐ５が、リーク電流防止回路２−
１自体で発生するリーク電流を防止する。具体的に説明
すると、入力ＩＮがＬｏｗ（＝ＶＳＳ）からＨｉｇｈ
（＝ＶＤＤ１）に変化するとき、出力ＯＵＴもＬｏｗ
（＝ＶＳＳ）からＨｉｇｈ（＝ＶＤＤ２）に変化する。
このとき、入力ＩＮから出力ＯＵＴまで遅延時間が存在
するため、Ｔｒｐ５が無いと、その遅延時間の分だけリ
ーク電流が存在する。このようなリーク電流を無くすた
め、Ｔｒｐ５を設けている。その結果、本形態では、更
に消費電力を減らせるという効果が得られる。なお、こ
の回路の動作タイミングは図２と同様な動作となる。
ＯＳトランジスタＴｒｐ５が、リーク電流防止回路２−
１自体で発生するリーク電流を防止する。具体的に説明
すると、入力ＩＮがＬｏｗ（＝ＶＳＳ）からＨｉｇｈ
（＝ＶＤＤ１）に変化するとき、出力ＯＵＴもＬｏｗ
（＝ＶＳＳ）からＨｉｇｈ（＝ＶＤＤ２）に変化する。
このとき、入力ＩＮから出力ＯＵＴまで遅延時間が存在
するため、Ｔｒｐ５が無いと、その遅延時間の分だけリ
ーク電流が存在する。このようなリーク電流を無くすた
め、Ｔｒｐ５を設けている。その結果、本形態では、更
に消費電力を減らせるという効果が得られる。なお、こ
の回路の動作タイミングは図２と同様な動作となる。
【００２２】図５は本発明の第４の実施の形態を示して
いる。本形態は、図４で説明した改良を、図３に示され
た第２の実施の形態に適用したものである。すなわち、
図３に示されたリーク電流防止回路２´における第２の
電源電圧ＶＤＤ２と第４のＰチャンネルＭＯＳトランジ
スタＴｒｐ４との間に第５のＰチャンネルＭＯＳトラン
ジスタＴｒｐ５が接続されている。それ故、本形態にお
いても図４の形態と同様の効果が得られる。
いる。本形態は、図４で説明した改良を、図３に示され
た第２の実施の形態に適用したものである。すなわち、
図３に示されたリーク電流防止回路２´における第２の
電源電圧ＶＤＤ２と第４のＰチャンネルＭＯＳトランジ
スタＴｒｐ４との間に第５のＰチャンネルＭＯＳトラン
ジスタＴｒｐ５が接続されている。それ故、本形態にお
いても図４の形態と同様の効果が得られる。
【００２３】
【発明の効果】第１の効果は、信号振幅をリーク電流無
しに、増加できるということである。その理由は、リー
ク電流防止回路によりリーク電流を防止することができ
るためである。
しに、増加できるということである。その理由は、リー
ク電流防止回路によりリーク電流を防止することができ
るためである。
【００２４】第２の効果は、信号振幅を高速に増加でき
るということである。その理由は、レベルシフト回路に
おいて従来の差動回路を使用せず、インバータ回路によ
り高速化したためである。
るということである。その理由は、レベルシフト回路に
おいて従来の差動回路を使用せず、インバータ回路によ
り高速化したためである。
【図１】本発明の第１の実施の形態による信号レベル変
換回路の回路図である。
換回路の回路図である。
【図２】図１の回路における各ノードの動作を説明する
ための信号波形図である。
ための信号波形図である。
【図３】本発明の第２の実施の形態による信号レベル変
換回路の回路図である。
換回路の回路図である。
【図４】本発明の第３の実施の形態による信号レベル変
換回路の回路図である。
換回路の回路図である。
【図５】本発明の第４の実施の形態による信号レベル変
換回路の回路図である。
換回路の回路図である。
【図６】従来の信号レベル変換回路の一例を示した回路
図である。
図である。
１：レベルシフト回路 ２、２´、２−１、２−２：リーク電流防止回路 Ｔｒｐ１〜Ｔｒｐ４：ＰチャンネルＭＯＳトランジスタ Ｔｒｎ１〜Ｔｒｎ４：ＮチャンネルＭＯＳトランジスタ
Claims (6)
- 【請求項１】 複数のＭＯＳトランジスタを含み、ロー
レベルとハイレベルを持つ入力信号を受けて、該入力信
号が電圧ＶＤＤ１のハイレベルの時これを電圧ＶＤＤ２
（ただし、ＶＤＤ１＜ＶＤＤ２）に増幅して出力するレ
ベルシフト回路と、 複数のＭＯＳトランジスタから成り、前記レベルシフト
回路に接続されて前記入力信号がローレベルの時のリー
ク電流を遮断するリーク電流防止回路とから成ることを
特徴とする信号レベル変換回路。 - 【請求項２】 請求項１記載の信号レベル変換回路にお
いて、前記レベルシフト回路は、 ソースが電圧ＶＤＤ１の第１の電源に接続された第１の
ＰチャンネルＭＯＳトランジスタと、 ドレインが前記第１のＰチャンネルＭＯＳトランジスタ
のドレインに接続され、ソースが基準電位に接続された
第１のＮチャンネルＭＯＳトランジスタと、 ソースが電圧ＶＤＤ２の第２の電源に接続され、ゲート
が前記第１のＰチャンネルＭＯＳトランジスタのドレイ
ンに接続された第２のＰチャンネルＭＯＳトランジスタ
と、 ソースが前記第２のＰチャンネルＭＯＳトランジスタの
ドレインに接続された第３のＰチャンネルＭＯＳトラン
ジスタと、 ドレインが前記第３のＰチャンネルＭＯＳトランジスタ
のドレインに、ゲートが前記第２のＰチャンネルＭＯＳ
トランジスタのゲートに、ソースが前記基準電位にそれ
ぞれ接続された第２のＮチャンネルＭＯＳトランジスタ
とを有し、 前記第１のＰチャンネルＭＯＳトランジスタのゲートに
入力端子を接続していることを特徴とする信号レベル変
換回路。 - 【請求項３】 請求項２記載の信号レベル変換回路にお
いて、前記リーク電流防止回路は、 ドレインが前記第３のＰチャンネルＭＯＳトランジスタ
のゲートに接続され、ゲートが前記第１のＰチャンネル
ＭＯＳトランジスタのゲートに接続され、ソースが前記
基準電位に接続された第３のＮチャンネルＭＯＳトラン
ジスタと、 ソースが前記第２の電源に、ゲートが前記第２のＮチャ
ンネルＭＯＳトランジスタのドレインに、ドレインが前
記第３のＮチャンネルＭＯＳトランジスタのドレインに
それぞれ接続された第４のＰチャンネルＭＯＳトランジ
スタと、 ドレインが前記第４のＰチャンネルＭＯＳトランジスタ
のドレインに接続され、ゲートが前記第２のＮチャンネ
ルＭＯＳトランジスタのドレインに接続され、ソースが
前記基準電位に接続された第４のＮチャンネルＭＯＳト
ランジスタとを有し、 前記第４のＰチャンネルＭＯＳトランジスタのゲートに
出力端子を接続していることを特徴とする信号レベル変
換回路。 - 【請求項４】 請求項２記載の信号レベル変換回路にお
いて、 前記リーク電流防止回路は、 ドレインが前記第３のＰチャンネルＭＯＳトランジスタ
のゲートに接続され、ゲートが前記第１のＰチャンネル
ＭＯＳトランジスタのゲートに接続され、ソースが前記
基準電位に接続された第３のＮチャンネルＭＯＳトラン
ジスタと、 ソースが前記第２の電源に接続され、ゲートが前記第２
のＮチャンネルＭＯＳトランジスタのドレインに接続さ
れ、ドレインが前記第３のＮチャンネルＭＯＳトランジ
スタのドレインに接続された第４のＰチャンネルＭＯＳ
トランジスタとを有し、 前記第４のＰチャンネルＭＯＳトランジスタのゲートに
出力端子を接続していることを特徴とする信号レベル変
換回路。 - 【請求項５】 請求項３記載の信号レベル変換回路にお
いて、 前記リーク電流防止回路は更に、前記第２の電源と前記
第４のＰチャンネルＭＯＳトランジスタとの間に接続さ
れた第５のＰチャンネルＭＯＳトランジスタを有し、該
第５のＰチャンネルＭＯＳトランジスタは、ドレインが
前記第４のＰチャンネルＭＯＳトランジスタのソース
に、ソースが前記第２の電源に、ゲートが前記第１のＰ
チャンネルＭＯＳトランジスタのゲートにそれぞれ接続
されていることを特徴とする信号レベル変換回路。 - 【請求項６】 請求項４記載の信号レベル変換回路にお
いて、 前記リーク電流防止回路は更に、前記第２の電源と前記
第４のＰチャンネルＭＯＳトランジスタとの間に接続さ
れた第５のＰチャンネルＭＯＳトランジスタを有し、該
第５のＰチャンネルＭＯＳトランジスタは、ドレインが
前記第４のＰチャンネルＭＯＳトランジスタのソース
に、ソースが前記第２の電源に、ゲートが前記第１のＰ
チャンネルＭＯＳトランジスタのゲートにそれぞれ接続
されていることを特徴とする信号レベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10089900A JP3070680B2 (ja) | 1997-08-12 | 1998-04-02 | 信号レベル変換回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-217489 | 1997-08-12 | ||
| JP21748997 | 1997-08-12 | ||
| JP10089900A JP3070680B2 (ja) | 1997-08-12 | 1998-04-02 | 信号レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11122092A JPH11122092A (ja) | 1999-04-30 |
| JP3070680B2 true JP3070680B2 (ja) | 2000-07-31 |
Family
ID=26431298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10089900A Expired - Fee Related JP3070680B2 (ja) | 1997-08-12 | 1998-04-02 | 信号レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3070680B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4286041B2 (ja) * | 2002-07-15 | 2009-06-24 | 株式会社ルネサステクノロジ | 半導体装置 |
| KR100788356B1 (ko) * | 2006-10-26 | 2008-01-02 | 동부일렉트로닉스 주식회사 | 전압차가 큰 레벨 변환이 가능한 단일 전원 레벨 변환기 |
| US9859893B1 (en) | 2016-06-30 | 2018-01-02 | Qualcomm Incorporated | High speed voltage level shifter |
| US9948303B2 (en) * | 2016-06-30 | 2018-04-17 | Qualcomm Incorporated | High speed voltage level shifter |
-
1998
- 1998-04-02 JP JP10089900A patent/JP3070680B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11122092A (ja) | 1999-04-30 |
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